JPH01295351A - メモリ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は各種電気・電子機器において情報記憶のために
用いられているメモリの保護回路に関するものである。

従来の技術 従来より、マイクロコンピュータ等の制御回路を用いた
電気機器が普及している。このような電気機器では使用
者がいろいろな情報を記憶させる為に随時読出し書き込
みメモリ（以下ＲＡＭと称する）が使用されている。そ
してそのうちダイナミックＲＡＭ　（以下ＤＲＡＭと称
する）の内容はそのＤＲＡＭに電源が供給されな（なる
と、消滅してしまう為、機器の電源スィッチをオフにし
てもＤＲＡＭの記憶内容を保持する必要のある場合には
、電池でバックアップしている。しかしながら、機器の
電源を大切する時にアドレスバスやデータバスの電圧が
ふらついたり、チップセレクト端子の電圧がふらついた
りしてＤＲＡＭの記憶内容が破壊されることがあった。

この問題を解決する為にＤＲＡＭを選択するデコーダ回
路とトランジスタ回路を組合せて随時読出し書き込みメ
モリのチップセレクトを電源が安定するまでリセット信
号でマスクしていた。

以下、図面を参照しながら、上述した様な従来のメモリ
保護回路について説明を行なう。

第２図は従来のメモリ保護回路の構成を示すものである
。第２図に於て、１は電力供給手段、２はプルアップ抵
抗、３はメモリ保護回路、４は随時読出し書き込みメモ
リ、５はデコーダ、６はリセット信号発生手段である。

以上の様に構成された電気機器のメモリ保護回路につい
て、以下その動作について説明する。

まず随時読出し書き込みメモリ４の内容を読み書きする
場合にはデコーダ５の入力端子Ａ、Ｂ。

Ｃにアドレスバスを通して＊Ｙｏを選択する信号を入力
し、＊ＹＯ端子をローレベルにする。ここで機器が動作
中には、リセット信号発生手段６がら出力されている信
号はハイレベルであり、メモリ保護対策のための回路の
トランジスタはオン状、櫟となっている。従ってデコー
ダ５の＊ｙｏ、ｉ子がローレベルになると随時読出し書
き込みメモリ４の＊Ｃ８端子がローレベルとなり随時読
出し書き込みメモリ４は読み書き可能状態となる。この
状態で随時読出し書き込みメモリ４のアドレスバス、デ
ータバス、Ｒ／Ｗ端子を制御しデータの読み出し、或は
書き込みを行う。

次に電源オフ時には、電力供給手段１の電池がら随時読
出し書き込みメモリ４のＶＣＣ端子に電力が与えられ、
又随時読出し書き込みメモリ４の＊Ｃ８端子も抵抗２を
介してプルアップされているので、読み書き不可の状態
になり記憶内容は保持される。ここで電源スィッチをオ
フからオンにすると、電源が立ち上がる。この電源が立
ち上がる時に電池でバックアップされていない回路、Ｉ
Ｃは不安定な動作となり、デコーダ５も同様不安定な動
作となる。又、この時機器を初期状態にする為、リセッ
ト信号発生回路６よりローレベルのリセット信号が電源
が安定するまで出力される。

このリセット信号はメモリ保護回路３にも出力され、電
気機器３のトランジスタはオフとなる。従って電源立上
げ時にデコーダ５の動作が不安定になり＊ＹＯがローレ
ベルになっても、メモリ保護回路３で遮断され随時読出
し書き込みメモリ４の＊Ｃ８端子は抵抗２よりプルアッ
プされておりメモリ内容は保護される。

電源をオンからオフにした時もリセット信号が出力され
、上記と同じ動作により電気機器の随時読出し書き込み
メモリ４の内容は保護される。

発明が解決しようとする課題 しかしながら、上記の様な回路構成では電気機器が随時
読出し書き込みメモリの数だけ必要となり、部品点数が
増えコス′ドアツブにつながったり、また実装の際のス
ペースを広（必要とする等の問題を有していた。

課題を解決する為の手段 上記問題を解決する為に、本発明のメモリ保護回路はリ
セット信号発生手段と、前記リセット信号発生手段に接
続されバックアップ電源がら電力を供給されるデコーダ
と前記デコーダの出力に接続されると共にバックアップ
電源から電力を供給され前記リセット信号発生手段から
出力される信号がリセット信号の時、前記デコーダの出
力により読み書き不可能状態になる随時読出し書き込み
メモリとから構成されている。

作　　用 上記構成によってリセット信号でデコーダを制御し、随
時読出し書き込みメモリのメモリ内容を保護することと
なる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例に於けるメモリ保護回路を示
すものである。第１図に於て、７は電力供給手段、８は
随時読出し書き込みメモリ、９はデコーダで、ＶＣＣは
、機器のスイッチをオフにした時にも電力が供給される
よう電池でバックアップされた電源に接続される。１ｏ
はリセット信号発生手段でデコーダ９のＩＧ端子に接続
される。

上記のように構成された電気機器について、以下その動
作を説明する。

なおメモリ内容の読み書きは従来例と同様であるので詳
細な説明は省略する。

次に、デコーダ９のＩＧ端子について説明する。

ＩＧ端子にハイレベルが入力されるとデコーダ９は動作
可能状態となり入力端子Ａ、Ｂ、Ｃに与えられる信号に
よって出力端子＊ＹＯ〜＊Ｙ７の１つが選択され選択さ
れた端子がローレベルとなる。

又ＩＧ端子にローレベルの信号が入力されるとデコーダ
９は動作不可能状態となりアドレスＡ、Ｂ、Ｃに関係な
（出力端子＊ＹＯ〜＊Ｙ７は全てハイレベルになる。

機器の電源をオフにしている時にはデコーダ９と随時読
出し書き込みメモリ８には電力が供給手段７の電池から
供給される。この時リセット信号発生回路１０から出力
される信号はバックアップされていないのでローレベル
であり、デコーダ９は動作不可状態となり、随時読出し
書き込みメモリ８の＊Ｃ８にはハイレベルの信号が出力
される。

従って随時読出し書き込みメモリ８は読み書き不可能状
態となり記憶内容は保持される。

次に機器の電源スィッチをオンにして、電源が立ち上が
る時には、デコーダ９のアドレスバス及び随時読出し書
き込みメモリ８のアドレスバスとデータバスが不安定に
なる。しかし、リセット信号発生回路よりバスの電圧が
安定するまでローレベルのリセット信号が出力され、デ
コーダ９が動作不可能状態となり出力端子＊ＹＯ〜＊Ｙ
７がハイレベルとなり随時読出し書き込みメモリ８の＊
Ｃ３端子に出力される。＊Ｃ３がハイレベルになると随
時読出し書き込みメモリ８は読み書き不可能状態となり
メモリ内容は保護される。

上記メモリ内容の保護動作は電源をオンからオフにした
時も同様である。

発明の効果 以上の様に本発明は、リセット信号発生手段と、前記リ
セット信号発生手段に接続されバックアップ電源から電
力を供給されるデコーダと、前記デコーダの出力に接続
されると共にバックアップ電源から電力を供給され前記
リセット信号発生手段から出力される信号がリセット信
号の時、前記デコーダの出力により読み書き不可能状態
になる随時読出し書き込みメモリより構成され、簡単な
構成でメモリ内容の保護が出来、部品点数の削除による
、゛コストダウンやスペースの効率的な利用が実現でき
、その実用的効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリ保護回路の回路図、
第２図は従来のメモリ保護回路の回路図である。 １・・・電力供給手段 ２・・・プルアップ抵抗 ３・・・メモリ保護回路 ４・・・随時読出し書き込みメモリ ５・・・デコーダ ６・・・リセット信号発生手段 ７・・・電力供給手段 ８・・・随時読出し書き込みメモリ ９・・・デコーダ １０・・・リセット信号発生手段 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 ＤｅｃｔｓＪｅ＞

Claims (1)

【特許請求の範囲】
1. リセット信号発生手段と、前記リセット信号発生手段に
   接続されバックアップ電源から電力を供給されるデコー
   ダと、前記デコーダの出力に接続されると共にバックア
   ップ電源から電力を供給され前記リセット信号発生手段
   から出力される信号がリセット信号の時、前記デコーダ
   の出力により読み書き不可能状態になる随時読出し書き
   込みメモリを備えたことを特徴とするメモリ保護回路。