JP2813223B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2813223B2 JP2813223B2 JP2012381A JP1238190A JP2813223B2 JP 2813223 B2 JP2813223 B2 JP 2813223B2 JP 2012381 A JP2012381 A JP 2012381A JP 1238190 A JP1238190 A JP 1238190A JP 2813223 B2 JP2813223 B2 JP 2813223B2
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Description
【発明の詳細な説明】 〔概要〕 複数の動作モードを持つ半導体記憶装置に関し、メモ
リの動作モードを設定するために特別な外部端子を必要
とせず、メモリの有効領域を損なうことのないことを目
的とし、 メモリの動作モードの選択を設定するためのステータ
スレジスタを有する半導体記憶装置において、電源投入
を検出する電源投入検出器と、アドレス入力を特定番地
と比較して一致したとき動作モード情報の書込みを指示
するステータスレジスタ書込信号発生回路と、該電源投
入後、最初のメモリ書込指示信号が供給されるまでの間
該ステータスレジスタ書込信号発生回路を活性化するス
テータスレジスタ書込制御回路とを有し、該ステータス
レジスタ書込信号発生回路からの書込指示信号によりメ
モリのデータ入力端子から供給される動作モード情報を
該ステータスレジスタに書込み保持し、 または、ステータスレジスタ書込信号発生回路からの
書込指示信号によりメモリのアドレスの一部として供給
される動作モード情報を該ステータスレジスタに書込み
保持し、 または、電源投入後、最初のメモリ書込指示信号が供
給されるまでの間メモリのデータ入出力端子に設けられ
た出力バッファ回路をハイインピーダンス状態とする出
力制御回路とを有し、該ステータスレジスタ書込信号発
生回路からの書込指示信号によりメモリのデータ入出力
端子から供給される動作モード情報を該ステータスレジ
スタに書込み保持するよう構成する。
リの動作モードを設定するために特別な外部端子を必要
とせず、メモリの有効領域を損なうことのないことを目
的とし、 メモリの動作モードの選択を設定するためのステータ
スレジスタを有する半導体記憶装置において、電源投入
を検出する電源投入検出器と、アドレス入力を特定番地
と比較して一致したとき動作モード情報の書込みを指示
するステータスレジスタ書込信号発生回路と、該電源投
入後、最初のメモリ書込指示信号が供給されるまでの間
該ステータスレジスタ書込信号発生回路を活性化するス
テータスレジスタ書込制御回路とを有し、該ステータス
レジスタ書込信号発生回路からの書込指示信号によりメ
モリのデータ入力端子から供給される動作モード情報を
該ステータスレジスタに書込み保持し、 または、ステータスレジスタ書込信号発生回路からの
書込指示信号によりメモリのアドレスの一部として供給
される動作モード情報を該ステータスレジスタに書込み
保持し、 または、電源投入後、最初のメモリ書込指示信号が供
給されるまでの間メモリのデータ入出力端子に設けられ
た出力バッファ回路をハイインピーダンス状態とする出
力制御回路とを有し、該ステータスレジスタ書込信号発
生回路からの書込指示信号によりメモリのデータ入出力
端子から供給される動作モード情報を該ステータスレジ
スタに書込み保持するよう構成する。
本発明は半導体記憶装置に関し、複数の動作モードを
持つ半導体記憶装置に関する。
持つ半導体記憶装置に関する。
近年のユーザー・ニーズの多様化に伴い、メモリ装置
にも多機能化が要求されてきている。この要求を受け
て、一つのメモリ装置が複数の動作モードを有し、ユー
ザーはこのうちの所望の一つの動作モードを選択して使
用する方式が多用されている。例えばメモリ装置の動作
に対する信頼度を高めるために、パリティ機能を内蔵し
たメモリがある。この場合、必要とされるビットの幅の
他にパリティ用に１ビットを必要とするが、システムの
中にはそれ程の信頼度を必要とせず、むしろこのパリテ
ィ・ビットをデータ用に使用したいと要求する場合もあ
り、パリティ機能を用いるか否かを動作モードによって
指定する。
にも多機能化が要求されてきている。この要求を受け
て、一つのメモリ装置が複数の動作モードを有し、ユー
ザーはこのうちの所望の一つの動作モードを選択して使
用する方式が多用されている。例えばメモリ装置の動作
に対する信頼度を高めるために、パリティ機能を内蔵し
たメモリがある。この場合、必要とされるビットの幅の
他にパリティ用に１ビットを必要とするが、システムの
中にはそれ程の信頼度を必要とせず、むしろこのパリテ
ィ・ビットをデータ用に使用したいと要求する場合もあ
り、パリティ機能を用いるか否かを動作モードによって
指定する。
このように複数の要求に一つのメモリICで答えようと
する場合、採り得る手法には下記のようなものがある。
する場合、採り得る手法には下記のようなものがある。
その第一は、モード選択用入力端子を設けておき、該
入力端子の印加レベルによって、複数の動作モードのう
ちの一つを選択する方法である。しかし、この方法では
入力端子数が増加し、パッケージが大型化するという欠
点がある。
入力端子の印加レベルによって、複数の動作モードのう
ちの一つを選択する方法である。しかし、この方法では
入力端子数が増加し、パッケージが大型化するという欠
点がある。
第二の方法は、チップ内にステータスレジスタを搭載
し、このステータスレジスタを所望の状態に設定するこ
とにより、所定の動作モードを選択する方法である。こ
のような従来技術の第一の例を第10図に示す。同図中、
110はメモリ、120はステータスレジスタ、130は動作モ
ード制御回路である。メモリ110はアドレス入力A0〜Ai,
書込制御入力▲▼，書込データ入力Din,データ出力
Doutを各々有し、メモリ動作を行う。ステータスレジス
タ120は、レジスタ書込制御入力▲▼sr,データ入力
Dinの各入力を受けて書き込まれたステータスデータを
記憶する。動作モード制御回路130はステータスデータ
を供給されて、それに対応した動作モードでメモリを動
作させる。この第一の従来例の動作を第11図に示す。図
中、時点で、▲▼srがＬレベルとなってその時の
データ入力Dinの情報Dsrがステータスレジスタに書込ま
れ保持される。動作モード制御回路130は、このSR出力
を受けて、メモリ110を所望のモードで動作させる。メ
モリに対する書込みは、メモリ専用の書込制御入力▲
▼をＬレベルとすることにより行われる。時点はこ
れを示したものである。この第一の従来例では、ステー
タスレジスタ130への書込データ入力はメモリと共用し
ているものの、書込制御入力はメモリとは別に設けなけ
ればならないため、依然として端子数の増加が避けられ
ない。
し、このステータスレジスタを所望の状態に設定するこ
とにより、所定の動作モードを選択する方法である。こ
のような従来技術の第一の例を第10図に示す。同図中、
110はメモリ、120はステータスレジスタ、130は動作モ
ード制御回路である。メモリ110はアドレス入力A0〜Ai,
書込制御入力▲▼，書込データ入力Din,データ出力
Doutを各々有し、メモリ動作を行う。ステータスレジス
タ120は、レジスタ書込制御入力▲▼sr,データ入力
Dinの各入力を受けて書き込まれたステータスデータを
記憶する。動作モード制御回路130はステータスデータ
を供給されて、それに対応した動作モードでメモリを動
作させる。この第一の従来例の動作を第11図に示す。図
中、時点で、▲▼srがＬレベルとなってその時の
データ入力Dinの情報Dsrがステータスレジスタに書込ま
れ保持される。動作モード制御回路130は、このSR出力
を受けて、メモリ110を所望のモードで動作させる。メ
モリに対する書込みは、メモリ専用の書込制御入力▲
▼をＬレベルとすることにより行われる。時点はこ
れを示したものである。この第一の従来例では、ステー
タスレジスタ130への書込データ入力はメモリと共用し
ているものの、書込制御入力はメモリとは別に設けなけ
ればならないため、依然として端子数の増加が避けられ
ない。
第12図は、これを改良した第二の従来例であり、メモ
リ210,アドレス検出器220,ステータスレジスタ240,動作
モード制御回路250,及びアンド回路230から成る。アド
レス検出器220はアドレス入力が前もって決められた特
定の番地（例えばＸ番地）を選択すると、これを検出し
て検出信号AMを出力する。この状態でメモリに対する書
込み制御入力▲▼をＬレベルとすると、アンド回路
230の出力WsrはＨレベルとなり、ステータスレジスタに
はその時のDinの情報が書込まれる。動作モード制御回
路250はこれに対応してメモリを所定の動作モードで動
作させる。この第二の従来例の動作を第13図に示す。時
点でアドレスがＸ番地を選択するとともに、▲▼
パルスが印加されて、その時のDinの情報Dsrがステータ
スレジスタに書込まれて保持される。時点では、Ｘ番
地以外のメモリに対する書込みが行われているが、この
時にはステータスレジスタ240への書込みは行われず、
ステータスレジスタ240の状態はそのまま保持される。
リ210,アドレス検出器220,ステータスレジスタ240,動作
モード制御回路250,及びアンド回路230から成る。アド
レス検出器220はアドレス入力が前もって決められた特
定の番地（例えばＸ番地）を選択すると、これを検出し
て検出信号AMを出力する。この状態でメモリに対する書
込み制御入力▲▼をＬレベルとすると、アンド回路
230の出力WsrはＨレベルとなり、ステータスレジスタに
はその時のDinの情報が書込まれる。動作モード制御回
路250はこれに対応してメモリを所定の動作モードで動
作させる。この第二の従来例の動作を第13図に示す。時
点でアドレスがＸ番地を選択するとともに、▲▼
パルスが印加されて、その時のDinの情報Dsrがステータ
スレジスタに書込まれて保持される。時点では、Ｘ番
地以外のメモリに対する書込みが行われているが、この
時にはステータスレジスタ240への書込みは行われず、
ステータスレジスタ240の状態はそのまま保持される。
上記第２の従来例ではステータスレジスタの書込制御
用として端子を設ける必要はない。しかし、時点に示
すように、メモリ210のＸ番地に書込みを行おうとする
と、ステータスレジスタ240の状態も切り替わってしま
うという不都合が発生する。即ち、この手法において
は、ステータスレジスタ240への書込みの判定に使用す
るメモリ210のＸ番地は、メモリ210内で使用できないと
いう問題がある。
用として端子を設ける必要はない。しかし、時点に示
すように、メモリ210のＸ番地に書込みを行おうとする
と、ステータスレジスタ240の状態も切り替わってしま
うという不都合が発生する。即ち、この手法において
は、ステータスレジスタ240への書込みの判定に使用す
るメモリ210のＸ番地は、メモリ210内で使用できないと
いう問題がある。
本発明は上記の点に鑑みなされたもので、メモリの動
作モードを設定するために特別な外部端子を必要とせ
ず、メモリの有効領域を損なうことのない半導体記憶装
置を提供することを目的とする。
作モードを設定するために特別な外部端子を必要とせ
ず、メモリの有効領域を損なうことのない半導体記憶装
置を提供することを目的とする。
本発明の半導体記憶装置は、 メモリの動作モードの選択を設定するためのステータ
スレジスタを有する半導体記憶装置において、 電源投入を検出する電源投入検出器と、 アドレス入力を特定番地と比較して一致したとき動作
モード情報の書込みを指示するステータスレジスタ書込
信号発生回路と、 電源投入後、最初のメモリ書込指示信号が供給される
までの間ステータスレジスタ書込信号発生回路を活性化
するステータスレジスタ書込制御回路とを有し、 ステータスレジスタ書込信号発生回路からの書込指示
信号によりメモリのデータ入力端子から供給される動作
モード情報をステータスレジスタに書込み保持する。
スレジスタを有する半導体記憶装置において、 電源投入を検出する電源投入検出器と、 アドレス入力を特定番地と比較して一致したとき動作
モード情報の書込みを指示するステータスレジスタ書込
信号発生回路と、 電源投入後、最初のメモリ書込指示信号が供給される
までの間ステータスレジスタ書込信号発生回路を活性化
するステータスレジスタ書込制御回路とを有し、 ステータスレジスタ書込信号発生回路からの書込指示
信号によりメモリのデータ入力端子から供給される動作
モード情報をステータスレジスタに書込み保持する。
また、ステータスレジスタ書込信号発生回路からの書
込指示信号によりメモリのアドレスの一部として供給さ
れる動作モード情報を該ステータスレジスタに書込み保
持する。
込指示信号によりメモリのアドレスの一部として供給さ
れる動作モード情報を該ステータスレジスタに書込み保
持する。
更に、電源投入後、最初のメモリ書込指示信号が供給
されるまでの間メモリのデータ入出力端子に設けられた
出力バッファ回路をハイインピーダンス状態とする出力
制御回路とを有し、 ステータスレジスタ書込信号発生回路からの書込指示
信号によりメモリのデータ入出力端子から供給される動
作モード情報を該ステータスレジスタに書込み保持す
る。
されるまでの間メモリのデータ入出力端子に設けられた
出力バッファ回路をハイインピーダンス状態とする出力
制御回路とを有し、 ステータスレジスタ書込信号発生回路からの書込指示
信号によりメモリのデータ入出力端子から供給される動
作モード情報を該ステータスレジスタに書込み保持す
る。
本発明においては、電源投入後、最初のメモリ書込指
示信号が供給されるまでの間にアドレスで特定番地を指
定したときデータ入力端子より供給されるステータス情
報がステータスレジスタに書込まれるため、特別な外部
端子を必要とせず、またメモリ上の特定番地も使用でき
メモリの有効領域を損なうことがない。
示信号が供給されるまでの間にアドレスで特定番地を指
定したときデータ入力端子より供給されるステータス情
報がステータスレジスタに書込まれるため、特別な外部
端子を必要とせず、またメモリ上の特定番地も使用でき
メモリの有効領域を損なうことがない。
また、ステータス情報をアドレスの一部として供給す
ることによりデータ入出力端子のバスファイトの発生を
防止できる。
ることによりデータ入出力端子のバスファイトの発生を
防止できる。
更に電源投入後、最初のメモリ書込指示信号が供給さ
れるまでの間、出力バッファ回路をハイインピーダンス
状態とすることによりステータス情報をデータ入出力端
子より供給する構成でもデータ入出力端子のバスファイ
トの発生を防止できる。
れるまでの間、出力バッファ回路をハイインピーダンス
状態とすることによりステータス情報をデータ入出力端
子より供給する構成でもデータ入出力端子のバスファイ
トの発生を防止できる。
第１図は本発明の第１実施例のブロック図を示す。
同図中、半導体記憶装置はメモリ10と、電源投入検出
器20と、ステータスレジスタ書込制御回路30と、ステー
タスレジスタ書込信号発生回路40と、ステータスレジス
タ50と、動作モード制御回路60とで構成されている。電
源投入検出器20は半導体記憶装置の電源電圧が印加され
たのを検知して、ステータスレジスタ書込制御回路30を
活性化する。この活性期間中にアドレスA0〜Ai入力が特
定番地（例えばＸ番地）を指定すると、ステータスレジ
スタ書込信号発生回路40は書込信号を発生し、その時点
でデータ入力端子Dinに与えられた情報をステータスレ
ジスタ50に書込む。これによって、動作モード制御回路
60はメモリ10を指定された動作モードに設定する。最初
の書込制御入力▲▼がメモリに印加されメモリが動
作を開始すると、この▲▼信号を入力されたステー
タスレジスタ書込制御回路30は非活性化されて、以後ア
ドレスがＸ番地を指定してもステータスレジスタ50への
書込みは行われない。
器20と、ステータスレジスタ書込制御回路30と、ステー
タスレジスタ書込信号発生回路40と、ステータスレジス
タ50と、動作モード制御回路60とで構成されている。電
源投入検出器20は半導体記憶装置の電源電圧が印加され
たのを検知して、ステータスレジスタ書込制御回路30を
活性化する。この活性期間中にアドレスA0〜Ai入力が特
定番地（例えばＸ番地）を指定すると、ステータスレジ
スタ書込信号発生回路40は書込信号を発生し、その時点
でデータ入力端子Dinに与えられた情報をステータスレ
ジスタ50に書込む。これによって、動作モード制御回路
60はメモリ10を指定された動作モードに設定する。最初
の書込制御入力▲▼がメモリに印加されメモリが動
作を開始すると、この▲▼信号を入力されたステー
タスレジスタ書込制御回路30は非活性化されて、以後ア
ドレスがＸ番地を指定してもステータスレジスタ50への
書込みは行われない。
第２図は第１図の要部の回路図を示す。電源投入検出
器20は電源電圧Vccの投入を抵抗21及びコンデンサ22に
よって積分し、インバータ24,25で波形整形及び遅延し
て第３図（Ａ）に示す電源投入により徐々に立上がる同
図（Ｂ）に示す積分波形Vcの立合がりを検出して同図
（Ｃ）に示すＨレベルの検出信号CLを発生する。FET
（電界効果型トランジスタ）23は電源遮断時にコンデン
サ22を放電させるためのものである。
器20は電源電圧Vccの投入を抵抗21及びコンデンサ22に
よって積分し、インバータ24,25で波形整形及び遅延し
て第３図（Ａ）に示す電源投入により徐々に立上がる同
図（Ｂ）に示す積分波形Vcの立合がりを検出して同図
（Ｃ）に示すＨレベルの検出信号CLを発生する。FET
（電界効果型トランジスタ）23は電源遮断時にコンデン
サ22を放電させるためのものである。
この検出信号CLはステータスレジスタ書込制御回路30
のフリップフロップ構成のナンド回路32に供給され、フ
リップフロップをリセットしてステータスレジスタ書込
信号発生回路40のノア回路46に第３図（Ｅ）に示すＬレ
ベルのWC信号を供給する。ステータスレジスタ書込制御
回路30はナンド回路31に最初にＬレベルの▲▼信号
（第３図（Ｄ））が供給されるまでWC信号をＬレベルに
保持する。
のフリップフロップ構成のナンド回路32に供給され、フ
リップフロップをリセットしてステータスレジスタ書込
信号発生回路40のノア回路46に第３図（Ｅ）に示すＬレ
ベルのWC信号を供給する。ステータスレジスタ書込制御
回路30はナンド回路31に最初にＬレベルの▲▼信号
（第３図（Ｄ））が供給されるまでWC信号をＬレベルに
保持する。
ステータスレジスタ書込信号発生回路40はイクスクル
ーシブノア回路41〜42で第３図（Ｆ）に示すアドレスの
各ビットA0〜AiをＸ番地の各ビットX0〜Xiと比較し、ア
ンド回路43はこのノア回路出力を供給されて、上記全ビ
ットが一致したときＨレベルとなる第３図（Ｇ）に示す
AM信号を出力する。AM信号はそのまま及び遅延インバー
タ44を経てナンド回路45に供給され、ここで第３図
（Ｈ）に示すφｗ信号が生成されノア回路46に供給され
る。ノア回路46はWC信号がＬレベルであるときのみ上記
φｗ信号を通過させて第３図（Ｉ）に示すWSR信号と
し、ステータスレジスタ50のナンド回路52,53夫々に供
給する。
ーシブノア回路41〜42で第３図（Ｆ）に示すアドレスの
各ビットA0〜AiをＸ番地の各ビットX0〜Xiと比較し、ア
ンド回路43はこのノア回路出力を供給されて、上記全ビ
ットが一致したときＨレベルとなる第３図（Ｇ）に示す
AM信号を出力する。AM信号はそのまま及び遅延インバー
タ44を経てナンド回路45に供給され、ここで第３図
（Ｈ）に示すφｗ信号が生成されノア回路46に供給され
る。ノア回路46はWC信号がＬレベルであるときのみ上記
φｗ信号を通過させて第３図（Ｉ）に示すWSR信号と
し、ステータスレジスタ50のナンド回路52,53夫々に供
給する。
ステータスレジスタ50はナンド回路52,53,54,55で構
成したフリップフロップであり、ナンド回路52に第３図
（Ｊ）に示すデータ入力端子Dinの入力信号が供給さ
れ、ナンド回路53に入力信号をインバータ51で反転した
信号が供給され、ステータスレジスタ書込信号発生回路
40よりの信号WSRがＨレベルのときデータ入力端子Dinか
ら供給される情報Dsrをラッチして、ナンド回路54,55夫
々より信号SR,▲▼として動作モード制御回路60に
供給する。
成したフリップフロップであり、ナンド回路52に第３図
（Ｊ）に示すデータ入力端子Dinの入力信号が供給さ
れ、ナンド回路53に入力信号をインバータ51で反転した
信号が供給され、ステータスレジスタ書込信号発生回路
40よりの信号WSRがＨレベルのときデータ入力端子Dinか
ら供給される情報Dsrをラッチして、ナンド回路54,55夫
々より信号SR,▲▼として動作モード制御回路60に
供給する。
これによって、第３図の時点で電源投入後、アドレ
スで特定番地Ｘを指定すると、これに伴なってステータ
スレジスタ50に情報Dsrが書込まれて保持される。時点
でメモリ10への最初の書込みが行われステータスレジ
スタ書込制御回路30が非活性化されると、その後時点
でアドレスがＸ番地を指定してもステータスレジスタ50
が書変わることはなく、メモリ10のＸ番地がアクセスさ
れる。
スで特定番地Ｘを指定すると、これに伴なってステータ
スレジスタ50に情報Dsrが書込まれて保持される。時点
でメモリ10への最初の書込みが行われステータスレジ
スタ書込制御回路30が非活性化されると、その後時点
でアドレスがＸ番地を指定してもステータスレジスタ50
が書変わることはなく、メモリ10のＸ番地がアクセスさ
れる。
ところで、メモリの中には端子数の低減を狙ってデー
タ入力端子とデータ出力端子を共有し、データ入出力端
子I/Oとして持つものが存在する。このようなメモリ
は、書込み時即ち、▲▼がＬレベルの時にデータ入
出力端子I/Oをデータ入力として使用し、これ以外の時
即ち、▲▼がＨレベルの時にデータ入出力端子I/O
をデータ出力として使用する。従って、このようなデー
タ入出力共有型のメモリでは、第１実施例において▲
▼がＨレベルの読出し時にステータスレジスタに対す
る書込みを行おうとしてデータ入出力端子I/Oに入力レ
ベルを強制印加すると、その時点で読み出しているデー
タ出力と競合し、所謂バスファイトを起こしてしまう。
即ち、このようなデータ入出力共有型メモリの場合は、
データ入出力端子I/Oに与えた情報をステータスレジス
タに書込むことはできない。これを解決したのが次の第
2,第３実施例である。
タ入力端子とデータ出力端子を共有し、データ入出力端
子I/Oとして持つものが存在する。このようなメモリ
は、書込み時即ち、▲▼がＬレベルの時にデータ入
出力端子I/Oをデータ入力として使用し、これ以外の時
即ち、▲▼がＨレベルの時にデータ入出力端子I/O
をデータ出力として使用する。従って、このようなデー
タ入出力共有型のメモリでは、第１実施例において▲
▼がＨレベルの読出し時にステータスレジスタに対す
る書込みを行おうとしてデータ入出力端子I/Oに入力レ
ベルを強制印加すると、その時点で読み出しているデー
タ出力と競合し、所謂バスファイトを起こしてしまう。
即ち、このようなデータ入出力共有型メモリの場合は、
データ入出力端子I/Oに与えた情報をステータスレジス
タに書込むことはできない。これを解決したのが次の第
2,第３実施例である。
第４図は本発明の第２実施例のブロック図、第５図は
その要部の回路図を示す。同図中、第１図及び第２図と
同一構成部分には同一符号を付し、その説明を省略す
る。
その要部の回路図を示す。同図中、第１図及び第２図と
同一構成部分には同一符号を付し、その説明を省略す
る。
第４図に示すメモリ15はデータ入出力端子I/Oよりデ
ータ入出力を行ない、また、アドレスA0〜Anで番地を指
定される。この場合、ステータスレジスタ書込信号発生
回路40のイクスクルーシブノア回路41〜42にはアドレス
の一部A0〜Aiが供給され、ステータスレジスタ50のナン
ド回路52,53にはアドレスの他の一部Aj〜Anが夫々供給
される。この実施例では、電源投入検出器20は、半導体
記憶装置に電源電圧が印加されたのを検知してステータ
スレジスタ書込制御回路30を活性化する。この活性期間
中にアドレス入力の一部（例えばA0〜Ai）が特定番地
（Ｘ）を指定すると、ステータスレジスタ書込信号発生
回路40は、書込信号を発生し、その時点でアドレス入力
の他の一部（例えばAj〜An）に与えられた情報をステー
タスレジスタ50に書込む。これによって、動作モード制
御回路60はメモリ15を指定された動作モードに設定す
る。最初の書込制御入力▲▼がメモリ15に印加さ
れ、メモリ15が動作を開始すると、この▲▼信号を
入力されたステータスレジスタ書込制御回路30は非活性
化されて、以後アドレスがＸ番地を指定してもステータ
スレジスタ50への書込みは行われない。
ータ入出力を行ない、また、アドレスA0〜Anで番地を指
定される。この場合、ステータスレジスタ書込信号発生
回路40のイクスクルーシブノア回路41〜42にはアドレス
の一部A0〜Aiが供給され、ステータスレジスタ50のナン
ド回路52,53にはアドレスの他の一部Aj〜Anが夫々供給
される。この実施例では、電源投入検出器20は、半導体
記憶装置に電源電圧が印加されたのを検知してステータ
スレジスタ書込制御回路30を活性化する。この活性期間
中にアドレス入力の一部（例えばA0〜Ai）が特定番地
（Ｘ）を指定すると、ステータスレジスタ書込信号発生
回路40は、書込信号を発生し、その時点でアドレス入力
の他の一部（例えばAj〜An）に与えられた情報をステー
タスレジスタ50に書込む。これによって、動作モード制
御回路60はメモリ15を指定された動作モードに設定す
る。最初の書込制御入力▲▼がメモリ15に印加さ
れ、メモリ15が動作を開始すると、この▲▼信号を
入力されたステータスレジスタ書込制御回路30は非活性
化されて、以後アドレスがＸ番地を指定してもステータ
スレジスタ50への書込みは行われない。
第６図（Ａ）〜（Ｋ）に示す第５図の回路各部の動作
波形図は第３図と略同一であり、第６図（Ｊ）に示すア
ドレスの他の一部Aj〜Anによって情報Dsrが供給される
ことが異なっている。第６図に示す時点で情報Dsrが
ステータスレジスタ50に保持され、時点でメモリ15へ
の最初の書込みが行なわれると、時点でアドレスA0〜
AiがＸ番地を指定してもステータスレジスタ50が書換わ
ることはなく、メモリ15のＸ番地がアクセスされる。
波形図は第３図と略同一であり、第６図（Ｊ）に示すア
ドレスの他の一部Aj〜Anによって情報Dsrが供給される
ことが異なっている。第６図に示す時点で情報Dsrが
ステータスレジスタ50に保持され、時点でメモリ15へ
の最初の書込みが行なわれると、時点でアドレスA0〜
AiがＸ番地を指定してもステータスレジスタ50が書換わ
ることはなく、メモリ15のＸ番地がアクセスされる。
つまり、この実施例ではステータスレジスタ50にセッ
トする情報Dsrをアドレスの他の一部Aj〜Anより供給す
ることによってバスファイトを防止している。
トする情報Dsrをアドレスの他の一部Aj〜Anより供給す
ることによってバスファイトを防止している。
第７図は本発明の第３実施例のブロック図、第８図は
その要部の回路図を示す。同図中、第１図及び第２図と
同一構成部分には同一符号を付し、その説明を省略す
る。
その要部の回路図を示す。同図中、第１図及び第２図と
同一構成部分には同一符号を付し、その説明を省略す
る。
第７図に示すメモリ10の入力端子Dinはデータ入出力
端子I/Oに接続され、メモリ10の出力端子Doutは出力バ
ッファ回路80を介してデータ入出力端子I/Oに接続され
ている。
端子I/Oに接続され、メモリ10の出力端子Doutは出力バ
ッファ回路80を介してデータ入出力端子I/Oに接続され
ている。
電源投入検出器20は半導体記憶装置に電源電圧が印加
されたのを検知して、ステータスレジスタ書込制御回路
30を活性化するとともに、出力制御回路70をリセットし
て出力バッファ回路80を高インピーダンス状態に設定
し、データ入出力端子I/Oに外部からレベルを強制印加
できる状態に設定する。この後、アドレス入力（A0〜A
i）が特定番地（Ｘ）を指定すると、ステータスレジス
タ書込信号発生回路40は、書込信号を発生し、その時点
でデータ入出力端子I/Oに与えられた情報をステータス
レジスタに書込む。これによって、動作モード制御回路
60はメモリを指定された動作モードに設定する。最初の
書込制御入力▲▼がメモリに印加され、メモリ10が
動作を開始すると、この▲▼信号を入力されたステ
ータスレジスタ書込制御回路30は非活性化されて、以後
アドレスがＸ番地を指定してもステータスレジスタ50へ
の書込みは行われない。また、▲▼信号は、同時に
出力制御回路70をセットし、これ以後、出力バッファ回
路80の活性化、非活性化は▲▼信号の状態に基づい
て制御される。
されたのを検知して、ステータスレジスタ書込制御回路
30を活性化するとともに、出力制御回路70をリセットし
て出力バッファ回路80を高インピーダンス状態に設定
し、データ入出力端子I/Oに外部からレベルを強制印加
できる状態に設定する。この後、アドレス入力（A0〜A
i）が特定番地（Ｘ）を指定すると、ステータスレジス
タ書込信号発生回路40は、書込信号を発生し、その時点
でデータ入出力端子I/Oに与えられた情報をステータス
レジスタに書込む。これによって、動作モード制御回路
60はメモリを指定された動作モードに設定する。最初の
書込制御入力▲▼がメモリに印加され、メモリ10が
動作を開始すると、この▲▼信号を入力されたステ
ータスレジスタ書込制御回路30は非活性化されて、以後
アドレスがＸ番地を指定してもステータスレジスタ50へ
の書込みは行われない。また、▲▼信号は、同時に
出力制御回路70をセットし、これ以後、出力バッファ回
路80の活性化、非活性化は▲▼信号の状態に基づい
て制御される。
出力制御回路70は第８図に示す如く、フリップフロッ
プ構成のナンド回路71,72と、アンド回路73とよりな
り、第９図（Ａ），（Ｂ）に示す電源Vcc,信号Vcの立上
がり時に電源投入検出器20より第９図（Ｃ）に示すＨレ
ベルのCL信号がナンド回路72に供給されるとフリップフ
ロップが同図（Ｅ）に示す如くリセットされる。その
後、ナンド回路71にＬレベルの▲▼信号が供給され
るとフリップフロップがセットされて、それ以降アンド
回路73は▲▼信号を第９図（Ｆ）に示すOE信号とし
て出力バッファ回路80のアンド回路81,82夫々に供給す
る。
プ構成のナンド回路71,72と、アンド回路73とよりな
り、第９図（Ａ），（Ｂ）に示す電源Vcc,信号Vcの立上
がり時に電源投入検出器20より第９図（Ｃ）に示すＨレ
ベルのCL信号がナンド回路72に供給されるとフリップフ
ロップが同図（Ｅ）に示す如くリセットされる。その
後、ナンド回路71にＬレベルの▲▼信号が供給され
るとフリップフロップがセットされて、それ以降アンド
回路73は▲▼信号を第９図（Ｆ）に示すOE信号とし
て出力バッファ回路80のアンド回路81,82夫々に供給す
る。
出力バッファ回路80はアンド回路81,82夫々にメモリ1
0のデータ出力信号Dout及びその反転信号▲▼
夫々を供給され、アンド回路81,82夫々の出力がＮチャ
ンネルFET83,84夫々のゲートに供給されており、FET83,
84のドレインはデータ入出力端子I/Oに共通接続されて
いる。OE信号のＨレベル時にFET83,84はデータ出力信号
Doutのレベルに応じたレベルの信号をデータ入出力端子
I/Oより出力し、OE信号のＬレベル時にFET83,84は共に
遮断してデータ入出力端子I/Oをハイインピーダンス状
態とする（第９図（Ｇ））。
0のデータ出力信号Dout及びその反転信号▲▼
夫々を供給され、アンド回路81,82夫々の出力がＮチャ
ンネルFET83,84夫々のゲートに供給されており、FET83,
84のドレインはデータ入出力端子I/Oに共通接続されて
いる。OE信号のＨレベル時にFET83,84はデータ出力信号
Doutのレベルに応じたレベルの信号をデータ入出力端子
I/Oより出力し、OE信号のＬレベル時にFET83,84は共に
遮断してデータ入出力端子I/Oをハイインピーダンス状
態とする（第９図（Ｇ））。
第９図に示す時点で電源が投入されるとデータ入出
力端子I/Oはハイインピーダンス状態となり、最初にＬ
レベルの▲▼信号が入来する時点までにデータ入
出力端子I/Oより情報Dsrが入来するとこれがステータス
レジスタ50に書込まれる。この後はデータ入出力端子I/
Oは▲▼信号のＨレベル時にメモリ10の読出し、Ｌ
レベル時にメモリ10の書込みとして使用される。
力端子I/Oはハイインピーダンス状態となり、最初にＬ
レベルの▲▼信号が入来する時点までにデータ入
出力端子I/Oより情報Dsrが入来するとこれがステータス
レジスタ50に書込まれる。この後はデータ入出力端子I/
Oは▲▼信号のＨレベル時にメモリ10の読出し、Ｌ
レベル時にメモリ10の書込みとして使用される。
つまり、この実施例では出力制御回路70によって、電
源投入後▲▼信号の入来即ちメモリ10の書込みが行
なわれるまでデータ入出力端子I/Oを強制的にハイイン
ピーダンスとしてバスファイトの発生を防止している。
源投入後▲▼信号の入来即ちメモリ10の書込みが行
なわれるまでデータ入出力端子I/Oを強制的にハイイン
ピーダンスとしてバスファイトの発生を防止している。
上述の如く、本発明の半導体記憶装置によれば、メモ
リの動作モードを設定するために特別な外部端子を必要
とせず、またメモリの有効領域を損なうことがなく、ま
た、メモリのデータ入出力端子のバスファイトの発生を
防止でき、実用上きわめて有用である。
リの動作モードを設定するために特別な外部端子を必要
とせず、またメモリの有効領域を損なうことがなく、ま
た、メモリのデータ入出力端子のバスファイトの発生を
防止でき、実用上きわめて有用である。
第１図は本発明装置の第１実施例のブロック図、 第２図は第１図の要部の回路図、 第３図は第２図の回路図の回路各部の信号波形図、 第４図は本発明装置の第２実施例のブロック図、 第５図は第４図の要部の回路図、 第６図は第５図の回路各部の信号波形図、 第７図は本発明装置の第３実施例のブロック図、 第８図は第７図の要部の回路図、 第９図は第８図の回路各部の信号波形図、 第10図、第12図夫々は従来装置の各例のブロック図、 第11図、第13図夫々は第10図、第12図夫々の信号波形図
である。 図において、 10はメモリ、 20は電源投入検出器、 30はステータスレジスタ書込制御回路、 40はステータスレジスタ書込信号発生回路、 50はステータスレジスタ、 60は動作モード制御回路、 70は出力制御回路、 80は出力バッファ回路 を示す。
である。 図において、 10はメモリ、 20は電源投入検出器、 30はステータスレジスタ書込制御回路、 40はステータスレジスタ書込信号発生回路、 50はステータスレジスタ、 60は動作モード制御回路、 70は出力制御回路、 80は出力バッファ回路 を示す。
Claims (4)
- 【請求項１】メモリ（10）の動作モードの選択を設定す
るためのステータスレジスタ（50）を有する半導体記憶
装置において、 電源投入を検出する電源投入検出器（20）と、 アドレス入力を特定番地と比較して一致したとき動作モ
ード情報の書込みを指示するステータスレジスタ書込信
号発生回路（40）と、 該電源投入後、最初のメモリ書込指示信号が供給される
までの間該ステータスレジスタ書込信号発生回路（40）
を活性化するステータスレジスタ書込制御回路（30）と
を有し、 該ステータスレジスタ書込信号発生回路（40）からの書
込指示信号によりメモリ（10）のデータ入力端子から供
給される動作モード情報を該ステータスレジスタ（50）
に書込み保持することを特徴とする半導体記憶装置。 - 【請求項２】メモリ（10）の動作モードの選択を設定す
るためのステータスレジスタ（50）を有する半導体記憶
装置において、 電源投入を検出する電源投入検出器（20）と、 アドレス入力を特定番地と比較して一致したとき動作モ
ード情報の書込みを指示するステータスレジスタ書込信
号発生回路（40）と、 該電源投入後、最初のメモリ書込指示信号が供給される
までの間該ステータスレジスタ書込信号発生回路（40）
を活性化するステータスレジスタ書込制御回路（30）と
を有し、 該ステータスレジスタ書込信号発生回路（40）からの書
込指示信号によりメモリ（10）のアドレスの一部として
供給される動作モード情報を該ステータスレジスタ（5
0）に書込み保持することを特徴とする半導体記憶装
置。 - 【請求項３】メモリ（10）の動作モードの選択を設定す
るためのステータスレジスタ（50）を有する半導体記憶
装置において、 電源投入を検出する電源投入検出器（20）と、 アドレス入力を特定番地と比較して一致したとき動作モ
ード情報の書込みを指示するステータスレジスタ書込信
号発生回路（40）と、 該電源投入後、最初のメモリ書込指示信号が供給される
までの間該ステータスレジスタ書込信号発生回路（40）
を活性化するステータスレジスタ書込制御回路（30）
と、 該電源投入後、最初のメモリ書込指示信号が供給される
までの間メモリのデータ入出力端子に設けられた出力バ
ッファ回路（80）をハイインピーダンス状態とする出力
制御回路（70）とを有し、 該ステータスレジスタ書込信号発生回路（40）からの書
込指示信号によりメモリ（10）のデータ入出力端子から
供給される動作モード情報を該ステータスレジスタ（5
0）に書込み保持することを特徴とする半導体記憶装
置。 - 【請求項４】電源投入を検出する電源投入検出器（20）
の出力信号によってセットされるとともに、電源投入後
最初のメモリ書込信号によってセットされるフリップフ
ロップ回路（71,72）を有し、少なくとも該フリップフ
ロップ回路（71,72）のセット期間中は、メモリのデー
タ入出力端子に設けられた出力バッファ回路（80）をハ
イインピーダンス状態とする出力制御回路（70）を設け
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012381A JP2813223B2 (ja) | 1990-01-22 | 1990-01-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012381A JP2813223B2 (ja) | 1990-01-22 | 1990-01-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216891A JPH03216891A (ja) | 1991-09-24 |
| JP2813223B2 true JP2813223B2 (ja) | 1998-10-22 |
Family
ID=11803695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012381A Expired - Fee Related JP2813223B2 (ja) | 1990-01-22 | 1990-01-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2813223B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207285A (ja) * | 2006-01-30 | 2007-08-16 | Fujitsu Ltd | 半導体メモリ、メモリシステム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200504A (ja) * | 2006-01-30 | 2007-08-09 | Fujitsu Ltd | 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法 |
-
1990
- 1990-01-22 JP JP2012381A patent/JP2813223B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207285A (ja) * | 2006-01-30 | 2007-08-16 | Fujitsu Ltd | 半導体メモリ、メモリシステム |
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|---|---|
| JPH03216891A (ja) | 1991-09-24 |
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