JP2003022670A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Power Engineering (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 非同期リセットによるＲＡＭデータの破壊を
防止して、ＲＡＭデータの保持を保証することができる
半導体集積回路を提供する。 【解決手段】 ＡＮＤ回路１０及びＮＡＮＤ回路１２と
遅延ブロック１１により、リセット信号がアクティブに
なったときに、先ず、ＲＡＭのワード線を非選択にし、
その後、システムリセットする。これにより、ＲＡＭへ
のアクセス時にリセット信号がアクティブになった場合
のＲＡＭデータの破壊を防止する。また、低電圧検出回
路２は、電源電位がＲＡＭ保持電圧より若干高い低電圧
検出電位以下になったか否かを検出し、リセット時に電
源電位が低電圧検出電位以下にならなかった場合に、電
源電位がＲＡＭ保持電圧以上を保持していて、ＲＡＭの
データが保持されていることを保証する。
防止して、ＲＡＭデータの保持を保証することができる
半導体集積回路を提供する。 【解決手段】 ＡＮＤ回路１０及びＮＡＮＤ回路１２と
遅延ブロック１１により、リセット信号がアクティブに
なったときに、先ず、ＲＡＭのワード線を非選択にし、
その後、システムリセットする。これにより、ＲＡＭへ
のアクセス時にリセット信号がアクティブになった場合
のＲＡＭデータの破壊を防止する。また、低電圧検出回
路２は、電源電位がＲＡＭ保持電圧より若干高い低電圧
検出電位以下になったか否かを検出し、リセット時に電
源電位が低電圧検出電位以下にならなかった場合に、電
源電位がＲＡＭ保持電圧以上を保持していて、ＲＡＭの
データが保持されていることを保証する。
Description
【０００１】
【発明の属する技術分野】本発明は、プリセットリモコ
ン及び電池駆動のマイコンシステム等に使用されるＰＯ
Ｃ（パワー・オン・クリア回路）を内蔵する半導体集積
回路に関し、特に、ＲＡＭ保持電圧を検出する低電圧検
出回路及び非同期リセットによるＲＡＭデータ破壊を防
止するための回路等を有する半導体集積回路に関する。
ン及び電池駆動のマイコンシステム等に使用されるＰＯ
Ｃ（パワー・オン・クリア回路）を内蔵する半導体集積
回路に関し、特に、ＲＡＭ保持電圧を検出する低電圧検
出回路及び非同期リセットによるＲＡＭデータ破壊を防
止するための回路等を有する半導体集積回路に関する。
【０００２】
【従来の技術】近年、プリセットリモコン及び電池駆動
のマイコンシステム等に使用される半導体集積回路にお
いて、ＰＯＣを内蔵するケースが多くなってきている。
このプリセットリモコンとは、リモコン波形を作成する
上で必要なデータを予めＲＯＭ（Read Only Memory）に
記憶させて内蔵しているリモコンのことである。リモコ
ンには各メーカー毎に多様な波形データがある。これら
の波形データをリモコンになるべくたくさん内蔵させて
おくことにより、１つのリモコンで種々の装置の操作が
可能になる。また、プリセットリモコンには、ユーザー
が設定したデータを格納しておくためのＲＡＭ（Random
Access Memory）が内蔵されている。
のマイコンシステム等に使用される半導体集積回路にお
いて、ＰＯＣを内蔵するケースが多くなってきている。
このプリセットリモコンとは、リモコン波形を作成する
上で必要なデータを予めＲＯＭ（Read Only Memory）に
記憶させて内蔵しているリモコンのことである。リモコ
ンには各メーカー毎に多様な波形データがある。これら
の波形データをリモコンになるべくたくさん内蔵させて
おくことにより、１つのリモコンで種々の装置の操作が
可能になる。また、プリセットリモコンには、ユーザー
が設定したデータを格納しておくためのＲＡＭ（Random
Access Memory）が内蔵されている。
【０００３】図４は従来のＲＡＭ内蔵型の半導体集積回
路を示す回路図である。各メモリセル１０１において
は、トランスファゲートとなるトランジスタ１０２，１
０３のゲートに１本のワード線が共通接続されており、
トランジスタ１０２はビット線（／Ｑ）５に接続され、
トランジスタ１０３はビット線（Ｑ）１０６に接続され
ている。また、トランジスタ１０２，１０３間には、２
個のインバータの入力と出力とが相互に接続されて構成
されたフリップフロップ１０４が接続されている。各メ
モリセル１０１のワード線は組み合わせ回路１０７に接
続されており、この組み合わせ回路１０７に入力された
アドレス信号により、所定のメモリセルに接続されたワ
ード線が活性化され、このメモリセルが選択される。な
お、組み合わせ回路１０７には、その他のコントロール
信号も入力されている。
路を示す回路図である。各メモリセル１０１において
は、トランスファゲートとなるトランジスタ１０２，１
０３のゲートに１本のワード線が共通接続されており、
トランジスタ１０２はビット線（／Ｑ）５に接続され、
トランジスタ１０３はビット線（Ｑ）１０６に接続され
ている。また、トランジスタ１０２，１０３間には、２
個のインバータの入力と出力とが相互に接続されて構成
されたフリップフロップ１０４が接続されている。各メ
モリセル１０１のワード線は組み合わせ回路１０７に接
続されており、この組み合わせ回路１０７に入力された
アドレス信号により、所定のメモリセルに接続されたワ
ード線が活性化され、このメモリセルが選択される。な
お、組み合わせ回路１０７には、その他のコントロール
信号も入力されている。
【０００４】このようなＲＡＭ内蔵型のプリセットリモ
コンにおいて、ＰＯＣを内蔵し、又は外付けで搭載する
例が多くなっている。そして、従来、このＰＯＣによる
リセットがかかった場合には、当然にＲＡＭデータを初
期化するように設定されていた。
コンにおいて、ＰＯＣを内蔵し、又は外付けで搭載する
例が多くなっている。そして、従来、このＰＯＣによる
リセットがかかった場合には、当然にＲＡＭデータを初
期化するように設定されていた。
【０００５】
【発明が解決しようとする課題】しかしながら、ＰＯＣ
によるリセット中であっても、電源電圧の降下がＲＡＭ
保持電圧より低くならなければ、ＲＡＭのデータは保持
されている。このため、このような場合は、ＲＡＭデー
タの保持を保証したいところであるが、ＲＡＭデータの
保持を保証しようとしても、ＰＯＣによるリセットが非
同期にかかった場合に、その非同期リセットのタイミン
グによっては、ＲＡＭのデータが破壊されてしまう虞が
ある。
によるリセット中であっても、電源電圧の降下がＲＡＭ
保持電圧より低くならなければ、ＲＡＭのデータは保持
されている。このため、このような場合は、ＲＡＭデー
タの保持を保証したいところであるが、ＲＡＭデータの
保持を保証しようとしても、ＰＯＣによるリセットが非
同期にかかった場合に、その非同期リセットのタイミン
グによっては、ＲＡＭのデータが破壊されてしまう虞が
ある。
【０００６】即ち、ＰＯＣによるリセット又は外部シス
テムリセットが、ＲＡＭデータアクセス時にかかった場
合、リセットによるアドレス線の過渡状態によって、ア
クセスデータ以外のワード線もイネーブル状態（選択状
態）になってしまい、アクセスしていないＲＡＭ領域の
トランジスタ２，３がオン状態になり、ＲＡＭデータの
破壊にいたってしまう。極端な場合には、ＲＡＭのデー
タが書きかえられてしまうことになる。このように、Ｒ
ＡＭデータ保持を保証しようにも、リセット信号による
ＲＡＭデータの破壊が起きてしまっては、ＲＡＭデータ
の保証ができないという問題点がある。
テムリセットが、ＲＡＭデータアクセス時にかかった場
合、リセットによるアドレス線の過渡状態によって、ア
クセスデータ以外のワード線もイネーブル状態（選択状
態）になってしまい、アクセスしていないＲＡＭ領域の
トランジスタ２，３がオン状態になり、ＲＡＭデータの
破壊にいたってしまう。極端な場合には、ＲＡＭのデー
タが書きかえられてしまうことになる。このように、Ｒ
ＡＭデータ保持を保証しようにも、リセット信号による
ＲＡＭデータの破壊が起きてしまっては、ＲＡＭデータ
の保証ができないという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、非同期リセットによるＲＡＭデータの破壊
を防止して、ＲＡＭデータの保持を保証することができ
る半導体集積回路を提供することを目的とする。
のであって、非同期リセットによるＲＡＭデータの破壊
を防止して、ＲＡＭデータの保持を保証することができ
る半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体集積
回路は、ＲＡＭ及びパワーオンクリア回路が内蔵された
半導体集積回路において、リセット信号がアクティブの
場合に前記ＲＡＭのワード線を非選択にする第１回路部
と、前記リセット信号がアクティブになった後所定の遅
延をもってシステムリセット信号を出力する第２回路部
と、電源電位が所定の低電圧検出電位以下に低下したか
否かを判定する第３回路部と、を有し、前記リセット信
号がアクティブになった場合に、前記ＲＡＭの全てのワ
ード線を非選択にした後、システムリセットすることを
特徴とする。
回路は、ＲＡＭ及びパワーオンクリア回路が内蔵された
半導体集積回路において、リセット信号がアクティブの
場合に前記ＲＡＭのワード線を非選択にする第１回路部
と、前記リセット信号がアクティブになった後所定の遅
延をもってシステムリセット信号を出力する第２回路部
と、電源電位が所定の低電圧検出電位以下に低下したか
否かを判定する第３回路部と、を有し、前記リセット信
号がアクティブになった場合に、前記ＲＡＭの全てのワ
ード線を非選択にした後、システムリセットすることを
特徴とする。
【０００９】前記第３回路部は、例えば、電源電位と低
電圧検出電位とを比較し前記電源電位が前記低電圧検出
電位以下に低下したときに低電圧検出フラグを出力する
コンパレータを有する。また、他の第３回路部は、例え
ば、前記ＲＡＭのトランスファゲートを構成するトラン
ジスタより高い電位でオン状態となるトランジスタをト
ランスファゲートとするＲＡＭであり、この第３回路部
のＲＡＭがデータを保持できなくなった場合に、電源電
位が所定の低電圧電位以下に低下したことを判定するも
のである。
電圧検出電位とを比較し前記電源電位が前記低電圧検出
電位以下に低下したときに低電圧検出フラグを出力する
コンパレータを有する。また、他の第３回路部は、例え
ば、前記ＲＡＭのトランスファゲートを構成するトラン
ジスタより高い電位でオン状態となるトランジスタをト
ランスファゲートとするＲＡＭであり、この第３回路部
のＲＡＭがデータを保持できなくなった場合に、電源電
位が所定の低電圧電位以下に低下したことを判定するも
のである。
【００１０】また、前記第１回路部は、例えば、外部リ
セット端子からの外部リセット信号と、前記パワーオン
クリア回路からのリセット信号が入力され、いずれかの
リセット信号がアクティブの場合にアクティブとなる内
部リセット信号を出力する第４回路部と、前記ＲＡＭの
アドレス信号と前記内部リセット信号とが入力され、前
記内部リセット信号がアクティブの場合に、アドレス信
号に拘わらず、ワード線の非選択信号を出力し、前記リ
セット信号が非アクティブの場合にアドレス信号に応じ
てワード線の選択及び非選択の信号を出力する第５回路
部とを有する。
セット端子からの外部リセット信号と、前記パワーオン
クリア回路からのリセット信号が入力され、いずれかの
リセット信号がアクティブの場合にアクティブとなる内
部リセット信号を出力する第４回路部と、前記ＲＡＭの
アドレス信号と前記内部リセット信号とが入力され、前
記内部リセット信号がアクティブの場合に、アドレス信
号に拘わらず、ワード線の非選択信号を出力し、前記リ
セット信号が非アクティブの場合にアドレス信号に応じ
てワード線の選択及び非選択の信号を出力する第５回路
部とを有する。
【００１１】更に、前記第４回路部は、例えば、前記パ
ワーオンリセット回路からのリセット信号と前記外部リ
セット信号とが入力され、アクティブ状態が“０”の内
部リセット信号を出力するＡＮＤ回路であり、前記第５
回路部は、前記内部リセット信号とアクティブのときに
“１”となるアドレス信号とが入力され、前記内部リセ
ット信号が非アクティブであって前記アドレス信号がア
クティブの場合にのみ前記ＲＡＭのワード線に選択信号
を出力するＮＡＮＤ回路である。
ワーオンリセット回路からのリセット信号と前記外部リ
セット信号とが入力され、アクティブ状態が“０”の内
部リセット信号を出力するＡＮＤ回路であり、前記第５
回路部は、前記内部リセット信号とアクティブのときに
“１”となるアドレス信号とが入力され、前記内部リセ
ット信号が非アクティブであって前記アドレス信号がア
クティブの場合にのみ前記ＲＡＭのワード線に選択信号
を出力するＮＡＮＤ回路である。
【００１２】又は、他の第４回路部は、例えば、前記パ
ワーオンリセット回路からのリセット信号と前記外部リ
セット信号とが入力され、アクティブ状態が“０”の内
部リセット信号を出力するＡＮＤ回路であり、前記第５
回路部は、前記内部リセット信号とＲＡＭアクセス時に
アクティブ“１”となるコントロール信号とが入力さ
れ、前記内部リセット信号が非アクティブであって前記
コントロール信号がアクティブの場合にのみ前記ＲＡＭ
のワード線に選択信号を出力するＡＮＤ回路である。
ワーオンリセット回路からのリセット信号と前記外部リ
セット信号とが入力され、アクティブ状態が“０”の内
部リセット信号を出力するＡＮＤ回路であり、前記第５
回路部は、前記内部リセット信号とＲＡＭアクセス時に
アクティブ“１”となるコントロール信号とが入力さ
れ、前記内部リセット信号が非アクティブであって前記
コントロール信号がアクティブの場合にのみ前記ＲＡＭ
のワード線に選択信号を出力するＡＮＤ回路である。
【００１３】本発明においては、ＲＡＭ保持電圧を保証
できる電圧を検出するための低電圧検出回路（第３回路
部）を備え、リセット信号がアクティブになった時、先
ずＲＡＭのワード線をディスエーブルし、その後ＣＰＵ
等他のシステムをリセットするようにした回路（第２回
路部）を備えているので、ＲＡＭにアクセス中、リセッ
ト信号がアクティブになっても、ＲＡＭのデータが破壊
されることがない。
できる電圧を検出するための低電圧検出回路（第３回路
部）を備え、リセット信号がアクティブになった時、先
ずＲＡＭのワード線をディスエーブルし、その後ＣＰＵ
等他のシステムをリセットするようにした回路（第２回
路部）を備えているので、ＲＡＭにアクセス中、リセッ
ト信号がアクティブになっても、ＲＡＭのデータが破壊
されることがない。
【００１４】また、本発明においては、前記第３回路部
はＲＡＭ保持電圧より高めの電圧を低電圧検出電位とし
て設定することによって、リセット解除後、前記低電圧
検出回路により電源電圧が前記低電圧検出電位以下に低
下していないことがわかれば、電源電位がＲＡＭ保持電
位より低下していないものであるから、ＲＡＭのデータ
は保持されていると判断できる。
はＲＡＭ保持電圧より高めの電圧を低電圧検出電位とし
て設定することによって、リセット解除後、前記低電圧
検出回路により電源電圧が前記低電圧検出電位以下に低
下していないことがわかれば、電源電位がＲＡＭ保持電
位より低下していないものであるから、ＲＡＭのデータ
は保持されていると判断できる。
【００１５】従って、本発明の半導体集積回路において
は、リセットがかかった場合であっても、電源電位が所
定の低電圧検出電位以下に低下したことを検出していな
ければ、つまりＲＡＭ保持電圧まで電源電圧が降下して
いないのであれば、ＲＡＭのデータ保持を保証できる。
は、リセットがかかった場合であっても、電源電位が所
定の低電圧検出電位以下に低下したことを検出していな
ければ、つまりＲＡＭ保持電圧まで電源電圧が降下して
いないのであれば、ＲＡＭのデータ保持を保証できる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態に係る
半導体集積回路について添付の図面を参照して詳細に説
明する。図１は本発明の第１の実施形態に係る半導体集
積回路を示す回路図である。本実施形態の半導体集積回
路１はＰＯＣ１を内蔵又は外付けで搭載するものであ
り、ＲＡＭ保持電圧を検出するための低電圧検出回路部
２と、ＲＡＭアクセス中のリセットによるＲＡＭデータ
破壊を防ぐためのＲＡＭデータ破壊防止ブロック３と、
組み合わせ回路４とを有する。
半導体集積回路について添付の図面を参照して詳細に説
明する。図１は本発明の第１の実施形態に係る半導体集
積回路を示す回路図である。本実施形態の半導体集積回
路１はＰＯＣ１を内蔵又は外付けで搭載するものであ
り、ＲＡＭ保持電圧を検出するための低電圧検出回路部
２と、ＲＡＭアクセス中のリセットによるＲＡＭデータ
破壊を防ぐためのＲＡＭデータ破壊防止ブロック３と、
組み合わせ回路４とを有する。
【００１７】ＲＡＭの各メモリセル２０には、トランス
ファゲートとしてのトランジスタ２３，２４と、入力と
出力が相互に接続された２個のインバータからなるフリ
ップフロップ２５が設けられており、トランジスタ２
３，２４は夫々ビット線２１及び２２に接続されてい
る。
ファゲートとしてのトランジスタ２３，２４と、入力と
出力が相互に接続された２個のインバータからなるフリ
ップフロップ２５が設けられており、トランジスタ２
３，２４は夫々ビット線２１及び２２に接続されてい
る。
【００１８】ＰＯＣ１は半導体集積回路の電源電圧が動
作保証電圧より低下した場合、システムの暴走等による
誤動作を防止するためのシステムリセットをかけるため
に搭載されている。ＰＯＣ１においては、コンパレータ
６の正端子に電源電圧が入力され、負端子にＰＯＣ検出
電圧源５からのＰＯＣ検出電圧（動作保証電圧）が入力
される。コンパレータ６は電源電圧が基準電圧（ＰＯＣ
検出電圧（動作保証電圧））より低下すると、“０”を
出力し、この出力信号はバッファ７を介してリセット信
号“０”としてＡＮＤ回路１０の一方の入力端に入力さ
れる。
作保証電圧より低下した場合、システムの暴走等による
誤動作を防止するためのシステムリセットをかけるため
に搭載されている。ＰＯＣ１においては、コンパレータ
６の正端子に電源電圧が入力され、負端子にＰＯＣ検出
電圧源５からのＰＯＣ検出電圧（動作保証電圧）が入力
される。コンパレータ６は電源電圧が基準電圧（ＰＯＣ
検出電圧（動作保証電圧））より低下すると、“０”を
出力し、この出力信号はバッファ７を介してリセット信
号“０”としてＡＮＤ回路１０の一方の入力端に入力さ
れる。
【００１９】一方、外部リセット端子８には、外部から
リセットをかけるときに、“０”の信号が入力され、こ
のリセット信号ははバッファ９を介してＡＮＤ回路１０
の他方の入力端に入力される。これにより、ＰＯＣ１か
らのリセット信号“０”が出力されるか、又は外部リセ
ット端子８にリセット信号“０”が入力された場合に、
ＡＮＤ回路１０から内部リセット信号として“０”が出
力される。
リセットをかけるときに、“０”の信号が入力され、こ
のリセット信号ははバッファ９を介してＡＮＤ回路１０
の他方の入力端に入力される。これにより、ＰＯＣ１か
らのリセット信号“０”が出力されるか、又は外部リセ
ット端子８にリセット信号“０”が入力された場合に、
ＡＮＤ回路１０から内部リセット信号として“０”が出
力される。
【００２０】この内部リセット信号は、ＲＡＭデータ破
壊防止ブロック３に入力される。ＲＡＭデータ破壊防止
ブロック３には、リセットがかかったとき、後述するよ
うにしてＲＡＭのメモリセル２０のワード線をディスエ
ーブルにした後、ＣＰＵ等のリセット動作を行わせるた
めに、遅延ブロック１１が設けられている。即ち、内部
リセット信号は、遅延ブロック１１を通過して伝搬する
ので、内部リセット信号が後述するようにしてワード線
をディスエーブルにし、更に遅延ブロック１１により遅
延した後、ＣＰＵ等のリセットを行うシステムリセット
信号としてＣＰＵ等に送られる。
壊防止ブロック３に入力される。ＲＡＭデータ破壊防止
ブロック３には、リセットがかかったとき、後述するよ
うにしてＲＡＭのメモリセル２０のワード線をディスエ
ーブルにした後、ＣＰＵ等のリセット動作を行わせるた
めに、遅延ブロック１１が設けられている。即ち、内部
リセット信号は、遅延ブロック１１を通過して伝搬する
ので、内部リセット信号が後述するようにしてワード線
をディスエーブルにし、更に遅延ブロック１１により遅
延した後、ＣＰＵ等のリセットを行うシステムリセット
信号としてＣＰＵ等に送られる。
【００２１】また、ブロック３には、各メモリセル２０
に対応して、ＮＡＮＤ回路１２が設けられている。各Ｎ
ＡＮＤ回路１２には、内部リセット信号と、組み合わせ
回路４から出力されたアドレス信号が入力され、その出
力はメモリセル２０のワード線に与えられる。アドレス
信号は、“１”の場合にそのメモリセルが選択され、ワ
ード線が活性化される。従って、ＮＡＮＤ回路１２に内
部リセット信号として“０”が入力されている場合は、
アドレス信号が“０”か、“１”かに拘わらず、ＮＡＮ
Ｄ回路１２から“１”が出力され、ワード線が“１”
（ディスエーブル）になり、メモリセル２０のＰチャン
ネルトランジスタ２３，２４が閉になる。また、ＰＯＣ
のリセット及び外部リセットのいずれもかかっていない
場合には、内部リセット信号は“１”となり、これがＮ
ＡＮＤ回路１２に入力される。そして、組み合わせ回路
４からＮＡＮＤ回路１２に、アドレス信号として、ワー
ド線を選択していない信号“０”が入力された場合は、
ＮＡＮＤ回路１２から“１”が出力され、ワード線はデ
ィスエーブルとなる。一方、ＮＡＮＤ回路１２にワード
線を選択する信号“１”が入力された場合は、そのＮＡ
ＮＤ回路１２から“０”が出力され、ワード線がイネー
ブルとなる。従って、内部リセット信号が“０”の場合
には、アドレス信号に拘わらずワード線はディスエーブ
ルであり、内部リセット信号が“１”の場合には、アド
レス信号により選択されたワード線はイネーブルとな
り、選択されていないワード線はディスエーブルとな
る。
に対応して、ＮＡＮＤ回路１２が設けられている。各Ｎ
ＡＮＤ回路１２には、内部リセット信号と、組み合わせ
回路４から出力されたアドレス信号が入力され、その出
力はメモリセル２０のワード線に与えられる。アドレス
信号は、“１”の場合にそのメモリセルが選択され、ワ
ード線が活性化される。従って、ＮＡＮＤ回路１２に内
部リセット信号として“０”が入力されている場合は、
アドレス信号が“０”か、“１”かに拘わらず、ＮＡＮ
Ｄ回路１２から“１”が出力され、ワード線が“１”
（ディスエーブル）になり、メモリセル２０のＰチャン
ネルトランジスタ２３，２４が閉になる。また、ＰＯＣ
のリセット及び外部リセットのいずれもかかっていない
場合には、内部リセット信号は“１”となり、これがＮ
ＡＮＤ回路１２に入力される。そして、組み合わせ回路
４からＮＡＮＤ回路１２に、アドレス信号として、ワー
ド線を選択していない信号“０”が入力された場合は、
ＮＡＮＤ回路１２から“１”が出力され、ワード線はデ
ィスエーブルとなる。一方、ＮＡＮＤ回路１２にワード
線を選択する信号“１”が入力された場合は、そのＮＡ
ＮＤ回路１２から“０”が出力され、ワード線がイネー
ブルとなる。従って、内部リセット信号が“０”の場合
には、アドレス信号に拘わらずワード線はディスエーブ
ルであり、内部リセット信号が“１”の場合には、アド
レス信号により選択されたワード線はイネーブルとな
り、選択されていないワード線はディスエーブルとな
る。
【００２２】低電圧検出回路部２は、コンパレータ３２
を有し、コンパレータ３２の正端子には電源電圧が入力
され、負端子には低電圧検出電圧源３１が接続されてい
る。そして、電源電圧が所定の低電圧検出電圧以下に低
下した場合に、コンパレータ３１から低電圧検出信号と
して“０”の信号が出力され、この検出信号はインバー
タ３３により反転され、低電圧検出フラグ３４として
“１”が立つ。この低電圧検出フラグは内部バス３０に
供給される。
を有し、コンパレータ３２の正端子には電源電圧が入力
され、負端子には低電圧検出電圧源３１が接続されてい
る。そして、電源電圧が所定の低電圧検出電圧以下に低
下した場合に、コンパレータ３１から低電圧検出信号と
して“０”の信号が出力され、この検出信号はインバー
タ３３により反転され、低電圧検出フラグ３４として
“１”が立つ。この低電圧検出フラグは内部バス３０に
供給される。
【００２３】低電圧検出フラグ３４は、電池交換時及び
電池電圧降下時等に、電源電圧がＲＡＭのデータが破壊
する電圧レベルまで低下したか否かを示すフラグであ
る。低電圧検出フラグ３４は、電源電圧が低電圧検出電
圧（ＲＡＭ保持電圧より若干高い）以下になると“１”
になる。そこで、低電圧検出フラグ３４が“１”の場
合、ＲＡＭのデータが壊れているか、又は電源投入直後
であると判断できる。このフラグ３４が“１”である場
合に、ソフトウエアにてＲＡＭの初期化を行う。この場
合、ＲＡＭを初期化し、ＲＡＭに必要なデータを書き込
んだ後に、ソフトウエアにより、低電圧検出フラグ３４
を“０”にすれば、即ち、低電圧検出フラグ３４が存在
するレジスタにアクセスして“０”にすれば（書き込み
動作）、ＲＡＭが初期化されたということが判断でき
る。なお、このフラグ３４の値が“０”であるというこ
とは、ＲＡＭにデータが設定されたことを意味する。ま
た、本実施形態において、ソフトウエアとは、一般のマ
イコンにおけるＲＯＭに書くべきソフトウエアのことで
ある。また、低電圧検出フラグ３４の書き込み動作及び
読み込み動作は制御手段（図示せず）から出力された制
御信号により制御されている。
電池電圧降下時等に、電源電圧がＲＡＭのデータが破壊
する電圧レベルまで低下したか否かを示すフラグであ
る。低電圧検出フラグ３４は、電源電圧が低電圧検出電
圧（ＲＡＭ保持電圧より若干高い）以下になると“１”
になる。そこで、低電圧検出フラグ３４が“１”の場
合、ＲＡＭのデータが壊れているか、又は電源投入直後
であると判断できる。このフラグ３４が“１”である場
合に、ソフトウエアにてＲＡＭの初期化を行う。この場
合、ＲＡＭを初期化し、ＲＡＭに必要なデータを書き込
んだ後に、ソフトウエアにより、低電圧検出フラグ３４
を“０”にすれば、即ち、低電圧検出フラグ３４が存在
するレジスタにアクセスして“０”にすれば（書き込み
動作）、ＲＡＭが初期化されたということが判断でき
る。なお、このフラグ３４の値が“０”であるというこ
とは、ＲＡＭにデータが設定されたことを意味する。ま
た、本実施形態において、ソフトウエアとは、一般のマ
イコンにおけるＲＯＭに書くべきソフトウエアのことで
ある。また、低電圧検出フラグ３４の書き込み動作及び
読み込み動作は制御手段（図示せず）から出力された制
御信号により制御されている。
【００２４】次に、本実施形態に係る半導体集積回路の
動作について説明する。図２は電源電圧とＰＯＣ検出電
圧及び低電圧検出フラグとの関係を示す図である。図
中、実線は電源電圧である。動作保証電圧であるＰＯＣ
検出電圧ＶＰＯＣと、ＲＡＭのデータが保持されている
最低電源電位であるＲＡＭ保持電圧ＶＩと、このＲＡＭ
保持電圧ＶＩよりも若干高い低電圧検出電位ＶＬＶＩと
は図２に示すような大小関係となる。
動作について説明する。図２は電源電圧とＰＯＣ検出電
圧及び低電圧検出フラグとの関係を示す図である。図
中、実線は電源電圧である。動作保証電圧であるＰＯＣ
検出電圧ＶＰＯＣと、ＲＡＭのデータが保持されている
最低電源電位であるＲＡＭ保持電圧ＶＩと、このＲＡＭ
保持電圧ＶＩよりも若干高い低電圧検出電位ＶＬＶＩと
は図２に示すような大小関係となる。
【００２５】先ず、図２の（１）の期間において、乾電
池等をセットしたことにより、電源電圧が上昇すると、
この電源電圧がＰＯＣ検出電圧を超えたときに、リセッ
トが解除される。これにより、内部リセット信号は
“１”になる。また、電源電圧が低電圧検出電圧以下の
０Ｖから上昇するため、低電圧検出フラグ３４は“１”
になる。
池等をセットしたことにより、電源電圧が上昇すると、
この電源電圧がＰＯＣ検出電圧を超えたときに、リセッ
トが解除される。これにより、内部リセット信号は
“１”になる。また、電源電圧が低電圧検出電圧以下の
０Ｖから上昇するため、低電圧検出フラグ３４は“１”
になる。
【００２６】（２）の期間は、電源電圧として、動作可
能電圧が供給されている期間である。ＲＡＭのメモリセ
ル２０に必要なデータを書き込み、低電圧検出フラグ３
４を“０”に設定する。
能電圧が供給されている期間である。ＲＡＭのメモリセ
ル２０に必要なデータを書き込み、低電圧検出フラグ３
４を“０”に設定する。
【００２７】（３）の期間においては、電源電圧が低下
し、ＰＯＣ検出電圧以下になると、リセットがかかる。
また、図２の（Ａ）点の電位は低電圧検出電圧よりも高
いため、低電圧検出フラグ３４は“０”のままである。
し、ＰＯＣ検出電圧以下になると、リセットがかかる。
また、図２の（Ａ）点の電位は低電圧検出電圧よりも高
いため、低電圧検出フラグ３４は“０”のままである。
【００２８】（４）の期間においては、電源電圧が上昇
し、再びＰＯＣ検出電圧以上になると、リセットが解除
される。リセット解除後、ソフトウエアにて低電圧検出
フラグ３４の値を確認した場合、即ち、低電圧フラグ３
４を格納するレジスタを読み込んだ場合、低電圧検出フ
ラグ３４が“０”となっているため、ＲＡＭのデータが
壊れていないと判断できる。従って、この場合ＲＡＭデ
ータはリセット前の状態に保持されていると判断でき、
ソフトウエアによるＲＡＭデータの初期化の必要性はな
いということになる。
し、再びＰＯＣ検出電圧以上になると、リセットが解除
される。リセット解除後、ソフトウエアにて低電圧検出
フラグ３４の値を確認した場合、即ち、低電圧フラグ３
４を格納するレジスタを読み込んだ場合、低電圧検出フ
ラグ３４が“０”となっているため、ＲＡＭのデータが
壊れていないと判断できる。従って、この場合ＲＡＭデ
ータはリセット前の状態に保持されていると判断でき、
ソフトウエアによるＲＡＭデータの初期化の必要性はな
いということになる。
【００２９】（５）の期間においては、電源電圧が低下
してＰＯＣ検出電圧以下になると、リセットがかかる。
（Ｂ）点の電位は低電圧検出電圧よりも低いため、低電
圧検出フラグ３４は“０”→“１”となる。リセット解
除後、ソフトウエアにて低電圧検出フラグ３４の値を確
認した場合、低電圧検出フラグ３４が“１”となってい
るため、ＲＡＭデータが壊れている可能性があると判断
できる。従って、この場合はソフトウエアによるＲＡＭ
データの初期化を行う必要性がある。
してＰＯＣ検出電圧以下になると、リセットがかかる。
（Ｂ）点の電位は低電圧検出電圧よりも低いため、低電
圧検出フラグ３４は“０”→“１”となる。リセット解
除後、ソフトウエアにて低電圧検出フラグ３４の値を確
認した場合、低電圧検出フラグ３４が“１”となってい
るため、ＲＡＭデータが壊れている可能性があると判断
できる。従って、この場合はソフトウエアによるＲＡＭ
データの初期化を行う必要性がある。
【００３０】（６）の期間においては、電源電圧が上昇
し、再びＶＰＯＣ以上になると、リセットが解除され
る。そのリセット解除後に、ソフトウエアにて低電圧検
出フラグ３４の値を確認すると、“１”になっているた
め、ＲＡＭのデータが破壊されている可能性があると判
断できる。従って、この場合、ソフトウエアによってＲ
ＡＭのデータの初期化を行う。
し、再びＶＰＯＣ以上になると、リセットが解除され
る。そのリセット解除後に、ソフトウエアにて低電圧検
出フラグ３４の値を確認すると、“１”になっているた
め、ＲＡＭのデータが破壊されている可能性があると判
断できる。従って、この場合、ソフトウエアによってＲ
ＡＭのデータの初期化を行う。
【００３１】そして、本実施形態においては、外部リセ
ット信号が入力され、又はＰＯＣ１によるリセット信号
が発生すると、ＡＮＤ回路１０から内部リセット信号が
出力され、ＲＡＭのメモリセル２０のワード線が全てデ
ィスエーブルとなる。そして、この内部リセット信号は
遅延ブロック１１を介して遅延した後、ＣＰＵ等のシス
テムをリセットする（システムリセット）。
ット信号が入力され、又はＰＯＣ１によるリセット信号
が発生すると、ＡＮＤ回路１０から内部リセット信号が
出力され、ＲＡＭのメモリセル２０のワード線が全てデ
ィスエーブルとなる。そして、この内部リセット信号は
遅延ブロック１１を介して遅延した後、ＣＰＵ等のシス
テムをリセットする（システムリセット）。
【００３２】図４に示すような従来のＲＡＭにおいて
は、非同期にＰＯＣによるリセットがかかったり、又は
外部端子によるリセットが発生した場合に、このリセッ
ト時に、ＲＡＭのあるメモリセルのデータにアクセス中
であったときは、メモリセルのワード線が半導体集積回
路のアドレスバス及びコントロール信号の組み合わせ回
路によって選択されているため、アドレスバスがリセッ
ト時に示す値への変化による過渡状態によって、アクセ
スしていないメモリセルのワード線がイネーブル状態に
なり、アクセスしていないメモリセルのトランジスタが
オン状態になってしまう虞がある。この場合、最悪デー
タが書きかえられてしまうことになる。
は、非同期にＰＯＣによるリセットがかかったり、又は
外部端子によるリセットが発生した場合に、このリセッ
ト時に、ＲＡＭのあるメモリセルのデータにアクセス中
であったときは、メモリセルのワード線が半導体集積回
路のアドレスバス及びコントロール信号の組み合わせ回
路によって選択されているため、アドレスバスがリセッ
ト時に示す値への変化による過渡状態によって、アクセ
スしていないメモリセルのワード線がイネーブル状態に
なり、アクセスしていないメモリセルのトランジスタが
オン状態になってしまう虞がある。この場合、最悪デー
タが書きかえられてしまうことになる。
【００３３】しかし、本実施の形態においては、内部リ
セット信号が全てのメモリセル２０のワード線をディス
エーブルにし、所定時間遅延した後、ＣＰＵ等をシステ
ムリセットするので、非同期リセットによるＲＡＭデー
タの破壊を防止することができる。
セット信号が全てのメモリセル２０のワード線をディス
エーブルにし、所定時間遅延した後、ＣＰＵ等をシステ
ムリセットするので、非同期リセットによるＲＡＭデー
タの破壊を防止することができる。
【００３４】そして、このリセットの間、低電圧検出回
路部２は電源電圧が低電圧検出電位以下まで低下したか
否かを監視しており、低下した場合は低電圧検出フラグ
３４として“１”がたっていて、制御装置において、こ
の低電圧検出フラグ３４を読むことにより、リセット中
にＲＡＭのデータが破壊された可能性があるか、又はな
いかを判断することができる。このようにして、低電圧
検出回路２とＲＡＭアクセス中のリセットによるＲＡＭ
データの破壊を防止するブロック３とによって、半導体
集積回路のユーザが、ＰＯＣ１によるリセット中、電源
電圧がＲＡＭ保持電圧以下になっていなかったかの判断
が可能になり、ＲＡＭ保持電圧以下に降下していない場
合、ＲＡＭのデータの保持を保証できる。即ち、一般に
ＲＡＭ保持電圧はＰＯＣ検出電圧より低い電圧であるの
で、ＰＯＣによるリセット中又は外部端子によるリセッ
ト中でも、電源電圧がＲＡＭ保持電圧より低下しなけれ
ば、ＲＡＭのデータは保持されたままということにな
り、これを保証することができる。
路部２は電源電圧が低電圧検出電位以下まで低下したか
否かを監視しており、低下した場合は低電圧検出フラグ
３４として“１”がたっていて、制御装置において、こ
の低電圧検出フラグ３４を読むことにより、リセット中
にＲＡＭのデータが破壊された可能性があるか、又はな
いかを判断することができる。このようにして、低電圧
検出回路２とＲＡＭアクセス中のリセットによるＲＡＭ
データの破壊を防止するブロック３とによって、半導体
集積回路のユーザが、ＰＯＣ１によるリセット中、電源
電圧がＲＡＭ保持電圧以下になっていなかったかの判断
が可能になり、ＲＡＭ保持電圧以下に降下していない場
合、ＲＡＭのデータの保持を保証できる。即ち、一般に
ＲＡＭ保持電圧はＰＯＣ検出電圧より低い電圧であるの
で、ＰＯＣによるリセット中又は外部端子によるリセッ
ト中でも、電源電圧がＲＡＭ保持電圧より低下しなけれ
ば、ＲＡＭのデータは保持されたままということにな
り、これを保証することができる。
【００３５】次に、図３を参照して、本発明の他の実施
形態について説明する。なお、図１に示す実施形態と同
一構成物には同一符号を付してその詳細な説明は省略す
る。本実施形態が図１に示す実施形態と異なる点は、低
電圧検出回路２ａとリセットによるＲＡＭデータ破壊防
止ブロック３ａとであり、本実施形態は、ＡＳＩＣのよ
うにＲＡＭがメモリマクロ４０として準備されている場
合のものである。
形態について説明する。なお、図１に示す実施形態と同
一構成物には同一符号を付してその詳細な説明は省略す
る。本実施形態が図１に示す実施形態と異なる点は、低
電圧検出回路２ａとリセットによるＲＡＭデータ破壊防
止ブロック３ａとであり、本実施形態は、ＡＳＩＣのよ
うにＲＡＭがメモリマクロ４０として準備されている場
合のものである。
【００３６】メモリマクロ４０には、アドレス信号とコ
ントロール信号とが入力され、ＲＡＭデータ破壊防止ブ
ロック３ａには、ＲＡＭアクセス時にアクティブ“１”
になるコントロール信号が入力される。このブロック３
ａにおいては、ＡＮＤ回路１０からの内部リセット信号
が入力されるＡＮＤ回路４１が設けられており、このＡ
ＮＤ回路４１の他方の入力には、前述のＲＡＭアクセス
時にアクティブになるコントロール信号が入力される。
そして、ＡＮＤ回路４１から、内部リセット信号が
“０”（リセットがかかっている場合）の場合には、前
記コントロール信号の状態に拘わらず、“０”が出力さ
れ、内部リセット信号が“１”（リセットがかかってい
ない場合）の場合には、前記コントロール信号が“０”
（非アクティブでメモリセルにアクセスしていない場
合）のときに“０”が出力され、前記コントロール信号
が“１”（アクティブでメモリセルにアクセスしている
場合）のときに“１”が出力される。そして、メモリマ
クロ４０においては、ＡＮＤ回路４１から、“０”（デ
ィスエーブル）が入力されている場合に、メモリセルに
アクセスせず、“１”（イネーブル）が入力されている
場合に、アクセスを可能とする。
ントロール信号とが入力され、ＲＡＭデータ破壊防止ブ
ロック３ａには、ＲＡＭアクセス時にアクティブ“１”
になるコントロール信号が入力される。このブロック３
ａにおいては、ＡＮＤ回路１０からの内部リセット信号
が入力されるＡＮＤ回路４１が設けられており、このＡ
ＮＤ回路４１の他方の入力には、前述のＲＡＭアクセス
時にアクティブになるコントロール信号が入力される。
そして、ＡＮＤ回路４１から、内部リセット信号が
“０”（リセットがかかっている場合）の場合には、前
記コントロール信号の状態に拘わらず、“０”が出力さ
れ、内部リセット信号が“１”（リセットがかかってい
ない場合）の場合には、前記コントロール信号が“０”
（非アクティブでメモリセルにアクセスしていない場
合）のときに“０”が出力され、前記コントロール信号
が“１”（アクティブでメモリセルにアクセスしている
場合）のときに“１”が出力される。そして、メモリマ
クロ４０においては、ＡＮＤ回路４１から、“０”（デ
ィスエーブル）が入力されている場合に、メモリセルに
アクセスせず、“１”（イネーブル）が入力されている
場合に、アクセスを可能とする。
【００３７】低電圧検出回路２ａにおいては、ＲＡＭの
メモリセルよりデータ保持特性が悪いメモリセル５１、
つまり、通常のＲＡＭセルより高い電圧でデータを保持
できなくなるＲＡＭセル５１が設けられている。即ち、
低電圧検出回路２ａに設けられたメモリセル５１は、し
きい値ＶＴが通常のＲＡＭセルより高いトランジスタ５
２，５３がトランスファゲートとして設けられ、これら
のトランジスタ５２，５３間にフリップフロップ５４が
接続されている。そして、この低電圧検出回路２ａの各
メモリセル５１にも、内部バス３０を介してＲＡＭセル
のデータを読み込むようになっている。
メモリセルよりデータ保持特性が悪いメモリセル５１、
つまり、通常のＲＡＭセルより高い電圧でデータを保持
できなくなるＲＡＭセル５１が設けられている。即ち、
低電圧検出回路２ａに設けられたメモリセル５１は、し
きい値ＶＴが通常のＲＡＭセルより高いトランジスタ５
２，５３がトランスファゲートとして設けられ、これら
のトランジスタ５２，５３間にフリップフロップ５４が
接続されている。そして、この低電圧検出回路２ａの各
メモリセル５１にも、内部バス３０を介してＲＡＭセル
のデータを読み込むようになっている。
【００３８】本実施形態においては、ＲＡＭアクセス時
にアクティブになるコントロール信号がブロック３ａに
入力されても、内部リセット信号が“０”（リセットが
かかっている状態）においては、メモリマクロ４０にア
クセスを可能とする信号が入力されない。内部リセット
信号が“１”（リセットがかかっていない状態）の場合
において、ＲＡＭアクセス時にアクティブになる信号が
ブロック３ａに入力されると、メモリマクロ４０にアク
セスが可能となる。よって、メモリマクロ４０にアクセ
スしている場合に、リセット信号が発生しても、メモリ
マクロ４０のデータの破壊を防止することができる。こ
のように、ＲＡＭがマクロとして準備されている場合に
おいても、ＲＡＭマクロ４０のデータアクセス時にアク
ティブになる信号を内部リセット信号と組み合わせるこ
とにより、ＲＡＭアクセス時のリセットによるデータ破
壊を防止することができる。
にアクティブになるコントロール信号がブロック３ａに
入力されても、内部リセット信号が“０”（リセットが
かかっている状態）においては、メモリマクロ４０にア
クセスを可能とする信号が入力されない。内部リセット
信号が“１”（リセットがかかっていない状態）の場合
において、ＲＡＭアクセス時にアクティブになる信号が
ブロック３ａに入力されると、メモリマクロ４０にアク
セスが可能となる。よって、メモリマクロ４０にアクセ
スしている場合に、リセット信号が発生しても、メモリ
マクロ４０のデータの破壊を防止することができる。こ
のように、ＲＡＭがマクロとして準備されている場合に
おいても、ＲＡＭマクロ４０のデータアクセス時にアク
ティブになる信号を内部リセット信号と組み合わせるこ
とにより、ＲＡＭアクセス時のリセットによるデータ破
壊を防止することができる。
【００３９】また、低電圧検出回路２ａにおいては、Ｒ
ＡＭのメモリセルより保持特性が悪い低電圧検出用メモ
リセル５１が設けられており、電源電位が低下していく
と、メモリマクロ４０のデータが破壊される前に、メモ
リセル５１がデータを保持できなくなる。従って、この
メモリセル５１のデータが保持されているか否かを確認
することにより、電源電位が低電圧検出電位以下に低下
したか否かを判断することができる。
ＡＭのメモリセルより保持特性が悪い低電圧検出用メモ
リセル５１が設けられており、電源電位が低下していく
と、メモリマクロ４０のデータが破壊される前に、メモ
リセル５１がデータを保持できなくなる。従って、この
メモリセル５１のデータが保持されているか否かを確認
することにより、電源電位が低電圧検出電位以下に低下
したか否かを判断することができる。
【００４０】本実施形態においても、リセット信号が入
力された場合のＲＡＭデータの破壊を防止することがで
きると共に、リセット信号が入力された場合において
も、電源電位が低電圧検出電位以下に低下しなかったと
きには、ＲＡＭデータの保持を保証することができると
共に、電源電位が低電圧検出電位以下に低下した場合に
のみメモリセルを初期化すればよい。
力された場合のＲＡＭデータの破壊を防止することがで
きると共に、リセット信号が入力された場合において
も、電源電位が低電圧検出電位以下に低下しなかったと
きには、ＲＡＭデータの保持を保証することができると
共に、電源電位が低電圧検出電位以下に低下した場合に
のみメモリセルを初期化すればよい。
【００４１】
【発明の効果】以上詳述したように本発明によれば、Ｒ
ＡＭにアクセス中に、ＰＯＣによるリセット又は外部端
子からのリセットが入っても、ＲＡＭのデータの破壊を
防止できると共に、そのリセット中、ＲＡＭ保持電圧よ
り電源電圧が低下していないか、又は低下した可能性が
あるかを低電圧検出回路により確認でき、低下していな
い場合は、ＲＡＭのデータは保持されていると判断でき
る。従って、本発明によれば、リセット解除後、先ず、
電源電圧が低電圧検出電位以下に低下したか否かを確認
し、低電圧検出電位以下に低下しなかった場合には、Ｒ
ＡＭデータの保持を保証でき、電圧検出電位以下に低下
した場合にのみＲＡＭのデータ初期化を行うようにする
ことができる。
ＡＭにアクセス中に、ＰＯＣによるリセット又は外部端
子からのリセットが入っても、ＲＡＭのデータの破壊を
防止できると共に、そのリセット中、ＲＡＭ保持電圧よ
り電源電圧が低下していないか、又は低下した可能性が
あるかを低電圧検出回路により確認でき、低下していな
い場合は、ＲＡＭのデータは保持されていると判断でき
る。従って、本発明によれば、リセット解除後、先ず、
電源電圧が低電圧検出電位以下に低下したか否かを確認
し、低電圧検出電位以下に低下しなかった場合には、Ｒ
ＡＭデータの保持を保証でき、電圧検出電位以下に低下
した場合にのみＲＡＭのデータ初期化を行うようにする
ことができる。
【図１】本発明の第１実施形態に係る半導体集積回路を
示す回路図である。
示す回路図である。
【図２】本実施形態における電源電圧とＰＯＣ検出電圧
及び低電圧検出フラグとの関係を示す図である。
及び低電圧検出フラグとの関係を示す図である。
【図３】本発明の第２実施形態に係る半導体集積回路を
示す回路図である。
示す回路図である。
【図４】従来の半導体集積回路を示す回路図である。
１：ＰＯＣ
２、２ａ：低電圧検出回路
３、３ａ：ＲＡＭデータ破壊防止ブロック
３４：低電圧検出フラグ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J055 AX47 AX58 BX42 CX27 EX07
EY21 EZ10 EZ25 EZ29 EZ50
FX05 FX32 FX38 GX01
5M024 AA40 BB08 BB27 BB30 BB32
BB40 CC22 CC50 DD80 GG01
GG12 GG13 GG20 PP01 PP02
PP03 PP07 QQ01
Claims (6)
- 【請求項１】 ＲＡＭ及びパワーオンクリア回路が内蔵
された半導体集積回路において、リセット信号がアクテ
ィブの場合に前記ＲＡＭのワード線を非選択にする第１
回路部と、前記リセット信号がアクティブになった後所
定の遅延をもってシステムリセット信号を出力する第２
回路部と、電源電位が所定の低電圧検出電位以下に低下
したか否かを判定する第３回路部と、を有し、前記リセ
ット信号がアクティブになった場合に、前記ＲＡＭの全
てのワード線を非選択にした後、システムリセットする
ことを特徴とする半導体集積回路。 - 【請求項２】 前記第３回路部は、電源電位と低電圧検
出電位とを比較し前記電源電位が前記低電圧検出電位以
下に低下したときに低電圧検出フラグを出力するコンパ
レータを有することを特徴とする請求項１に記載の半導
体集積回路。 - 【請求項３】 前記第３回路部は、前記ＲＡＭのトラン
スファゲートを構成するトランジスタより高い電位でオ
ン状態となるトランジスタをトランスファゲートとする
ＲＡＭであり、この第３回路部のＲＡＭがデータを保持
できなくなった場合に、電源電位が所定の低電圧電位以
下に低下したことを判定することを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項４】 前記第１回路部は、外部リセット端子か
らの外部リセット信号と、前記パワーオンクリア回路か
らのリセット信号が入力され、いずれかのリセット信号
がアクティブの場合にアクティブとなる内部リセット信
号を出力する第４回路部と、前記ＲＡＭのアドレス信号
と前記内部リセット信号とが入力され、前記内部リセッ
ト信号がアクティブの場合に、アドレス信号に拘わら
ず、ワード線の非選択信号を出力し、前記リセット信号
が非アクティブの場合にアドレス信号に応じてワード線
の選択及び非選択の信号を出力する第５回路部とを有す
ることを特徴とする請求項１乃至３のいずれか１項に記
載の半導体集積回路。 - 【請求項５】 前記第４回路部は、前記パワーオンリセ
ット回路からのリセット信号と前記外部リセット信号と
が入力され、アクティブ状態が“０”の内部リセット信
号を出力するＡＮＤ回路であり、前記第５回路部は、前
記内部リセット信号とアクティブのときに“１”となる
アドレス信号とが入力され、前記内部リセット信号が非
アクティブであって前記アドレス信号がアクティブの場
合にのみ前記ＲＡＭのワード線に選択信号を出力するＮ
ＡＮＤ回路であることを特徴とする請求項４に記載の半
導体集積回路。 - 【請求項６】 前記第４回路部は、前記パワーオンリセ
ット回路からのリセット信号と前記外部リセット信号と
が入力され、アクティブ状態が“０”の内部リセット信
号を出力するＡＮＤ回路であり、前記第５回路部は、前
記内部リセット信号とＲＡＭアクセス時にアクティブ
“１”となるコントロール信号とが入力され、前記内部
リセット信号が非アクティブであって前記コントロール
信号がアクティブの場合にのみ前記ＲＡＭのワード線に
選択信号を出力するＡＮＤ回路であることを特徴とする
請求項４に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207025A JP4822620B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体集積回路 |
| US10/189,261 US6674681B2 (en) | 2001-07-06 | 2002-07-03 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207025A JP4822620B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003022670A true JP2003022670A (ja) | 2003-01-24 |
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Family
ID=19043070
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6674681B2 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006252654A (ja) * | 2005-03-10 | 2006-09-21 | Fujitsu Ltd | 半導体メモリおよびシステム装置 |
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