JPH0822422A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 外付け回路を設けることなくデータの誤書き
込みを防止すると共に、不揮発性メモリへの書き込みが
正常に終了したか否かを確認する。 【構成】 不揮発性メモリ８への書き込み時に、電源電
圧監視回路４が電源電圧の異常を検出すると、電圧不確
定信号を出力する。該信号によってメモリ制御回路３
は、メモリアクセス回路５からのメモリ制御信号を抑止
し、書き込み失敗フラグ９をセットする。書き込み終了
後、リクエスト元は書き込み失敗フラグ９を読み出し、
不揮発性メモリへのデータ書き込みが正常に行われたか
否かを確認する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＥＰＲＯＭ、フラッ
シュ型ＥＥＰＲＯＭなどのプログラム書き込み可能な不
揮発性メモリを有するメモリ装置において、書き込み時
に電源電圧を監視することにより、誤書き込みを防止し
たメモリ装置に関する。

【０００２】

【従来の技術】従来の不揮発性メモリのデータ保護回路
としては、例えば特開平３−２６３１４９号公報に記載
されたものがある。このデータ保護回路は、外付けの電
源電圧監視回路とリレー素子およびスリステートバッフ
ァを用いて構成され、電源電圧が一定電圧以下のとき、
電源電圧監視回路はリレー素子の接続端子を切り替え
て、不揮発性メモリのライトインヒビット端子を接地
し、これにより不揮発性メモリへのデータ書き込みを禁
止し、データの保護を行うものである。

【０００３】

【発明が解決しようとする課題】しかし、上記した従来
技術では、不揮発性メモリへの書き込み要求発生時に、
電源電圧が不確定になった場合、電源電圧監視回路によ
って不揮発性メモリへの書き込み制御信号が途中で切断
され、不揮発性メモリのデータが破壊される。さらに、
ノイズなどによってリレーが誤動作して、必ずしも確実
にメモリ保護ができず、また書き込みが失敗したことを
プログラムが認識できず、この結果、最悪の場合にシス
テムが暴走してしまうという欠点がある。さらにアクセ
ス元と不揮発性メモリの間にスリステートバッファが介
入していることからメモリのアクセスサイクルが長くな
るという欠点があった。

【０００４】また、従来、不揮発性メモリへの書き込み
要求を処理するために、アクセス元には不揮発性メモリ
の制御信号が個別に設けられるとともに、不揮発性メモ
リの周辺にはデータ保護回路が設けられ、データの誤書
き込み防止をアクセス元で行なう必要があった。このた
めに、ＲＡＭと不揮発性メモリが混在するプロセッサシ
ステムにおいては、その処理が複雑になるという問題が
あった。

【０００５】本発明の目的は、外付け回路を設けること
なくデータの誤書き込みを防止すると共に、不揮発性メ
モリへの書き込みが正常に終了したか否かを確認できる
メモリ装置を提供することにある。

【０００６】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、不揮発性メモリと、該不揮発性メモリ
に対する書き込み、読み出しを制御する手段と、電源電
圧を監視する手段とを備えたメモリ装置において、該不
揮発性メモリへの書き込み時に、該監視手段が電源電圧
の低下を検出したとき書き込みを禁止する手段と、該書
き込みの禁止に応じて書き込みが失敗したことを記憶す
る手段と、前記不揮発性メモリへの書き込み終了後に、
該記憶手段の内容を読み出す手段とを備え、前記不揮発
性メモリおよび前記各手段を１チップ上に構成したこと
を特徴としている。

【０００７】

【作用】不揮発性メモリへの書き込み時に、電源電圧監
視回路が電源電圧の異常を検出すると、電圧不確定信号
を出力し、該信号によってメモリ制御回路は、不揮発性
メモリへのメモリ制御信号を抑止し、書き込み失敗フラ
グをセットする。書き込み終了後、リクエスト元は書き
込み失敗フラグを読み出し、不揮発性メモリへのデータ
書き込みが正常に行われたか否かを確認する。また、本
発明のメモリ装置は、不揮発性メモリの書き込み処理と
電源電圧監視回路などが１チップに内蔵され、ＲＡＭと
ピンコンパチブルであるので、アクセス元からの書き込
み処理時に、ＲＡＭと同一のメモリ制御手段、アクセス
サイクルで書替えおよび読み出しが可能となる。

【０００８】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は、本発明の一実施例のブロック構
成図である。図において、データ保護回路付き不揮発性
素子１は、クリスタルを内蔵しメモリタイミングを作成
するタイミング発生回路２、メモリ制御信号によってメ
モリアクセスの制御を行うメモリ制御回路３、システム
の電源電圧を監視する電源電圧監視回路４、不揮発性メ
モリの書き込みおよび読み出しを行うメモリアクセス回
路５、メモリ書き込みデータを保持するデータレジスタ
６、メモリ書き込み、読み出しアドレスを保持するアド
レスレジスタ７、ＥＥＰＲＯＭ、フラッシュ型ＥＥＰＲ
ＯＭなどの不揮発性メモリ８、電源異常によって書き込
みが失敗したことを示す不揮発性の書き込み失敗フラグ
９、書き込み失敗フラグ９を読み出すライン１２、メモ
リ制御回路３によって制御され、書き込み失敗フラグ９
の読み出し線１２とデータ線２４の何れかを選択するセ
レクタ１３によって構成されていて、これらはゲートア
レイなどによって１チップで実現される。また、１０は
システム電源、１１は監視電圧の設定用の外付け抵抗で
ある。

【０００９】メモリ書き込み要求が発生した時、図示し
ない処理装置、入出力装置からのメモリ制御信号である
ＣＳ（チップセレクト）２１、ＷＥ（ライトイネーブ
ル）２２がメモリ制御回路３に入力される。電源電圧監
視回路４はシステム電源１０を常に監視している。電源
電圧監視回路３の監視電圧は、外付けの抵抗１１によっ
てシステムに合った監視電圧に設定することができる。

【００１０】電源電圧監視回路４から電圧不確定の信号
が出力されていないとき、メモリ制御回路３は、メモリ
制御信号ＣＳ２１、ＷＥ２２をトリガとして、リクエス
ト元からのメモリ書き込みデータ２４およびメモリ書き
込みアドレス２５をそれぞれデータレジスタ６およびア
ドレスレジスタ７に保持し、メモリアクセス回路５に対
してメモリアクセスの起動を行う。

【００１１】メモリアクセス回路５は、タイミング発生
回路２で発生する一定タイミングにより不揮発性メモリ
８の書き込み制御を行なう。つまり、メモリアクセス回
路５は、アドレスレジスタ７に保持された不揮発性メモ
リ８上のメモリアドレスに対して、データレジスタ６に
保持されたデータの書き込み動作を行なう。

【００１２】アクセス元からのメモリアクセス中に、電
源電圧監視回路４が電圧不確定の信号を出力したとき、
メモリ制御回路３は該電圧不確定の信号を受信して、メ
モリアクセス回路５へのメモリアクセス起動を抑止（禁
止）する。これにより、不揮発性メモリ８へのデータの
誤書き込みが防止される。また、メモリ制御回路３がメ
モリアクセス回路５に起動を行なった後に、直ぐに電源
電圧監視回路４から電圧不確定の信号を受信した場合に
は、実行中のメモリアクセスを正常に終了させ、その後
のメモリアクセスを受け付けない。

【００１３】不揮発性メモリ８の読み出しは、図示しな
い処理装置などからのＣＳ２１、ＯＥ（アウトイネーブ
ル）２３をメモリ制御回路３で受信する。メモリ制御回
路３は、ＣＳ２１、ＯＥ２３をトリガとして、リクエス
ト元からのメモリ読み出しアドレスをアドレスレジスタ
７に保持する。そして、メモリ制御回路３は、リクエス
ト元からのＣＳ２１、ＯＥ２３でメモリアクセス回路５
を起動し、メモリアクセス回路５が不揮発性メモリ８に
アクセスする。アドレスレジスタ７で保持された不揮発
性メモリ８のデータが読み出され、データ２４として出
力される。

【００１４】このように、本実施例のデータ保護回路付
の不揮発性素子は、ＲＡＭとピンコンパチブルの１チッ
プで構成されているので、従来のように、アクセス元に
不揮発性メモリ用の制御信号を個別に設ける必要がなく
なり、また不揮発性メモリの周辺に外付けのデータ保護
回路を設ける必要がない。さらに、本実施例のデータ保
護回路付の不揮発性素子は、ＲＡＭと同一のメモリ制御
手段、アクセスサイクルで書き込み、読み出しを行なう
ことができる。

【００１５】図１に戻り、本発明では、電源投入または
電源切断などによって、不揮発性メモリ８へのアクセス
が可能な電圧３Ｖに達するまでは、電源電圧監視回路４
は、メモリ制御回路３に対してアクセス不可信号を出力
し、不揮発性メモリ８へのアクセスを一切禁止する。

【００１６】不揮発性メモリ８へのアクセスが可能な電
圧３Ｖから監視電圧（例えば４Ｖ）になるまでの間で
は、電源電圧監視回路４は、電源不確定信号をメモリ制
御回路３に出力する。このときメモリアクセス要求が発
生した場合には、メモリ制御回路３は、メモリアクセス
回路５を起動しない。

【００１７】また、アクセス元からのメモリアクセス要
求時に、電源電圧監視回路４が電圧不確定を出力し、該
電圧不確定をメモリ制御回路３が受信したとき、メモリ
制御回路３はメモリアクセス回路５の起動を抑止し、メ
モリアクセス中に電圧不確定が発生したことを検出し
て、書き込み失敗フラグ９に“１”を設定する。

【００１８】リクエスト元は、不揮発性メモリ８への書
き込み処理の後に（あるいはシステムの立ち上げ時
に）、データ書き込みが正常に行われたか否かをチェッ
クするためにメモリリードを行う。このメモリリード
は、所定のアドレス（例えば、不揮発性メモリの最大ア
ドレス）をアドレスレジスタ７に設定することによって
行なう。メモリ制御回路３は、アドレスレジスタ７に保
持されたアドレスが所定アドレスであると判定したと
き、書き込み失敗フラグ９を読み込む。

【００１９】メモリ制御回路３は、セレクタ１３をライ
ン１２に切り替えて、書き込み失敗フラグ９を、ライン
１２、セレクタ１３を介してデータ線２４に出力する。
書き込み失敗フラグ９に“１”がセットされていたとき
には、リクエスト元には書き込み失敗フラグ９の値が
“１”であることが通知され、リクエスト元は不揮発性
メモリ８へのデータ書き込みが失敗したことを認識する
ことができる。従って、リクエスト元によって不揮発性
メモリ８へのデータの再書き込みが行われるので、シス
テム暴走が防止された信頼性の高いメモリ装置を実現す
ることができる。なお、書き込み失敗フラグの値“１”
は、リクエスト元から、前記した所定アドレスにメモリ
データ“０”を書き込むことによって“０”に設定され
る。

【００２０】図２は、電源電圧監視回路の監視電圧によ
って制御されるメモリ制御回路とメモリアクセス回路の
詳細構成を示す。メモリ制御回路３は、ＣＳ２１、ＷＥ
２２、ＯＥ２３の否定入力と電源電圧監視回路４の監視
電圧３１の信号とのアンドをとるＡＮＤ回路５１と、Ａ
ＮＤ回路５１の出力によってセットされるフリップフロ
ップ５２と、フリップフロップ５２の出力と電源電圧監
視回路４の監視電圧３２の否定信号とのアンドをとるＡ
ＮＤ回路５３と、ＡＮＤ回路５３の出力によってセット
されるフリップフロップ５４と、フリップフロップ５２
の出力と電源電圧監視回路４の監視電圧３２の信号との
アンドをとるＡＮＤ回路５６と、タイミングを制御する
ステージ制御回路５５から構成されている。ステージ制
御回路５５のＣＳ２１Ａ、ＷＥ２２Ａ、ＯＥ２３Ａは書
き込み失敗フラグ９に入力されている。

【００２１】メモリアクセス回路５は、メモリ制御回路
内のＡＮＤ回路５６の出力によってセットされるフリッ
プフロップ６１と、ステージ制御回路６２から構成され
ている。ステージ制御回路６２のＣＳ４１、ＷＥ４２、
ＯＥ４３はＥＥＰＲＯＭ８に入力されている。なお、電
源電圧監視回路４の監視電圧は、例えば４．５Ｖ以上、
３．５Ｖ以下、それらの間の電圧であるものとする。

【００２２】図３は、電源電圧監視時におけるメモリ制
御信号の変化を示す。以下、図２、３を参照して動作を
説明すると、電源電圧が正常であるとき、つまり電源電
圧が４．５Ｖ以上のときは、３．５Ｖ監視電圧の信号３
１と４．５Ｖ監視電圧の信号３２は共にハイレベルの信
号を出力する。書き込み時には、ＣＳ２１、ＷＥ２２は
ローレベルになるので、ＡＮＤ回路５１のアンド条件が
成立してフリップフロップ５２がセットされ、その出力
がそれぞれＡＮＤ回路５３と、ＡＮＤ回路５６の一方に
入力される。４．５Ｖ監視電圧の信号３２はハイレベル
の信号であるので、ＡＮＤ回路５６のみがオンし、この
出力でメモリアクセス回路５内のフリップフロップ６１
がセットされる。

【００２３】この結果、書き込み時には、メモリアクセ
ス回路５からメモリ制御信号ＣＳ４１、ＷＥ４２が出力
され、ＥＥＰＲＯＭ８へのアクセスが行われる。他方、
ＡＮＤ回路５３はオフするので、書き込み失敗フラグ９
へのメモリ制御信号ＣＳ２１Ａ、ＷＥ２２Ａは抑止され
る。

【００２４】電源電圧が不確定のとき、つまり３．５Ｖ
＜電源電圧＜４．５Ｖのときは、３．５Ｖ監視電圧の信
号３１はハイレベルの信号であるが、４．５Ｖ監視電圧
の信号３２はローレベルの信号となる。この不確定状態
は、例えば５０ｍｓ続いたときに検出される。

【００２５】４．５Ｖ監視電圧の信号３２がローレベル
になるので、ＡＮＤ回路５６がオフし、従ってメモリア
クセス回路５からの制御信号４１、４２、４３が抑止さ
れる。一方、ＡＮＤ回路５３がオンし、フリップフロッ
プ５４がセットされ、ステージ制御回路５５のＣＳ２１
Ａ、ＷＥ２２Ａ、ＯＥ２３Ａが書き込み失敗フラグ９に
入力され、前述したようにフラグ９に“１”がセットさ
れる。

【００２６】電源電圧が３．５Ｖ以下の不確定状態にな
ると、３．５Ｖ監視電圧の信号３１がローレベルになる
ので、ＡＮＤ回路５１がオフし、メモリ制御信号２１〜
２３、４１〜４３が共に抑止される。

【００２７】なお、本発明は上記した実施例に限定され
るものではなく、バッテリバックアップされたメモリの
データ保護にも適用することができる。

【００２８】

【発明の効果】以上、説明したように、本発明によれ
ば、不揮発性メモリへの書き込み時に、電源電圧の監視
手段が電源電圧の低下を検出したとき書き込みを禁止す
る手段と、該書き込みの禁止に応じて書き込みが失敗し
たことを記憶する手段と、不揮発性メモリへの書き込み
終了後に、該記憶手段の内容を読み出す手段とを設け、
不揮発性メモリおよび各手段を１チップ上に構成してい
るので、従来のように、アクセス元は不揮発性メモリ用
の制御信号を個別に設ける必要がなくなり、また不揮発
性メモリ周辺に外付けのデータ誤書き込み防止回路を設
ける必要がないことから、ＲＡＭとピンコンパチブルと
なる。従って、ＲＡＭと不揮発性メモリが混在するプロ
セッサシステムにおいて、ＲＡＭと同一の制御信号で不
揮発性メモリを制御することができる。さらに、本発明
の１チップ素子は、量産型のゲートアレイで製造できる
ので低コストとなる。また、不揮発性メモリへのデータ
書き込みが正常に行なわれたか否かを確認することがで
きるので、システムの高信頼性が確保され、さらに外付
けの抵抗値を調整することによって、不揮発性メモリの
書き込み監視電圧を設定、制御することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック構成図である。

【図２】電源電圧監視回路の監視電圧によって制御され
るメモリ制御回路とメモリアクセス回路の詳細構成を示
す。

【図３】電源電圧監視時におけるメモリ制御信号の変化
を示す。

【符号の説明】

１ データ保護回路付き不揮発性素子 ２ タイミング発生回路 ３ メモリ制御回路 ４ 電源電圧監視回路 ５ メモリアクセス回路 ６ データレジスタ ７ アドレスレジスタ ８ 不揮発性メモリ ９ 書き込み失敗フラグ １０ システム電源 １１ 外付け抵抗 １２ 書き込み失敗フラグ読み出し線 １３ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 戸矢崎 茂 神奈川県秦野市堀山下１番地 株式会社日 立コンピュータエレクトロニクス内 (72)発明者 寺尾 太作 神奈川県海老名市下今泉810番地 日立製 作所 オフィスシステム事業部内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリと、該不揮発性メモリに
   対する書き込み、読み出しを制御する手段と、電源電圧
   を監視する手段とを備えたメモリ装置において、該不揮
   発性メモリへの書き込み時に、該監視手段が電源電圧の
   低下を検出したとき書き込みを禁止する手段と、該書き
   込みの禁止に応じて書き込みが失敗したことを記憶する
   手段と、前記不揮発性メモリへの書き込み終了後に、該
   記憶手段の内容を読み出す手段とを備え、前記不揮発性
   メモリおよび前記各手段を１チップ上に構成したことを
   特徴とするメモリ装置。