JP2008102908A - メモリ信頼性を向上させるシステム及び方法 - Google Patents

Abstract

【課題】メモリ信頼性を向上させるシステムを提供する。
【解決手段】メモリ・セルが動作する電圧とメモリ・セルをアクセスする論理回路素子が動作する電圧との間の相対的な変動から生じる不安定性と書込み性問題を減少させるシステムは、電圧が許容可能な動作範囲内にないときにメモリ・アクセスを禁止する。第１の電圧で電力を受ける論理回路素子を有するパイプライン方式のプロセッサ及び第２の電圧で電力を受けるＳＲＡＭセルのセットを備える。クリティカル状態検出器は、第１の電圧と第２の電圧をモニタするように、かつこれらの電圧の比が許容可能な範囲内であるかどうかを決定するように設定される。電圧が許容可能な範囲内にないときに例外が発生され、例外ハンドラは、ＳＲＡＭセルへのアクセスを禁止するためにプロセッサ・パイプラインをストールする。電圧が許容可能な範囲に戻ると、パイプラインをレジュームし、例外の取り扱いを終了する。
【選択図】図３

Description

本発明は、一般にメモリ・システムに係り、特に論理回路素子及びメモリ・セルに供給される電圧の相対的な変動から発生する不安定性と書込み性問題を低減するシステム及び方法に関する。

電子デバイス及び演算デバイスの向上に対する要求は、もっと小さくもっと早くそしてますます効率的なデバイスの開発を駆り立てている。これらのデバイスのトランジスタがスケールダウンされるにつれ、それらは、電力消費を減少させることを可能にするためにより低い動作電圧に適応する。これは演算デバイスにおける論理回路の多くに対して問題を一般に与えないが、論理回路とともに使用されるＳＲＡＭセルの安定性と書込み性の問題を生じることがある。

これらのＳＲＡ安定性と書込み性問題を一般に対処する１つの方法は、デバイスの論理回路素子の動作電圧（Ｖｄｄ）よりもわずかに高いＳＲＡＭセルの動作電圧（Ｖｃｅｌｌ）を使用することである。しかしながら、Ｖｃｅｌｌは、注意深く選択される必要がある。ＶｃｅｌｌがＶｄｄに比較して高すぎる場合、ＳＲＡＭセルは、強すぎ、そしてライト・ドライバは、新しいデータをセルへと書き込むことが困難であることがある。これに対して、ＶｃｅｌｌがＶｄｄに比較して低すぎる場合、ＳＲＡＭセルは、弱すぎることがあり、そしてセル中に記憶されたデータは、セルが読み出されるときに破壊されることがある。したがって、上記の安定性と書込み性が避けられるようにするＶｄｄに対するＶｃｅｌｌの最適な範囲がある。

ＶｃｅｌｌとＶｄｄとの比の最適範囲を決定することは比較的分かり易い事項であり得るが、デバイス（例えば、多かれ少なかれ電力を使用する構成要素）の動作のためにこれらの電圧の変動があり得る。２つの動作電圧のそれぞれが変化すると、それらの間の比が変化し、可能性として書込み動作の不良又は読出し動作の間にデータの破壊という結果になる。

したがって、論理回路素子とＳＲＡＭセルに対して異なる電圧を使用するシステムにおいて読出し動作又は書込み動作の間のデータ破壊を防止するためのシステム及び方法を提供することが望まれるはずである。

上記に概要を示された１つ又は複数の問題は、本発明の様々な実施形態によって解決することができる。おおまかに言って、本発明は、不安定性と書込み性問題を低減させるためのシステム及び方法を含み、その問題は、メモリ・セルが動作する電圧とそのメモリ・セルをアクセスする論理回路素子が動作する電圧との間の相対的な変動から生じ、これらの電圧が許容可能な動作範囲内にないときにメモリ・アクセスを禁止することによって上記の問題を低減させる。

１つの実施形態は、第１の電圧で電力を受ける論理回路素子のセット及び第２の電圧で電力を受けるメモリ・セルのセットを有するシステムを備える。本システムは、第１の電圧と第２の電圧をモニタするために、そしてこれらの電圧が許容可能な範囲内であるかどうかを決定するために構成されているクリティカル状態検出器を含む。電圧が許容可能な範囲内にないとき、システムはメモリ・セルへのアクセスを禁止する。

論理回路素子は、例えば、パイプライン方式のプロセッサから構成されることができ、そしてメモリ・セルへのアクセスは、このパイプラインをストールする（stall）ことによって禁止されることができる。論理回路及びメモリ・セルに供給される電圧は、クリティカル状態検出器によってモニタされること可能であり、そのクリティカル状態検出器はプロセッサ及びメモリと同じダイに搭載される、又はそのダイとは別に与えられることが可能である。クリティカル状態検出器がダイ上にある場合、電圧が許容可能な範囲にないことを検出すると例外を発生することが可能である。許可されたソフトウェア例外ハンドラは、その後、その例外に応じてパイプラインをストールすることが可能である。クリティカル状態検出器がダイとは別に与えられる場合、中断が発生されることがあり、そしてパイプラインは中断ハンドラによってストールされる。クリティカル状態検出器は、それらの電圧間の比又は差を決定することによって、そして次にこの比又は差が許容可能な範囲内であるかどうかを決定することによって、それらの電圧が許容可能な範囲にあるかどうかを決定できる。電圧は、ダイの外でモニタされることができ、そこでは、ダイ上の電圧よりもさらに安定である、又はさらにゆっくりと変化する。

別の１つの実施形態は、第１の電圧で論理回路素子のセットに、そして第２の電圧でメモリ・セルのセットに電力を供給すること、第１の電圧と第２の電圧とが許容可能な範囲内であるかどうかを決定すること、そして第１の電圧と第２の電圧とが許容可能な範囲内であるか否かに応じてメモリ・セルへのアクセスをイネーブルする又は禁止することを具備する。電圧が許容可能な範囲内である場合、メモリ・アクセスはイネーブルされる。電圧が許容可能な範囲内でない場合、メモリ・アクセスは禁止される。本方法は、パイプラインをストールすることによって禁止されるメモリ・アクセスを用いるパイプライン方式のプロセッサで実行されることができる。例外又は中断は、例外ハンドラ又は中断ハンドラがパイプラインをストールするようにさせるために発生されることができる。電圧は、プロセッサ・ダイ上のデバイス又はその外部のデバイスによりモニタされることができる。電圧は、好ましくはダイの外の電圧であり、それはダイ上の電圧よりもさらにゆっくりと変化する。ダイ上の電圧は、ダイの外の電圧から推定されることができ、そして範囲内であることの決定は、推定に基づいてなされる。

多数のさらなる実施形態は、同様に可能である。

本発明の他の目的及び利点は、次の詳細な説明を読むとそして添付した図面を参照すると明確になる。

本発明は様々な変形及び代わりの形式を想定するが、それらの具体的な実施形態は、図面及びそれに伴う詳細な説明に一例として示される。図面及び詳細な説明は、説明される特定の実施形態に限定することを意図していないことが理解されるはずである。本明細書は、その代わりに添付された特許請求の範囲により規定されるような本発明のスコープの範囲内になる全ての変形、等価なものそして代替物を包含するように意図されている。

本発明の１又は複数の実施形態が、以下に説明される。以下に説明されるこれらの実施形態及びいずれかの別の実施形態は、具体例であり、そして本発明を限定するのではなく例示的であるように意図されていることに注意すべきである。

おおまかに言って、本発明は、論理回路素子とＳＲＡＭセルに対して異なる電圧を使用するシステムにおいて、２つの電圧をモニタすることによって、そして２つの電圧の比が許容可能な範囲内でないときにメモリ読出し動作及び書込み動作を禁止することによってデータ破壊を防止するためのシステム及び方法を含む。

１つの具体例の実施形態では、デバイスは、プロセッサ及びメモリ・システムを含む演算システムを備える。プロセッサ、及びおそらくメモリ・システムは、第１の動作電圧、Ｖｄｄ、を使用して動作する論理回路素子を含む。メモリ・システム、それはプロセッサと集積されることができる、は、第２の動作電圧、Ｖｃｅｌｌ、を使用して動作し続けるＳＲＡＭメモリ・セルを備える。

クリティカル状態検出器は、演算デバイス中に搭載され、ＶｄｄとＶｃｅｌｌのそれぞれのレベルをモニタし、そしてＶｄｄに対するＶｃｅｌｌの比が許容可能な範囲内であるかを決定するためにこれらのレベルを比較する。Ｖｄｄに対するＶｃｅｌｌの比が許容可能な範囲内である場合、演算デバイスの動作は、正常に進行する。しかしながら、Ｖｄｄに対するＶｃｅｌｌの比が許容可能な範囲外になる場合、演算デバイスは、ＳＲＡＭセルへのアクセス（例えば、読出し動作又は書込み動作）を禁止する。本実施形態では、メモリ・アクセスを含むいかなる命令もプロセッサにより実行されないようにプロセッサをストールすることによって、ＳＲＡＭセルへのアクセスが禁止される。Ｖｄｄに対するＶｃｅｌｌの比が許容可能な範囲に戻ると、パイプライン内部の命令の処理は、レジュームされ、メモリ・アクセスが続けられることを可能にする。

クリティカル状態検出器は、プロセッサと同じチップ上に搭載されることができる、又はチップの外に与えられることができる。クリティカル状態検出器がチップ上に搭載される場合、許容可能な範囲外であるＶｃｅｌｌ／Ｖｄｄ比の検出は、許可された例外取り扱いソフトウェアによって処理される例外の発生を引き起こす。クリティカル状態検出器がチップ外に与えられる場合、範囲外のＶｃｅｌｌ／Ｖｄｄ比の検出は、ソフトウェア中断ハンドラがパイプラインをストールすることができるように、中断を発生させそしてプロセッサに伝達させるようにする。Ｖｃｅｌｌ／Ｖｄｄ比が許容可能な範囲に戻ると、例外ハンドラ又は中断ハンドラは、それぞれ例外又は中断の処理を終わらせ、そしてプロセッサは、命令の正常な処理をレジュームする。

本発明を詳細に説明する前に、解決されようとしているＳＲＡＭの安定性と書込み性問題の原因を見直すことは役立つであろう。ここで図１を参照して、ＳＲＡＭセルと対応するライト・ドライバの配線を説明する図が示される。ＳＲＡＭセル１１０は、データ・ビットを第１のノード１１１において記憶し、そしてこのビットの逆を第２のノード１１２において記憶するように設定されている。ノード１１１は、トランジスタ１３１によりビット線１２１に交互に接続されたり又は接続されなかったりする。同様に、ノード１１２は、トランジスタ１３２によりビット線１２２に交互に接続されたり又は接続されなかったりする。トランジスタ１３１と１３２は、ワード線１４０上の信号によってオン又はオフに切り替えられる。ライト・ドライバ１５０は、ビット線１２１と１２２に接続され、そして書込み動作のあいだビット線が適切な電圧に駆動されるように設定される。センス・アンプ１６０は、同様に、ビット線１２１と１２２に接続され、そしてそれぞれのビット線上の電圧の差を検知し、そして読出し動作のあいだ対応するビット値を出力するように設定される。

読出し動作のあいだ、ビット線１２１と１２２は、特定の電圧、それはこのケースではＶｄｄである、に最初にプリチャージされる。ワード線１４０の信号は、次にアサートされ、トランジスタ１３１と１３２をオンに切り替える。ＳＲＡＭセル１１０が１又は０を記憶しているかどうかに応じて、ノード１１１と１１２のうちの１つは、ハイ（Ｖｃｅｌｌ）であり、そして他は、ロー（０）である。どちらのノードがハイであっても、ビット線１２１と１２２のうちの対応する１つの電圧に実質的に影響を与えない。しかしながら、ローである１つのノードは、対応する１つのビット線の電圧を引き下げ、別のビット線の電圧よりもわずかに低くさせる。センス・アンプ１６０は、この差を検出し、そしてビット線のうちのどちらが低い電圧であるかに応じて、１又は０のいずれかを出力するように設定される。

ＶｃｅｌｌがＶｄｄに対して低すぎる場合、ＳＲＡＭセル１１０は、ビット線のうちの１つを引き下げるために十分には強くなく、それはＳＲＡＭセル中のデータが適切に読み出されることを中断させることがある。さらに、ＶｃｅｌｌがＶｄｄに対して低すぎる場合、ビット線の電圧は、ノードの電圧を反転させるために十分な程度にノード１１１と１１２のうちの低いものの電圧を引き上げることがある。ＳＲＡＭセル１１０中のデータは、それによって破壊されるはずである。したがって、ＶｃｅｌｌがＶｄｄに対して低すぎないことは、重要である。

書込み動作のあいだ、ライト・ドライバ１５０は、ビット線１２１と１２２のうちの１つをハイ（Ｖｄｄ）に駆動し、そして他をロー（０）に駆動する。ワード線１４０の信号がアサートされると、トランジスタ１３１と１３２はオンに切り替えられ、ノード１１１をビット線１２１に接続し、そしてノード１１２をビット線１２２に接続する。ビット線１２１と１２２のうちのハイのものは、ＳＲＡＭセル１１０の対応するノードの電圧を引き上げ、一方で、ロー・ビット線は、別のノードの電圧を引き下げる。ワード線１４０の信号がデアサートされると、トランジスタ１３１と１３２は、オフに切り替えられ、そしてＳＲＡＭセル１１０は、高い方の電圧ノードの電圧をＶｃｅｌｌにし、一方で低い方の電圧ノードの電圧を０にする。

ＳＲＡＭセル１１０に書き込まれるデータが、セルに既に記憶されたビットの反対である場合、ハイ・ビット線は、電圧の関係が逆転されるのに十分な程度にＳＲＡＭセルの対応するノードにおける電圧を引き上げる必要があり（そしてロー・ビット線は、別のノードにおける電圧を引き下げる必要がある）。言い換えると、前には０であったノードは、現在は他のノードよりも高い電圧になる必要がある。ＶｃｅｌｌがＶｄｄに対して高すぎる場合、ビット線は、これを行うために十分な程度に対応するノードの電圧を引き上げる（又は下げる）ことができないことがある。言い換えると、Ｖｃｅｌｌが高すぎる場合、ＳＲＡＭセル１１０は、新しいデータをそこに書き込むために強すぎることがある。したがって、ＶｃｅｌｌがＶｄｄに対して高すぎないことが重要である。

図２を参照して、ＶｃｅｌｌとＶｄｄとの間の望まれる関係を説明する図が示される。この図では、Ｖｃｅｌｌは縦軸に図示され、Ｖｄｄは横軸に図示される。上に説明されたように、ＶｃｅｌｌがＶｄｄよりも大きくなる比が望まれるが、これらの値の比は、高過ぎもせず低過ぎもしないことである。望まれる動作範囲２１０は、したがって、（例えば、Ｖｄｄに対するＶｃｅｌｌの最適な比を選択することによって、そしてこの比の＋／−１０％の範囲の限度を設定することによって）規定されることができる。特定のシステム及びその中で使用される構成素子に応じて、Ｖｃｅｌｌ／Ｖｄｄ比の許容可能な範囲がより広くされる又はより狭くされる得ることに、注意すべきである。例えば、１つのシステムは、変動の許容範囲が狭いことがあり、そしてしたがって範囲２１０の中にとどまる必要がある、ところが、変動の許容範囲が広い別のシステムは、２２０と２３０とを同様に含む範囲において動作することが可能である。

図３を参照して、本発明の１つの実施形態がその中で実行される演算システムを説明する図が示される。演算システムは、システム・ボード３１０を含み、その上にインストールされたチップ・パッケージ３２０を有する。チップ・パッケージ３２０の内部にあるものは、プロセッサ論理回路、同様にメモリ・セル３４０を含むダイ３３０である。システム・ボード３１０の様々な論理回路素子、チップ・パッケージ３２０及びダイ３３０は、動作電圧、Ｖｄｄ、をこれらの構成素子に供給する電圧レギュレータに接続される。メモリ・セル３４０及びおそらくシステム内部の他のメモリ・セルは、電圧レギュレータ３５１によって動作電圧、Ｖｃｅｌｌ、を供給される。

図３の演算システムは、クリティカル状態検出器３６０を含む。この実施形態では、クリティカル状態検出器３６０は、プロセッサ論理回路及びＳＲＡＭセル３４０と同じダイ（３３０）上に搭載される。クリティカル状態検出器３６０は、電力分配ネットワークに接続され、それを通してＶｃｅｌｌとＶｄｄがＳＲＡＭセル３４０とプロセッサ論理回路に供給される。より詳しくは、クリティカル状態検出器３６０は、後で説明される理由のために、ボード−レベルで（チップ・パッケージ３２０の外で）電力分配ネットワークに接続される。

図３は、“ＬＲＣ”と名付けられたいくつかの点線のボックスを含む。これらのボックスは、システムの特定の物理構成素子を表さないが、その代わりに電圧レギュレータとメモリ・セル又はプロセッサ論理回路との間のシステムの寄生インダクタンス（Ｌ）、レジスタンス（Ｒ）及びキャパシタンス（Ｃ）を表す。寄生インダクタンス／レジスタンス／キャパシタンスの一部は、システム・ボード３１０に関係し、一部はチップ・パッケージ３２０に関係し、そして一部は論理回路とメモリ・セル３４０に関係する。ボード−レベル、パッケージ・レベル及びチップ−レベルでの寄生インダクタンス／レジスタンス／キャパシタンスの効果は、それぞれボード、パッケージ及びチップの特性により決定される。一般的に、チップ・パッケージ３２０外部の電圧レベルの応答時間は、ダイ３３０内部の電圧の応答時間よりも遅い。

ボード−レベルで測定された電圧がチップ−レベルで測定されるものよりもさらにゆっくりと変化するので、ＶｃｅｌｌとＶｄｄは、ボード−レベルで測定される。ボード−レベル電圧は、その後、チップ−レベルのＶｃｅｌｌとＶｄｄとを推定するために使用されることができる。図４を参照して、１つの実施形態にしたがったチップ−レベル電圧に対するボード−レベル電圧の関係を説明する図が示される。例えば、Ｖｃｅｌｌを考えると、チップ上のＶｃｅｌｌが最小セル電圧、Ｖ２、と最大セル電圧、Ｖ１、との間であることが、電力分配ネットワークの既知の構造に基づいて推定されることが可能である。最小電圧Ｖ２は、ボード−レベルで測定されるＶｃｅｌｌから既知の電圧を引き算することによって決定されるが、最大電圧Ｖ１は、ボード−レベルで測定されるＶｃｅｌｌに既知の電圧を加えることによって決定される。同じ手順が、チップ上のＶｄｄの最小と最大の可能性のある値を推定するために使用される。次に、Ｖｄｄに対するＶｃｅｌｌの比は、Ｖ２／Ｖ３の最小比率とＶ１／Ｖ４の最大比率との間になるように決定されることができる。それは、その比が許容可能な範囲内になるかどうかを決定するためにモニタされる比である。

図５を参照して、１つの実施形態にしたがったクリティカル状態検出器の構造を説明する図が示される。この実施形態では、Ｖｄｄは、第１の直列抵抗器５１１を横切って印加され、一方で、Ｖｃｅｌｌは、第２の直列抵抗器５１２を横切って印加される。第１の直列抵抗器中の点５２１における電圧は、コンパレータ５３１と５３２の各々に与えられる。コンパレータ５３１の第２の入力は、第２の直列抵抗器中の点５２２における電圧を引き出すことによって与えられる。コンパレータ５３２の第２の入力は、第２の直列抵抗器中の点５２３における電圧を引き出すことによって与えられる。コンパレータ５３１と５３２の各々の出力は、ＯＲゲート（それは、このケースでは、インバータ５４２と直列のＮＯＲゲート５４１から構成される）に入力として与えられる。クリティカル状態信号は、インバータ５４２の出力で提供される。

図５のクリティカル状態検出器は、ＶｃｅｌｌとＶｄｄの予め決められた割合を比較することにより動作する。５２１のところの電圧は、Ｒ１／（Ｒ１＋Ｒ２）であり；５２２のところの電圧は、（Ｒ３＋Ｒ４）／（Ｒ３＋Ｒ４＋Ｒ５）であり；そして５２３のところの電圧は、Ｒ３／（Ｒ３＋Ｒ４＋Ｒ５）である。抵抗器の具体的な値は、５２１，５２２そして５２３のところの電圧が所望の比になるように選択されることが可能である。

例えば、Ｖｄｄに対するＶｃｅｌｌの比を１．２±１０％に維持することが望ましいことがある。したがって、１つのコンパレータは、Ｖｃｅｌｌ＞１．３２Ｖｄｄのときを決定するように設定されるはずであり、そして別のコンパレータは、Ｖｃｅｌｌ＜１．０８Ｖｄｄのときを決定するように設定されるはずである。したがって、Ｒ３／（Ｒ３＋Ｒ４＋Ｒ５）＝１．３２＊Ｒ１／（Ｒ１＋Ｒ２）、そして（Ｒ３＋Ｒ４）／（Ｒ３＋Ｒ４＋Ｒ５）＝１．０８＊Ｒ１／（Ｒ１＋Ｒ２）である。次に、Ｖｃｅｌｌ／Ｖｄｄ＜１．０８である場合、コンパレータ５３１の出力は、アサートされ、結果としてインバータ５４２の出力のところでクリティカル状態信号のアサーションになる。Ｖｃｅｌｌ／Ｖｄｄが１．０８と１．３２との間である場合、コンパレータ５３１の出力もコンパレータ５３２の出力も、いずれもアサートされず、そのため、インバータ５４２の出力のところでクリティカル状態信号は、アサートされない。最後に、Ｖｃｅｌｌ／Ｖｄｄ＞１．３２である場合、コンパレータ５３２の出力は、アサートされ、そのため、インバータ５４２の出力のところでクリティカル状態信号がアサートされる。

クリティカル状態検出器の動作は、図６に説明される。この図は、Ｖｄｄに対するＶｃｅｌｌの所望の比、同様に、その上又はその下でクリティカル状態信号がアサートされる限界を説明する図である。上記の例のように、Ｖｄｄに対するＶｃｅｌｌの所望の比は、１．２である。この比は、線６１０によって示されている。Ｖｄｄに対するＶｃｅｌｌの最大の許容可能な比は、１．３２であり、線６２０により示されている。Ｖｄｄに対するＶｃｅｌｌの最小の許容可能な比は、１．０８であり、線６３０により示されている。そのように、Ｖｄｄに対するＶｃｅｌｌの比が線６２０と線６３０との間の影を付けられた領域になる場合、クリティカル状態信号はアサートされないが、比が線６２０の上又は線６３０の下である場合、クリティカル状態信号は、アサートされる。

上記のように、Ｖｄｄに対するＶｃｅｌｌの所望の比、同様にその比の許容可能な範囲は、代案の実施形態では異なることがある。同様に、抵抗器の値、同様にコンパレータと論理回路素子を含むクリティカル状態検出器の構成素子は、別の実施形態では、変わることがある。クリティカル状態がＶｄｄに対するＶｃｅｌｌの比に基づいて存在するかどうかを上記の例が決定するように意図されているが、代案の実施形態は、クリティカル状態が比よりはＶｃｅｌｌとＶｄｄとの間の電圧差に基づいて存在するかどうかを決定するように設定されることも、注意されるべきである。比を使用するか又は差を使用するかの判断は、様々な要因、例えば、構成素子の特性又は回路特性、製造プロセス状態、その他、に基づくことがある。

図７を参照して、１つの実施形態にしたがってクリティカル状態検出器を搭載するプロセッサの構造を説明する機能ブロック図が示される。図７は、プロセッサ・ダイ３３０上に搭載される構成要素のうちの４つを図示する。これらの構成要素は、プロセッサのパイプライン７１０、ＳＲＡＭメモリ・セル３４０、クリティカル状態検出器３６０、及びクリティカル状態レジスタ７２０を含む。この実施形態では、例えば、クリティカル状態検出器３６０は、図５に関連して説明されたタイプであり得る。クリティカル状態検出器３６０は、ＶｃｅｌｌとＶｄｄをモニタするように、そして上に説明されたようにクリティカル状態が存在するかどうかを決定するように設定される。Ｖｄｄに対するＶｃｅｌｌの比（又はＶｃｅｌｌとＶｄｄとの間の差）が高すぎる又は低すぎることのいずれかをクリティカル状態検出器３６０が検出すると、信号がアサートされてこの状態を指示する。信号は、クリティカル状態レジスタ７２０に与えられ、レジスタ中にクリティカル状態指標ビットを設定する。代案の実施形態では、クリティカル状態指標は、単一ビットの代わりに多ビットを含むことが可能である。例えば、複数のクリティカル状態検出器が、複数の電圧レベルを検出するように実行されることができ、そして全てのこれらのクリティカル状態検出器からのデータは、クリティカル状態レジスタ７２０中に記憶されることができる。例外ハンドラは、それからクリティカル状態レジスタ中のその多ビットにしたがって例外を取り扱う。

クリティカル状態レジスタ７２０中のクリティカル状態ビットは、プロセッサによって実行されるソフトウェア例外ハンドラ７３０によりモニタされる。例外ハンドラ７３０が（クリティカル状態レジスタ７２０中のクリティカル状態ビットの状態に基づいて）クリティカル状態が存在することを決定すると、例外ハンドラはパイプライン７１０をストールする。パイプライン７１０がストールされるために、いかなるメモリ動作の実行も終わらせることができず、それにより上記の安定性及び／又は書込み性問題を起こしやすいＳＲＡＭセル３４０への読出し動作又は書込み動作を中止させる。ＶｃｅｌｌとＶｄｄとの比（又はその間の差）が許容可能な範囲に戻ると、クリティカル状態検出器３６０によって出力される信号は、デアサートされ、それによってクリティカル状態レジスタ７２０中のクリティカル状態ビットをリセットする。クリティカル状態ビットがリセットされたことを例外ハンドラ７３０が理解すると、パイプライン７１０は、結果としてＳＲＡＭセル３４０へのアクセスになる任意の命令を含む命令の処理をレジュームすることを認められる。

図８を参照して、図７にしたがったプロセッサ・システムの動作方法を要約するフロー図が示される。この方法は、クリティカル状態検出器によるクリティカル状態の検出で始まる（８００）。クリティカル状態が検出された後で、例えば、クリティカル状態レジスタ中のクリティカル状態指標ビットを設定することによって、クリティカル状態検出器により報告される（８０５）。クリティカル状態を報告することは、結果として例外の発生になり（８１０）、それは許可された例外取り扱いソフトウェアによって取り扱われる（８１５）。例外取り扱いソフトウェアは、プロセッサのパイプラインをストールする（８２０）。もはやクリティカル状態でないことをクリティカル状態検出器が報告するまで（８２５）、パイプラインはストールされたままである。クリティカル状態が終わると、例外ハンドラ・ソフトウェアは、例外の取り扱いを終了し（８３０）、そしてパイプラインが正常動作をレジュームすることを可能にする（８３５）。

図９を参照して、本システムがクリティカル状態を検出し、そしてメモリ・アクセスを一時的に中断する具体例のシナリオを説明する図が示される。この図では、電圧は、時間に関係してプロットされる。図面を横切って左から右へと走っている６本の線がある。上の方の３本の線は、Ｖｃｅｌｌに対応し、一方で下の方の３本の線は、Ｖｄｄに対応する。Ｖｃｅｌｌに対応する太い中央の線は、ボード−レベルで測定されたＶｃｅｌｌの値を表す。Ｖｃｅｌｌに対応する３本の線の最大のものは、ダイ上のＶｃｅｌｌの推定される最大値を表し、一方で、３本の線の最小のものは、ダイ上のＶｃｅｌｌの推定される最小値を表す。同様に、Ｖｄｄに対応する太い中央の線は、Ｖｄｄの測定されたボード−レベル値を表し、同時に、Ｖｄｄに対応する３本の線の最大のものは、ダイ上のＶｄｄの推定される最大値を表し、そして、３本の線の最小のものは、ダイ上のＶｄｄの推定される最小値を表す。ＶｃｅｌｌとＶｄｄの最小と最大の推定値は、それぞれＶｃｅｌｌとＶｄｄの測定されたボード−レベル値に基づいて計算される。

図９は、一連の５つの区間、９０１−９０５、へと分割される。区間９０１，９０３と９０５は、システムの“正常”動作を図示し、一方で区間９０２と９０４は、クリティカル状態が存在する間の動作を図示する。動作のあいだ、Ｖｄｄに対するＶｃｅｌｌの比がモニタされ、そして比が許容可能な範囲内である場合、システムは、正常に動作していると考えられる。区間９０１，９０３と９０５に示されたように、Ｖｄｄに対するＶｃｅｌｌの比は変化することがあるが、比が許容可能な範囲内にある限り、プロセッサは（例えば、パイプラインがストールされない）正常動作を続けることを許される。

区間９０１の終わりで、Ｖｄｄは低下し始め、Ｖｄｄに対するＶｃｅｌｌの比を増加させる。区間９０２の始まりにおいて（時刻ｔ１において）、比は、許容可能な範囲の上側しきい値を超え、それゆえクリティカル状態検出器がクリティカル状態指標信号をアサートする。この信号のアサーションは、例外が発生されるようにさせ、それは順に結果として時刻ｔ２においてパイプラインがストールされることになる。Ｖｄｄは低下し続け、そしてその後増加し始める。時刻３において、Ｖｄｄは、Ｖｄｄに対するＶｃｅｌｌの比が再び許容可能な範囲内の値になる点まで増加する。これを検出すると、クリティカル状態検出器はクリティカル状態指標信号をデアサートし、例外ハンドラがストールされたパイプラインをレジュームさせ、そして例外の取り扱いを終了する。時刻ｔ４において、システムの正常動作がレジュームされる。

図９が最大の許容可能なＶｃｅｌｌとＶｄｄとの間の差（９１１）を図示することに注意すべきである。（上記されたように、与えられた実施形態は、Ｖｄｄに対するＶｃｅｌｌの比又はＶｃｅｌｌとＶｄｄとの間の差に基づいてクリティカル状態を決定することができる−−したがって、電圧差９１１は、個々の実施形態に応じて、比又は電圧の差のいずれかとして解釈されることができる）。比較的ゆっくりと変化するボード−レベル電圧測定値に基づいて最大電圧差を推定するクリティカル状態検出器は、ダイ−レベル電圧差がパイプラインをストールすることを必要とするレベルに到達する前にクリティカル状態を検出する。逆に、クリティカル状態検出器は、ダイ−レベル電圧差が許容可能なレベルに戻った後で、クリティカル状態が内部に存在することを指示し続ける。これらの特性は、システムが例外を発生させることを認め、そして安定性及び／又は書込み性問題が生じる前にパイプラインをストールすることを可能にする。

図９の区間９０３を参照して、Ｖｃｅｌｌが区間の終わり近くで低下し始めることが見られる。時刻ｔ５において、ＶｃｅｌｌとＶｄｄとの間の推定される最小電圧差が許容可能な範囲の下側しきい値の下に低下してしまい、そしてその結果クリティカル状態指標信号をアサートすることを、クリティカル状態検出器は決定する。したがって、例外が発生され、時刻ｔ６において例外ハンドラにパイプラインをストールさせる。ＶｃｅｌｌとＶｄｄとの間の電圧差が再び許容可能な範囲内になるのに十分な程度にＶｃｅｌｌが上昇すると、クリティカル状態検出器は、クリティカル状態指標信号をデアサートし、例外ハンドラにストールされたパイプラインをレジュームさせ、そしてそれから取り扱いの例外を終了させる。時刻ｔ７において、システムは、正常動作を再びレジュームされる。

区間９０４におけるクリティカル状態の存在の間のシステムの動作は、区間９０２の間の動作と同様であることが理解され、そこにおいて、ボード−レベル電圧に基づいて決定されたＶｃｅｌｌとＶｄｄとの間の最小電圧差の推定値が、結果としてクリティカル状態の早期検出になり、そしてメモリ・アクセスをレジュームすることが安全にされる後までクリティカル状態の指示を維持する。

上に説明された実施形態は、プロセッサ・ダイ上のクリティカル状態検出器の実行を含み、そしてパイプラインをストーリングさせる例外の発生を含む。代案の実施形態では、クリティカル状態検出器は、プロセッサ・ダイの外部に与えられる。この実施形態は、図１０−図１２に図示される。図１０は、チップ外のクリティカル状態検出器を採用する代案の実施形態の構造を説明する機能ブロック図である。図１１は、この代案の実施形態におけるクリティカル状態検出器、中断ハンドラ及びパイプラインの関係を説明する機能ブロック図である。図１２は、この代案の実施形態により採用される方法を説明するフロー図である。

図１０を参照して、システムの構造は、大部分が上に説明された実施形態と同じである。このシステムと図３に図示されたシステムとの違いは、クリティカル状態検出器１０６０がダイ−レベルではなくボード−レベルで搭載されることである。クリティカル状態検出器がダイ−レベルの代わりにボード−レベルでＶｃｅｌｌとＶｄｄの値をモニタし続けることを、注意すべきである。

図１１を参照して、クリティカル状態検出器の目的は、前の実施形態と同じままであるが、クリティカル状態検出器がプロセッサ・ダイの代わりにボード上に搭載されるために、実行はわずかに異なる。この実施形態では、クリティカル状態検出器１０６０は、ＶｃｅｌｌとＶｄｄのボード−レベルの値をモニタし、そしてこれらの値の比（又は差）が許容可能な範囲内にない場合、クリティカル状態指標信号がアサートされ、そしてクリティカル状態レジスタ１１２０中のビットは、そのクリティカル状態を指示するように設定される。クリティカル状態レジスタ１１２０が同様にボード−レベルで搭載されるため、中断ハンドラ１１３０は、例外ハンドラの代わりにレジスタをモニタするために使用される。クリティカル状態レジスタ１１２０中のビットが既に設定されていると中断ハンドラ１１３０が判断すると、中断ハンドラは、前の実施形態において例外ハンドラによりプロセッサがストールされたものとほとんど同じ方法でパイプライン１１１０をストールする。パイプライン１１１０がクリティカル状態の間ストールされるため、ＳＲＡＭセル１１４０は、この時間の間にアクセスされることができず、そしてＶｃｅｌｌとＶｄｄの準最適比／差に起因する安定性／書込み性問題は、回避される。

図１２を参照して、この代案の実施形態の動作は、例外と例外ハンドラが中断と中断ハンドラによって置き換えられることを除いて、前に説明された実施形態の動作と非常に類似している。１２００において、クリティカル状態は、クリティカル状態検出器によって検出される。クリティカル状態検出器は、次にこの状態を報告し（１２０５）、中断を発生させる（１２１０）。中断は、許可された中断取り扱いソフトウェアによって処理され（１２１５）、それはパイプラインをストースする（１２２０）。もはやクリティカル状態検出器よって報告されたクリティカル状態でなくなると（１２２５）、中断ハンドラは、パイプラインをレジュームし、そして中断の処理を終了する（１２３０）。システムは、それから正常動作をレジュームする（１２３５）。

上に説明されたシステム及び方法は、限定するというよりはむしろ、本発明の多くの実施形態の例示であるとして意図されている。例えば、上記されたように、ある実施形態は、Ｖｄｄに対するＶｃｅｌｌの比の変化に基づいてクリティカル状態を認識することができる、ところが、別のものは、ＶｃｅｌｌとＶｄｄとの間の差の変化に基づいてクリティカル状態を認識することができる。代案の実施形態は、まだ別の方法で、例えば、ボード−レベルというよりはむしろチップ−レベルでＶｃｅｌｌとＶｄｄとをモニタすること、パイプラインをストールすること以外の方法でメモリ・アクセスを禁止すること、プロセッサ以外のデバイス中のメモリ・アクセスを禁止すること、等、のように、これらのシステム及び方法とは異なることがある。

情報及び信号が、多様な異なる技術及び技法のいずれかを使用して表わされることができることを、当業者は、理解する。例えば、上記の説明の全体を通して参照されることができる、データ、命令、コマンド、情報、信号、ビット、シンボル、及び上記の説明全体を通して参照されることができるその他のものは、電圧、電流、電磁波、磁場、光場又は光粒子、及びその他によって表わされることができる。情報及び信号は、電線、金属トレース、光ファイバ、その他を含む任意の適切なトランスポート媒体を使用して開示されたシステムの複数の構成要素間を伝達されることができる。

本明細書中に開示された実施形態に関連して説明された各種の例示的な論理ブロック、モジュール、回路、及びアルゴリズムのステップが、電子ハードウェア、コンピュータ・ソフトウェア（ファームウェアを含む）、又は両者の組み合わせとして実行されることができることを、当業者は、さらに認識するであろう。ハードウェアとソフトウェアとのこの互換性を明確に説明するために、各種の例示的な構成要素、ブロック、モジュール、回路、及びステップが、それらの機能性の面から一般的に上記に説明されてきている。そのような機能性が、ハードウェア又はソフトウェアとして与えられるかどうかは、システム全体に課せられた設計の制約に依存する。知識のある者は、述べられた機能性を各々の個々のアプリケーションに対して違ったやり方で実行することができる。しかし、そのような実行の判断は、本発明のスコープからの逸脱を生じさせるように説明されるべきではない。

本明細書中に開示された実施形態に関連して述べられた、様々な例示的な論理ブロック、モジュール、及び回路は、用途特定集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、汎用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、又は別の論理デバイス、ディスクリート・ゲート論理回路又はトランジスタ論理回路、ディスクリート・ハードウェア素子、若しくは本明細書中に説明された機能を実行するために設計されたこれらのいずれかの組み合わせで、与えられる又は実行されることができる。プロセッサは、演算装置の組み合わせとして与えられることができる。例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサの組み合わせ、ＤＳＰコアとともに１又は複数のマイクロプロセッサの組み合わせ、又はいずれかの別のそのような構成の組み合わせであり得る。

本発明によって与えられることができる利益及び利点は、特定の実施形態について上に説明されてきている。これらの利益及び利点、並びにそれらをさらにはっきりと見出させる又ははっきりとさせるいずれかの要件又は限定は、いずれかの又は全ての特許請求の範囲のクリティカルな特徴、必要な特徴、又は本質的な特徴として解釈される必要はない。本明細書中に使用されるように、用語“具備する”、“具備している”又はそのいずれかの
変形は、これらの用語に続く要件又は限定を非限定的に含むとして解釈されるように意図されていない。したがって、システム、方法、又は１組の要件を備えた他の実施形態は、それらの実施形態だけに限定されず、そして請求された実施形態に特に明示されていない又は固有な別の要件を含むことができる。

開示された実施形態のこれまでの説明は、いずれかの当業者が本発明を作成し、使用することを可能にするために提供される。これらの実施形態への様々な変形は、当業者に容易に明白にされるであろう。そして、ここで規定された一般的な原理は、本発明の精神又は範囲から逸脱することなく、その他の実施形態に適用されることができる。それゆえ、本発明は、本明細書中に示された実施形態に制限することを意図したものではなく、本明細書中で開示されそして添付された特許請求の範囲に詳述された原理及び新規な機能と整合する最も広い範囲に適用されるものである。

図１は、従来技術にしたがったＳＲＡＭセルと対応するライト・ドライバの配線を説明する図である。 図２は、メモリ・セルが動作する電圧（Ｖｃｌｌ）と論理回路素子が動作する電圧（Ｖｄｄ）との間の望まれる関係を説明する図である。 図３は、本発明の１つの実施形態がその中で実行される演算システムを説明する図である。 図４は、１つの実施形態にしたがったチップ−レベル電圧に対するボード−レベル電圧の関係を説明する図である。 図５は、１つの実施形態にしたがったクリティカル状態検出器の構造を説明する図である。 図６は、１つの実施形態にしたがった望まれるＶｄｄに対するＶｃｅｌｌの比及びその上で又はその下でクリティカル状態信号がアサートされる限界を説明する図である。 図７は、１つの実施形態にしたがったクリティカル状態検出器を搭載するプロセッサの構造を説明する機能ブロック図である。 図８は、図７にしたがったプロセッサ・システムの動作方法を要約するフロー図である。 図９は、１つの実施形態にしたがったシステムがクリティカル状態を検出し、そしてメモリ・アクセスを一時的に中断する具体例のシナリオを説明する図である。 図１０は、チップ外のクリティカル状態検出器を採用する代案の実施形態の構造を説明する機能ブロック図である。 図１１は、図１０の代案の実施形態のクリティカル状態検出器、中断ハンドラ及びパイプラインの関係を説明する機能ブロック図である。 図１２は、図１０の代案の実施形態により採用される方法を説明するフロー図である。

符号の説明

１１０…ＳＲＡＭセル,１１１，１１２…ノード，１２１，１２２…ビット線，１３１，１３２…トランジスタ，１４０…ワード線，１５０…ライト・ドライバ，１６０…センス・アンプ，２１０…所望の動作範囲，３１０…システム・ボード，３２０…チップ・パッケージ，３３０…ダイ，３４０…メモリ・セル，３５０，３５１…電圧レギュレータ，３６０…クリティカル状態検出器，５１１…第１の直列抵抗器，５１２…第２の直列抵抗器，５３１，５３２…コンパレータ，５４１…ＮＯＲゲート，５４２…インバータ，７１０…パイプライン，７２０…クリティカル状態レジスタ，７３０…例外ハンドラ，１０６０…クリティカル状態検出器，１１１０…パイプライン，１１２０…クリティカル状態レジスタ，１１３０…中断ハンドラ，１１４０…ＳＲＡＭセル。

Claims (20)

1. 第１の電圧で電力を受けるために構成された１又は複数の論理回路素子と、
   第２の電圧で電力を受けるために構成された１又は複数のメモリ・セルと、
   前記第１の電圧と第２の電圧とをモニタするためにそして前記第１の電圧と第２の電圧とが許容可能な範囲内であるかどうかを決定するために構成されたクリティカル状態検出器と、を具備するシステムであって、
   前記システムは、前記第１の電圧と第２の電圧とが前記許容可能な範囲内にないことを前記クリティカル状態検出器が決定すると、前記メモリ・セルへのアクセスを禁止するように構成される、
   ことを特徴とするシステム。
2. 前記論理回路素子はプロセッサを備え、そして前記メモリ・セルは前記プロセッサを有する集積回路ダイに搭載されたＳＲＡＭセルを備え、
   前記システムは、前記プロセッサにおいてパイプラインを処理する命令をストールすることにより前記ＳＲＡＭセルへのアクセスを禁止するように構成される、
   請求項１のシステム。
3. 前記クリティカル状態検出器は、前記論理回路素子と前記メモリ・セルとを有する集積回路ダイ上に搭載される、請求項２のシステム。
4. 前記クリティカル状態検出器は、前記第１の電圧と第２の電圧とが前記許容可能な範囲内にないときに例外を発生するために構成され、そして、ソフトウェア例外ハンドラは、前記第１の電圧と第２の電圧とが前記許容可能な範囲内になるまで前記パイプラインをストールするように構成される、請求項３のシステム。
5. 前記クリティカル状態検出器は、前記論理回路素子と前記メモリ・セルとがその上に搭載されている集積回路ダイの外部に与えられる、請求項２のシステム。
6. 前記クリティカル状態検出器は、前記第１の電圧と第２の電圧とが前記許容可能な範囲内にないときに中断を発生させるように構成され、そして、ソフトウェア中断ハンドラは、前記第１の電圧と第２の電圧とが前記許容可能な範囲内になるまで前記パイプラインをストールするように構成される、請求項５のシステム。
7. 前記クリティカル状態検出器は、前記第１の電圧に対する前記第２の電圧の比が最小しきい値の上でありかつ最大しきい値の下であるかどうかを決定することにより前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定するために構成される、請求項１のシステム。
8. 前記クリティカル状態検出器は、前記第２の電圧と前記第１の電圧との間の差が最小しきい値の上でありかつ最大しきい値の下であるかどうかを決定することにより前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定するために構成される、請求項１のシステム。
9. 前記クリティカル状態検出器は、
   前記論理回路素子と前記メモリ・セルとがその上に搭載されている集積回路ダイの外部の前記第１の電圧と第２の電圧の値とをモニタするためと、
   前記集積回路ダイ上の前記第１の電圧と第２の電圧の最小の可能な値と最大の可能な値とを推定するためと、
   前記集積回路ダイ上の前記第１の電圧と第２の電圧の前記推定された最小の可能な値と最大の可能な値とに基づいて前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定するために
   構成される、請求項１のシステム。
10. 前記クリティカル状態検出器は、
    前記第１の電圧の第１の予め決められた割合が前記第２の電圧の第１の予め決められた割合よりも大きい場合に、第１の出力信号をアサートするために構成された第１のコンパレータと、
    前記第１の電圧の第２の予め決められた割合が前記第２の電圧の第２の予め決められた割合よりも小さい場合に、第１の出力信号をアサートするために構成された第１のコンパレータと、
    前記第１の出力信号又は第２の出力信号のいずれかがアサートされる場合に、クリティカル状態指標信号をアサートするために構成された論理回路と、
    を備える、請求項１のシステム。
11. 前記クリティカル状態指標信号を受信するためそしてクリティカル状態が存在することを前記クリティカル状態指標信号が指示するかどうか示す少なくとも１ビットを記憶するために構成されたクリティカル状態レジスタをさらに具備する、請求項１０のシステム。
12. 第１の電圧で１又は複数の論理回路素子に電力を供給することと、
    第２の電圧で１又は複数のメモリ・セルに電力を供給することと、
    前記第１の電圧と第２の電圧とが許容可能な範囲内であるかどうかを決定することと、
    前記第１の電圧と第２の電圧とが許容可能な範囲内であるときに、前記メモリ・セルへのアクセスをイネーブルすることと、
    前記第１の電圧と第２の電圧とが許容可能な範囲内にないときに、前記メモリ・セルへのアクセスを禁止することと、
    を具備する方法。
13. 前記論理回路素子はプロセッサを備え、そして前記メモリ・セルは前記プロセッサを有する集積回路ダイに搭載されたＳＲＡＭセルを備え、
    前記メモリ・セルへのアクセスを禁止することは、前記プロセッサにおいてパイプラインを処理する命令をストールすることを備える、
    請求項１２の方法。
14. 前記第１の電圧と第２の電圧とが前記許容可能な範囲内にないと決定されると、例外を発生させために前記集積回路ダイ上のクリティカル状態検出器を使用すること、そしてそれによりソフトウェア例外ハンドラに前記パイプラインをストールさせること、をさらに備える、請求項１３の方法。
15. 前記第１の電圧と第２の電圧とが前記許容可能な範囲内であると決定されると、前記例外を取り除くこと、そしてそれにより前記例外ハンドラに前記パイプラインをレジュームさせること、をさらに備える、請求項１４の方法。
16. 前記第１の電圧と第２の電圧とが前記許容可能な範囲内にないと決定されると、中断を発生させために前記集積回路ダイの外部のクリティカル状態検出器を使用すること、そしてそれによりソフトウェア中断ハンドラに前記パイプラインをストールさせること、をさらに備える、請求項１３の方法。
17. 前記第１の電圧と第２の電圧とが前記許容可能な範囲内であると決定されると、前記中断を終了させること、そしてそれにより前記中断ハンドラに前記パイプラインをレジュームさせること、をさらに備える、請求項１６の方法。
18. 前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定することは、前記第１の電圧に対する前記第２の電圧の比が最小しきい値の上でありかつ最大しきい値の下であるかどうかを決定することを備える、請求項１２の方法。
19. 前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定することは、前記第２の電圧と前記第１の電圧との間の差が最小しきい値の上でありかつ最大しきい値の下であるかどうかを決定することを備える、請求項１２の方法。
20. 前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定することは、
    前記論理回路素子と前記メモリ・セルとがその上に搭載されている集積回路ダイの外部の前記第１の電圧と第２の電圧の値とをモニタすることと、
    前記集積回路ダイ上の前記第１の電圧と第２の電圧の最小の可能な値と最大の可能な値とを推定することと、
    前記集積回路ダイ上の前記第１の電圧と第２の電圧の前記推定された最小の可能な値と最大の可能な値とに基づいて前記第１の電圧と第２の電圧とが前記許容可能な範囲内にあるかどうかを決定することと
    を備える請求項１２の方法。

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