JP2000020411A - 電圧監視回路及びそれを内蔵したメモリカード - Google Patents
電圧監視回路及びそれを内蔵したメモリカードInfo
- Publication number
- JP2000020411A JP2000020411A JP10191688A JP19168898A JP2000020411A JP 2000020411 A JP2000020411 A JP 2000020411A JP 10191688 A JP10191688 A JP 10191688A JP 19168898 A JP19168898 A JP 19168898A JP 2000020411 A JP2000020411 A JP 2000020411A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- program
- monitoring circuit
- card
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0701—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips at least one of the integrated circuit chips comprising an arrangement for power management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
Abstract
(57)【要約】
【目的】 書き込みあるいは消去に必要な電圧の半導体
記憶装置への供給に対する故障を早期に発見できる電圧
監視回路を提供することを実現する。 【解決手段】 書き込みあるいは消去に必要な電圧を分
圧した電圧と基準電圧Ｖｒｅｆとをコンパレータ１３に
より比較し、この結果として書き込みあるいは消去に必
要な電圧が得られていない場合には、ＣＰＵ４の動作を
禁止するようにした。
記憶装置への供給に対する故障を早期に発見できる電圧
監視回路を提供することを実現する。 【解決手段】 書き込みあるいは消去に必要な電圧を分
圧した電圧と基準電圧Ｖｒｅｆとをコンパレータ１３に
より比較し、この結果として書き込みあるいは消去に必
要な電圧が得られていない場合には、ＣＰＵ４の動作を
禁止するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
書き込みあるいは消去時に用いられる電圧を監視する電
圧監視回路に関し、特に、メモリカード等に内蔵される
半導体記憶装置を対象とした電圧監視回路に関する。
書き込みあるいは消去時に用いられる電圧を監視する電
圧監視回路に関し、特に、メモリカード等に内蔵される
半導体記憶装置を対象とした電圧監視回路に関する。
【０００２】
【従来の技術】情報を記録可能なカードが広い分野で利
用されている。このようなカードとしては、必要な情報
を磁気情報として保持する磁気カードと、必要な情報を
半導体記憶装置に格納するメモリカードとがある。メモ
リカードとしては、半導体記憶装置を内蔵するものと、
半導体記憶装置の他に、中央処理装置や所望の処理を実
行するためのプログラムメモリ等を内蔵するものがあ
る。後者は特に、ＩＣカードと称される。メモリカード
に内蔵される半導体装置としては、ダイナミックランダ
ムアクセスメモリやスタティックランダムアクセスメモ
リなどの読み出し／書き込み可能なメモリ（以下、ＲＡ
Ｍと称する）や電気的に消去／書込み可能なリードオン
リメモリ（以下、ＥＥＰＲＯＭと称する）、一括消去可
能なフラッシュメモリ等がある。
用されている。このようなカードとしては、必要な情報
を磁気情報として保持する磁気カードと、必要な情報を
半導体記憶装置に格納するメモリカードとがある。メモ
リカードとしては、半導体記憶装置を内蔵するものと、
半導体記憶装置の他に、中央処理装置や所望の処理を実
行するためのプログラムメモリ等を内蔵するものがあ
る。後者は特に、ＩＣカードと称される。メモリカード
に内蔵される半導体装置としては、ダイナミックランダ
ムアクセスメモリやスタティックランダムアクセスメモ
リなどの読み出し／書き込み可能なメモリ（以下、ＲＡ
Ｍと称する）や電気的に消去／書込み可能なリードオン
リメモリ（以下、ＥＥＰＲＯＭと称する）、一括消去可
能なフラッシュメモリ等がある。
【０００３】メモリカードを使用する場合には、メモリ
カードを使用する者がそのメモリカードの所有者本人で
あることを確認するために、暗証番号の照合を行うこと
が一般的である。ＩＣカードにおいては、暗証番号の照
合をＩＣカードをカードリーダ／ライタ側（ホスト側）
を用いて行うものと、ＩＣカード内部で行うものとがあ
る。このようなＩＣカードにおける暗証番号の照合を、
ＩＣカード内部で行うものを例に、次のような手順で行
なわれる。
カードを使用する者がそのメモリカードの所有者本人で
あることを確認するために、暗証番号の照合を行うこと
が一般的である。ＩＣカードにおいては、暗証番号の照
合をＩＣカードをカードリーダ／ライタ側（ホスト側）
を用いて行うものと、ＩＣカード内部で行うものとがあ
る。このようなＩＣカードにおける暗証番号の照合を、
ＩＣカード内部で行うものを例に、次のような手順で行
なわれる。
【０００４】まず、ＩＣカードのカード媒体表面に設け
られている入力手段から暗証番号を入力する。入力され
た暗証番号は、ＩＣカード内部に予め格納されている暗
証番号と照合される。照合の結果が一致の場合、ＩＣカ
ードの使用が許可され、ＩＣカード内部に予め格納され
ている情報、例えば、取引履歴等の参照といった次処理
を行うことが可能となる。照合の結果が不一致の場合、
再度、暗証番号を入力と照合を行う。照合が規定回数
（例えば、３回）連続して不一致の場合には、ＩＣカー
ドの次処理を禁止するだけでなく、ＩＣカード自体を使
用できなくしてしまう。なお、照合の結果が不一致とな
った回数は、照合にて不一致となる毎に、内蔵する半導
体記憶装置にエラーカウント数として記憶／更新する。
つまり、エラーカウント数が規定回数（例えば、３回）
となったら、ＩＣカード自体を使用できなくしてしまう
ことになる。
られている入力手段から暗証番号を入力する。入力され
た暗証番号は、ＩＣカード内部に予め格納されている暗
証番号と照合される。照合の結果が一致の場合、ＩＣカ
ードの使用が許可され、ＩＣカード内部に予め格納され
ている情報、例えば、取引履歴等の参照といった次処理
を行うことが可能となる。照合の結果が不一致の場合、
再度、暗証番号を入力と照合を行う。照合が規定回数
（例えば、３回）連続して不一致の場合には、ＩＣカー
ドの次処理を禁止するだけでなく、ＩＣカード自体を使
用できなくしてしまう。なお、照合の結果が不一致とな
った回数は、照合にて不一致となる毎に、内蔵する半導
体記憶装置にエラーカウント数として記憶／更新する。
つまり、エラーカウント数が規定回数（例えば、３回）
となったら、ＩＣカード自体を使用できなくしてしまう
ことになる。
【０００５】なお、暗証番号の照合を、ＩＣカードをカ
ードリーダ／ライタ側を用いて行う場合、ＩＣカードを
カードリーダ／ライタに挿入して、カードリーダ／ライ
タに設けられた入力手段にて暗証番号を入力することに
より行なわれる。他の手順は上述のものと同様である。
ードリーダ／ライタ側を用いて行う場合、ＩＣカードを
カードリーダ／ライタに挿入して、カードリーダ／ライ
タに設けられた入力手段にて暗証番号を入力することに
より行なわれる。他の手順は上述のものと同様である。
【０００６】このような機能をもたせることで、盗難等
により本人でない第３者がＩＣカードを不正に使用しよ
うとしても、暗証番号を知らない限り、そのＩＣカード
を使用することができない。また、暗証番号は、例え
ば、複数の文字や数字の組み合わせから構成されている
ため、規定回数程度の照合では知りえないものである。
ＩＣカードのセキュリティはこのようにして保たれてい
る。
により本人でない第３者がＩＣカードを不正に使用しよ
うとしても、暗証番号を知らない限り、そのＩＣカード
を使用することができない。また、暗証番号は、例え
ば、複数の文字や数字の組み合わせから構成されている
ため、規定回数程度の照合では知りえないものである。
ＩＣカードのセキュリティはこのようにして保たれてい
る。
【０００７】
【発明が解決しようとする課題】上述のように、エラー
カウント数は、ＩＣカードに内蔵されている半導体記憶
装置に書き込まれるものである。例えば、この書き込み
あるいは消去には、書き込みあるいは消去に必要な電圧
（例えば、ＥＥＰＲＯＭであれば、２０Ｖ程度の高電
圧）がある。この電圧の半導体記憶装置への供給を禁止
（書き込みあるいは消去に必要な電圧の発生源を破壊
や、書き込みあるいは消去に必要な電圧を半導体記憶装
置へ供給する配線の切断による）されると、エラーカウ
ント数の書き込みあるいは消去が不可能となる。これ
は、ＩＣカードに限らず、上記のような特別な電圧を必
要な半導体記憶装置を内蔵するメモリカードにおいても
同様である。
カウント数は、ＩＣカードに内蔵されている半導体記憶
装置に書き込まれるものである。例えば、この書き込み
あるいは消去には、書き込みあるいは消去に必要な電圧
（例えば、ＥＥＰＲＯＭであれば、２０Ｖ程度の高電
圧）がある。この電圧の半導体記憶装置への供給を禁止
（書き込みあるいは消去に必要な電圧の発生源を破壊
や、書き込みあるいは消去に必要な電圧を半導体記憶装
置へ供給する配線の切断による）されると、エラーカウ
ント数の書き込みあるいは消去が不可能となる。これ
は、ＩＣカードに限らず、上記のような特別な電圧を必
要な半導体記憶装置を内蔵するメモリカードにおいても
同様である。
【０００８】書き込みあるいは消去に必要な電圧の半導
体記憶装置への供給を禁止するように細工された上で、
第３者が、暗証番号の照合を行うと、エラーカウント数
の半導体記憶装置への書き込み／更新が行なわれなくな
る。このため、暗証番号の照合を規定回数を越えて行う
ことが可能となる。この結果、第３者に暗証番号を知ら
れることとなり、ＩＣカードあるいはメモリカードの不
正な使用が行なわれる問題があった。
体記憶装置への供給を禁止するように細工された上で、
第３者が、暗証番号の照合を行うと、エラーカウント数
の半導体記憶装置への書き込み／更新が行なわれなくな
る。このため、暗証番号の照合を規定回数を越えて行う
ことが可能となる。この結果、第３者に暗証番号を知ら
れることとなり、ＩＣカードあるいはメモリカードの不
正な使用が行なわれる問題があった。
【０００９】本発明は、上記のような書き込みあるいは
消去に必要な電圧の半導体記憶装置への供給に対する故
障を早期に発見できる電圧監視回路を提供することを目
的とする。
消去に必要な電圧の半導体記憶装置への供給に対する故
障を早期に発見できる電圧監視回路を提供することを目
的とする。
【００１０】また、本発明は、電圧監視回路における動
作を精度よく行うことを目的とする。
作を精度よく行うことを目的とする。
【００１１】また、本発明は、電圧監視回路をメモリカ
ードに適用することで、書き込みあるいは消去に必要な
電圧の半導体記憶装置への供給を禁止するように細工さ
れても、セキュリティを保つことを目的とする。
ードに適用することで、書き込みあるいは消去に必要な
電圧の半導体記憶装置への供給を禁止するように細工さ
れても、セキュリティを保つことを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、所望の電圧を監視する電圧監視回路にお
いて、所望の電圧として、半導体記憶装置へのデータの
書き込みあるいは消去時に用いられる電圧が許容される
電圧であるか否かを検出し、周辺回路の動作を制御する
制御信号を検出結果として出力する検出手段を有するも
のとしている。
め、本発明は、所望の電圧を監視する電圧監視回路にお
いて、所望の電圧として、半導体記憶装置へのデータの
書き込みあるいは消去時に用いられる電圧が許容される
電圧であるか否かを検出し、周辺回路の動作を制御する
制御信号を検出結果として出力する検出手段を有するも
のとしている。
【００１３】また、本発明の検出手段は、所望の電圧に
応じた電圧と基準電圧とを比較し、出力信号として比較
結果を出力する比較手段と、比較手段からの出力信号を
保持し、出力信号に応じた信号を、制御信号として出力
する保持手段とを有するものとしてもよい。
応じた電圧と基準電圧とを比較し、出力信号として比較
結果を出力する比較手段と、比較手段からの出力信号を
保持し、出力信号に応じた信号を、制御信号として出力
する保持手段とを有するものとしてもよい。
【００１４】また、本発明の半導体記憶装置は、書き込
みあるいは消去時に電源電圧より高い高電圧を用いる不
揮発性メモリであり、検出手段は、供給される高電圧を
分圧する分圧手段を有し、分圧手段にて分圧した電圧を
比較手段にて基準電圧と比較するようにしてもよい。
みあるいは消去時に電源電圧より高い高電圧を用いる不
揮発性メモリであり、検出手段は、供給される高電圧を
分圧する分圧手段を有し、分圧手段にて分圧した電圧を
比較手段にて基準電圧と比較するようにしてもよい。
【００１５】また、本発明の検出手段は、外部にて生成
された高電圧に基づき、電源電圧相当の活性化信号を高
電圧にレベル変換して、レベル変換した高電圧を分圧手
段に供給するレベル変換手段を有するものとしてもよ
い。
された高電圧に基づき、電源電圧相当の活性化信号を高
電圧にレベル変換して、レベル変換した高電圧を分圧手
段に供給するレベル変換手段を有するものとしてもよ
い。
【００１６】また、本発明の電圧監視回路を内蔵するメ
モリカードにおいて、半導体記憶装置の一部に書き込ま
れるあるいは消去されるデータは暗証番号の照合回数で
あり、暗証番号の照合処理は、半導体記憶装置とは独立
して設けられたプログラム格納用の半導体記憶装置に格
納された第１のプログラムにより行なわれ、活性化信号
の発生は、プログラム格納用の半導体記憶装置に格納さ
れた第２のプログラムにより行なわれるものとしてい
る。
モリカードにおいて、半導体記憶装置の一部に書き込ま
れるあるいは消去されるデータは暗証番号の照合回数で
あり、暗証番号の照合処理は、半導体記憶装置とは独立
して設けられたプログラム格納用の半導体記憶装置に格
納された第１のプログラムにより行なわれ、活性化信号
の発生は、プログラム格納用の半導体記憶装置に格納さ
れた第２のプログラムにより行なわれるものとしてい
る。
【００１７】また、本発明のメモリカードにおいて、プ
ログラム格納用の半導体記憶装置中にて、第１のプログ
ラムと、第２のプログラムと、暗証番号の照合回数が書
き込まれるあるいは消去される半導体記憶装置へのアク
セス処理する第３のプログラムとが分散して格納され、
第２のプログラムの実行は第１のプログラムにより指示
され、第３のプログラムの実行は第２のプログラムによ
り指示されるものであってもよい。
ログラム格納用の半導体記憶装置中にて、第１のプログ
ラムと、第２のプログラムと、暗証番号の照合回数が書
き込まれるあるいは消去される半導体記憶装置へのアク
セス処理する第３のプログラムとが分散して格納され、
第２のプログラムの実行は第１のプログラムにより指示
され、第３のプログラムの実行は第２のプログラムによ
り指示されるものであってもよい。
【００１８】
【発明の実施の形態】本発明の電圧監視回路について
を、図面を用いて以下に詳細に説明する。図１は、第１
の実施の形態における電圧監視回路１０の回路図であ
る。なお、実施の形態においては、ＩＣカードを例とし
て説明する。よって、図１に示す電圧監視回路１０及び
その周辺回路はＩＣカードに内蔵されているものとす
る。
を、図面を用いて以下に詳細に説明する。図１は、第１
の実施の形態における電圧監視回路１０の回路図であ
る。なお、実施の形態においては、ＩＣカードを例とし
て説明する。よって、図１に示す電圧監視回路１０及び
その周辺回路はＩＣカードに内蔵されているものとす
る。
【００１９】図１に示すように、ＩＣカード内部には、
電源電圧Ｖｄｄ（例えば、５Ｖ）より高い高電圧Ｖｐｐ
（例えば、２０Ｖ）を発生する高電圧発生手段であるチ
ャージポンプ回路１と、その一部に暗証番号の照合にお
ける不一致の連続発生回数（エラーカウント数）を格納
する半導体記憶装置３と、半導体記憶回路３へのアクセ
ス処理をするプログラムや、暗証番号の照合、取引履歴
情報に対する処理等のＩＣカードにおける様々な処理を
実行するためのプログラムを格納したプログラム格納用
の半導体記憶装置９から所望のプログラムを読み出し
て、ＩＣカード内部の他の回路を制御する中央処理装置
（以下、ＣＰＵと称する）４と、電圧監視回路１０とが
設けられている。
電源電圧Ｖｄｄ（例えば、５Ｖ）より高い高電圧Ｖｐｐ
（例えば、２０Ｖ）を発生する高電圧発生手段であるチ
ャージポンプ回路１と、その一部に暗証番号の照合にお
ける不一致の連続発生回数（エラーカウント数）を格納
する半導体記憶装置３と、半導体記憶回路３へのアクセ
ス処理をするプログラムや、暗証番号の照合、取引履歴
情報に対する処理等のＩＣカードにおける様々な処理を
実行するためのプログラムを格納したプログラム格納用
の半導体記憶装置９から所望のプログラムを読み出し
て、ＩＣカード内部の他の回路を制御する中央処理装置
（以下、ＣＰＵと称する）４と、電圧監視回路１０とが
設けられている。
【００２０】チャージポンプ回路１は、電源電圧Ｖｄｄ
を高電圧Ｖｐｐに昇圧し、この高電圧Ｖｐｐを配線６に
伝達する。配線６を介して、高電圧Ｖｐｐは半導体記憶
装置３と電圧監視回路１０に供給される。
を高電圧Ｖｐｐに昇圧し、この高電圧Ｖｐｐを配線６に
伝達する。配線６を介して、高電圧Ｖｐｐは半導体記憶
装置３と電圧監視回路１０に供給される。
【００２１】半導体記憶装置３は、データの書き込み時
あるいは書き込まれたデータの消去を行う際に、配線６
から供給される高電圧Ｖｐｐを用いるものである。つま
り、半導体記憶装置３として、実施の形態においては、
データの書き込みや消去に高電圧を利用するＥＥＰＲＯ
Ｍを例としている。なお、半導体記憶装置３が、電源電
圧Ｖｄｄにて書き込みや消去を行うもの（ＤＲＡＭ等）
であれば、チャージポンプ回路１は必要ない。この場
合、配線６からは電源電圧Ｖｄｄが供給されるものとす
ればよい。
あるいは書き込まれたデータの消去を行う際に、配線６
から供給される高電圧Ｖｐｐを用いるものである。つま
り、半導体記憶装置３として、実施の形態においては、
データの書き込みや消去に高電圧を利用するＥＥＰＲＯ
Ｍを例としている。なお、半導体記憶装置３が、電源電
圧Ｖｄｄにて書き込みや消去を行うもの（ＤＲＡＭ等）
であれば、チャージポンプ回路１は必要ない。この場
合、配線６からは電源電圧Ｖｄｄが供給されるものとす
ればよい。
【００２２】ＣＰＵ４は、電圧監視回路１０の出力であ
る制御信号により動作を制御されるものである。例え
ば、制御信号の電圧レベルが電源電圧Ｖｄｄレベル（以
下、Ｈレベルと称する）の時には、ＣＰＵ４は動作が禁
止され、制御信号の電圧レベルが接地電圧Ｖｓｓレベル
（以下、Ｌレベルと称する）の時には、ＣＰＵ４は動作
が許可（通常動作可能な状態）されるものとする。ＣＰ
Ｕ４は配線８を介して半導体記憶装置３の動作を制御す
る信号（例えば、書き込み信号や読み出し信号）を半導
体記憶装置３へ出力する。
る制御信号により動作を制御されるものである。例え
ば、制御信号の電圧レベルが電源電圧Ｖｄｄレベル（以
下、Ｈレベルと称する）の時には、ＣＰＵ４は動作が禁
止され、制御信号の電圧レベルが接地電圧Ｖｓｓレベル
（以下、Ｌレベルと称する）の時には、ＣＰＵ４は動作
が許可（通常動作可能な状態）されるものとする。ＣＰ
Ｕ４は配線８を介して半導体記憶装置３の動作を制御す
る信号（例えば、書き込み信号や読み出し信号）を半導
体記憶装置３へ出力する。
【００２３】電圧監視回路１０は、２つのコンデンサ１
１、１２からなる分圧手段と、比較手段であるコンパレ
ータ１３と、保持手段であるＤ型フリップフロップ１４
とを有している。
１、１２からなる分圧手段と、比較手段であるコンパレ
ータ１３と、保持手段であるＤ型フリップフロップ１４
とを有している。
【００２４】コンデンサ１１の一端は配線６に接続さ
れ、他端はノードｎ１に接続されている。コンデンサ１
２の一端はノードｎ１に接続され、他端には接地電圧Ｖ
ｓｓ（０Ｖ）が供給されている。ここで、コンデンサ１
１の容量とコンデンサ１２の容量との比を１対Ｎ（Ｎは
正の整数）とする。このため、ノードｎ１の電圧はコン
デンサ１１の一端、つまり、配線６から供給される電圧
の１／（Ｎ＋１）となる。例えば、配線６から供給され
る電圧が２０Ｖであり、Ｎ＝９であれば、ノードｎ１の
電圧は、２０／（９＋１）＝２Ｖとなる。
れ、他端はノードｎ１に接続されている。コンデンサ１
２の一端はノードｎ１に接続され、他端には接地電圧Ｖ
ｓｓ（０Ｖ）が供給されている。ここで、コンデンサ１
１の容量とコンデンサ１２の容量との比を１対Ｎ（Ｎは
正の整数）とする。このため、ノードｎ１の電圧はコン
デンサ１１の一端、つまり、配線６から供給される電圧
の１／（Ｎ＋１）となる。例えば、配線６から供給され
る電圧が２０Ｖであり、Ｎ＝９であれば、ノードｎ１の
電圧は、２０／（９＋１）＝２Ｖとなる。
【００２５】後述するが、コンパレータ１３は、ノード
ｎ１の電圧に基づき、基準電圧Ｖｒｅｆとの比較処理を
行うものである。高電圧Ｖｐｐをそのままコンパレータ
１３に入力し、基準電圧Ｖｒｅｆと比較するようにして
もよいが、高電圧はノイズの影響が大きい。このため、
より精度の高い比較を行うためには高電圧を分圧した電
圧を用いる方が好ましい。また、高電圧Ｖｐｐをそのま
まコンパレータ１３にて比較するようにすると、基準電
圧Ｖｒｅｆも高電圧を用いる必要が生じる。基準電圧Ｖ
ｒｅｆとしては極力電源電圧Ｖｄｄに依存しないような
ものを用いたいので、特別に、基準電圧Ｖｒｅｆを昇圧
する構成が必要となる。このため、高電圧を分圧した電
圧と基準電圧Ｖｒｅｆとを比較するほうがより好まし
い。
ｎ１の電圧に基づき、基準電圧Ｖｒｅｆとの比較処理を
行うものである。高電圧Ｖｐｐをそのままコンパレータ
１３に入力し、基準電圧Ｖｒｅｆと比較するようにして
もよいが、高電圧はノイズの影響が大きい。このため、
より精度の高い比較を行うためには高電圧を分圧した電
圧を用いる方が好ましい。また、高電圧Ｖｐｐをそのま
まコンパレータ１３にて比較するようにすると、基準電
圧Ｖｒｅｆも高電圧を用いる必要が生じる。基準電圧Ｖ
ｒｅｆとしては極力電源電圧Ｖｄｄに依存しないような
ものを用いたいので、特別に、基準電圧Ｖｒｅｆを昇圧
する構成が必要となる。このため、高電圧を分圧した電
圧と基準電圧Ｖｒｅｆとを比較するほうがより好まし
い。
【００２６】また、分圧には２つのコンデンサを用いて
いるが、２つの抵抗素子により分圧するようにしてもよ
い。
いるが、２つの抵抗素子により分圧するようにしてもよ
い。
【００２７】コンパレータ１３の一方の入力端子である
＋入力側にはノードｎ１の電圧が供給され、他方の入力
端子であるー入力側には配線１５から基準電圧Ｖｒｅｆ
が供給されている。比較精度を考慮すると、基準電圧Ｖ
ｒｅｆとしては、電源電圧Ｖｄｄに依存しないものを用
いる方が好ましい。コンパレータ１３は供給される２つ
の電圧を比較し、その比較結果を出力する。例えば、基
準電圧Ｖｒｅｆが２Ｖであり、この基準電圧Ｖｒｅｆに
応じて分圧された電圧（ノードｎ１の電圧）が２Ｖにな
るべきであるとすると、ノードｎ１の電圧が２Ｖに達し
ていない場合には、コンパレータ１３は比較結果として
Ｈレベルの出力信号を出力する。ノードｎ１の電圧が２
Ｖに達している場合には、コンパレータ１３は比較結果
としてＬレベルの出力信号を出力する。
＋入力側にはノードｎ１の電圧が供給され、他方の入力
端子であるー入力側には配線１５から基準電圧Ｖｒｅｆ
が供給されている。比較精度を考慮すると、基準電圧Ｖ
ｒｅｆとしては、電源電圧Ｖｄｄに依存しないものを用
いる方が好ましい。コンパレータ１３は供給される２つ
の電圧を比較し、その比較結果を出力する。例えば、基
準電圧Ｖｒｅｆが２Ｖであり、この基準電圧Ｖｒｅｆに
応じて分圧された電圧（ノードｎ１の電圧）が２Ｖにな
るべきであるとすると、ノードｎ１の電圧が２Ｖに達し
ていない場合には、コンパレータ１３は比較結果として
Ｈレベルの出力信号を出力する。ノードｎ１の電圧が２
Ｖに達している場合には、コンパレータ１３は比較結果
としてＬレベルの出力信号を出力する。
【００２８】Ｄ型フリップフロップ１４は、データ入力
端子Ｄにはコンパレータ１３の出力信号が入力され、ク
ロック端子には配線１６を介してトリガー信号ＴＲＧが
入力される。Ｄ型フリップフロップ１４は、トリガー信
号ＴＲＧとしてクロックパルスを受けると、このクロッ
クパルスの立ち上がりに応答して、データ入力端子Ｄに
入力されている信号を格納し、格納した信号に対応した
電圧レベルの信号を出力端子Ｑから出力する。例えば、
データ入力端子Ｄに入力されている信号の電圧レベルが
Ｈレベルであれば、出力端子Ｑからは電圧レベルがＨレ
ベルの信号を出力し、データ入力端子Ｄに入力されてい
る信号の電圧レベルがＬレベルであれば、出力端子Ｑか
らは電圧レベルがＬレベルの信号を出力する。出力端子
Ｑから出力される信号が、電圧監視回路１０の出力であ
る制御信号となる。なお、実施の形態においては、保持
手段としてＤ型フリップフロップ１４を用いているが、
同様な動作が可能であるならば、レジスタのようなもの
であってもよい。
端子Ｄにはコンパレータ１３の出力信号が入力され、ク
ロック端子には配線１６を介してトリガー信号ＴＲＧが
入力される。Ｄ型フリップフロップ１４は、トリガー信
号ＴＲＧとしてクロックパルスを受けると、このクロッ
クパルスの立ち上がりに応答して、データ入力端子Ｄに
入力されている信号を格納し、格納した信号に対応した
電圧レベルの信号を出力端子Ｑから出力する。例えば、
データ入力端子Ｄに入力されている信号の電圧レベルが
Ｈレベルであれば、出力端子Ｑからは電圧レベルがＨレ
ベルの信号を出力し、データ入力端子Ｄに入力されてい
る信号の電圧レベルがＬレベルであれば、出力端子Ｑか
らは電圧レベルがＬレベルの信号を出力する。出力端子
Ｑから出力される信号が、電圧監視回路１０の出力であ
る制御信号となる。なお、実施の形態においては、保持
手段としてＤ型フリップフロップ１４を用いているが、
同様な動作が可能であるならば、レジスタのようなもの
であってもよい。
【００２９】実施の形態においては、電圧監視回路１０
の出力である制御信号は、周辺回路の１つであるＣＰＵ
４に入力されるものとしているが、他の周辺回路、例え
ば、チャージポンプ回路１の昇圧動作を制御するように
してもよい。この場合、制御信号により、ＣＰＵ４の動
作を禁止すると同時に昇圧動作をも禁止するので、昇圧
動作に伴う消費電流が低減される。また、ＣＰＵ４が動
作の禁止による不測の処理を行い、ＣＰＵ４によるチャ
ージポンプ回路１の動作の停止ができないようなことに
なっても、ＣＰＵ４によらずに、チャージポンプ回路１
の動作を確実に制御できる。
の出力である制御信号は、周辺回路の１つであるＣＰＵ
４に入力されるものとしているが、他の周辺回路、例え
ば、チャージポンプ回路１の昇圧動作を制御するように
してもよい。この場合、制御信号により、ＣＰＵ４の動
作を禁止すると同時に昇圧動作をも禁止するので、昇圧
動作に伴う消費電流が低減される。また、ＣＰＵ４が動
作の禁止による不測の処理を行い、ＣＰＵ４によるチャ
ージポンプ回路１の動作の停止ができないようなことに
なっても、ＣＰＵ４によらずに、チャージポンプ回路１
の動作を確実に制御できる。
【００３０】ここで、電圧監視回路１０の動作タイミン
グについてを図面を用いて説明する。図２は、電圧監視
回路１０の動作タイミングを説明するタイミングチャー
トである。なお、初期状態として、Ｄ型フリップフロッ
プ１４の出力端子Ｑからは電圧レベルがＬレベルの信号
が出力されているものとする。
グについてを図面を用いて説明する。図２は、電圧監視
回路１０の動作タイミングを説明するタイミングチャー
トである。なお、初期状態として、Ｄ型フリップフロッ
プ１４の出力端子Ｑからは電圧レベルがＬレベルの信号
が出力されているものとする。
【００３１】まず、ＣＰＵ４からの半導体記憶装置１へ
のデータの書き込みあるいは消去指示に伴い、時刻ｔ０
にて、チャージポンプ回路１の動作開始され、配線６に
伝達される電圧Ｖｐｐが昇圧される。電圧Ｖｐｐが所望
の電圧（例えば、２０Ｖ）まで完全に昇圧されるべきタ
イミング（時刻ｔ１）にてトリガー信号ＴＲＧを入力す
る。これは、コンパレータ１３が確実な比較処理を完了
しているタイミングでもある。トリガー信号ＴＲＧの立
ち上がりに応じて、Ｄ型フリップフロップ１４は、コン
パレータ１３の出力信号に応答した電圧レベルの信号
を、制御信号として、出力端子Ｑから出力する。図２に
おける出力端子Ｑの波形において、時刻ｔ１以降が実線
の場合は、コンパレータ１３の出力信号の電圧レベルが
Ｌレベル（つまり、電圧Ｖｐｐが所望の電圧レベルに達
している）であったことに対応し、点線の場合は、コン
パレータ１３の出力信号の電圧レベルがＨレベル（つま
り、電圧Ｖｐｐが所望の電圧レベルに達していない）で
あったことに対応する。なお、時刻ｔ２にて、チャージ
ポンプ回路１における電圧Ｖｐｐの昇圧動作が停止され
た場合にも、出力端子Ｑの電圧は保持される。このた
め、コンパレータ１３の出力信号の電圧レベルが変更し
ても、電圧監視回路１０の出力である制御信号としての
電圧レベルは変更されないので、ＣＰＵ４への影響はな
い。
のデータの書き込みあるいは消去指示に伴い、時刻ｔ０
にて、チャージポンプ回路１の動作開始され、配線６に
伝達される電圧Ｖｐｐが昇圧される。電圧Ｖｐｐが所望
の電圧（例えば、２０Ｖ）まで完全に昇圧されるべきタ
イミング（時刻ｔ１）にてトリガー信号ＴＲＧを入力す
る。これは、コンパレータ１３が確実な比較処理を完了
しているタイミングでもある。トリガー信号ＴＲＧの立
ち上がりに応じて、Ｄ型フリップフロップ１４は、コン
パレータ１３の出力信号に応答した電圧レベルの信号
を、制御信号として、出力端子Ｑから出力する。図２に
おける出力端子Ｑの波形において、時刻ｔ１以降が実線
の場合は、コンパレータ１３の出力信号の電圧レベルが
Ｌレベル（つまり、電圧Ｖｐｐが所望の電圧レベルに達
している）であったことに対応し、点線の場合は、コン
パレータ１３の出力信号の電圧レベルがＨレベル（つま
り、電圧Ｖｐｐが所望の電圧レベルに達していない）で
あったことに対応する。なお、時刻ｔ２にて、チャージ
ポンプ回路１における電圧Ｖｐｐの昇圧動作が停止され
た場合にも、出力端子Ｑの電圧は保持される。このた
め、コンパレータ１３の出力信号の電圧レベルが変更し
ても、電圧監視回路１０の出力である制御信号としての
電圧レベルは変更されないので、ＣＰＵ４への影響はな
い。
【００３２】次に、本実施の形態の電圧監視回路１０及
びその周辺回路を内蔵するＩＣカードに適用した場合に
ついてを説明する。図３はＩＣカードにおける暗証番号
の照合処理を示すフローチャートである。
びその周辺回路を内蔵するＩＣカードに適用した場合に
ついてを説明する。図３はＩＣカードにおける暗証番号
の照合処理を示すフローチャートである。
【００３３】まず、ＩＣカードの活用の意志表示がなさ
れたことを確認する（ステップＳ１）。ＩＣカードにお
いては、例えば、電源の投入であり、カードリーダ／ラ
イタにおいては、例えば、ＩＣカードのカードリーダ／
ライタへの挿入である。
れたことを確認する（ステップＳ１）。ＩＣカードにお
いては、例えば、電源の投入であり、カードリーダ／ラ
イタにおいては、例えば、ＩＣカードのカードリーダ／
ライタへの挿入である。
【００３４】次に、エラーカウント数（暗証番号の照合
における暗証番号の不一致の連続回数）の読み出し処理
を行う（ステップＳ２）。つまり、図１におけるＣＰＵ
４から半導体記憶装置３に対して読み出し指示をする信
号が配線８から転送される。初期状態においては、エラ
ーカウント数は”０”である。
における暗証番号の不一致の連続回数）の読み出し処理
を行う（ステップＳ２）。つまり、図１におけるＣＰＵ
４から半導体記憶装置３に対して読み出し指示をする信
号が配線８から転送される。初期状態においては、エラ
ーカウント数は”０”である。
【００３５】読み出されたエラーカウント数と許容され
る不一致の連続回数（規定値）とを比較する（ステップ
３）。この比較はＣＰＵ４にて行なわれる。規定値を”
３”としている場合、初期状態においてはエラーカウン
ト数が”０”なので、”エラーカウント数≧規定値”の
関係を満足していないため、暗証番号の入力処理（ステ
ップＳ４）へ進む。
る不一致の連続回数（規定値）とを比較する（ステップ
３）。この比較はＣＰＵ４にて行なわれる。規定値を”
３”としている場合、初期状態においてはエラーカウン
ト数が”０”なので、”エラーカウント数≧規定値”の
関係を満足していないため、暗証番号の入力処理（ステ
ップＳ４）へ進む。
【００３６】ＩＣカード内部で照合処理を行う場合に
は、ＩＣカードに内蔵のＣＰＵ４にて暗証番号の照合処
理プログラムを実行し、カード媒体の表面に設けられた
入力手段から暗証番号を入力する。カードリーダ／ライ
タ側で行う場合には、暗証番号をカードリーダ／ライタ
の入力手段から入力する。以降の処理で、特に説明のな
い場合には、ＩＣカード内部で照合処理を行う場合も、
カードリーダ／ライタ側で行う場合も同様である。
は、ＩＣカードに内蔵のＣＰＵ４にて暗証番号の照合処
理プログラムを実行し、カード媒体の表面に設けられた
入力手段から暗証番号を入力する。カードリーダ／ライ
タ側で行う場合には、暗証番号をカードリーダ／ライタ
の入力手段から入力する。以降の処理で、特に説明のな
い場合には、ＩＣカード内部で照合処理を行う場合も、
カードリーダ／ライタ側で行う場合も同様である。
【００３７】入力された暗証番号と予め登録されている
暗証番号とを照合する（ステップＳ５）。予め登録され
ている暗証番号は、ＩＣカード内部で照合処理を行う場
合は、ＩＣカード内部の記憶手段に格納しておけばよ
く、カードリーダ／ライタ側で行う場合には、ＩＣカー
ド内部の記憶手段あるいは、カードリーダ／ライタとデ
ータの授受が可能なホストコンピュータに格納しておけ
ばよい。
暗証番号とを照合する（ステップＳ５）。予め登録され
ている暗証番号は、ＩＣカード内部で照合処理を行う場
合は、ＩＣカード内部の記憶手段に格納しておけばよ
く、カードリーダ／ライタ側で行う場合には、ＩＣカー
ド内部の記憶手段あるいは、カードリーダ／ライタとデ
ータの授受が可能なホストコンピュータに格納しておけ
ばよい。
【００３８】暗証番号の照合は、ＩＣカード内部で照合
処理を行う場合は、ＣＰＵ４にて行なわれ、カードリー
ダ／ライタ側で行う場合には、ＣＰＵ４あるいはホスト
コンピュータにて行われる。
処理を行う場合は、ＣＰＵ４にて行なわれ、カードリー
ダ／ライタ側で行う場合には、ＣＰＵ４あるいはホスト
コンピュータにて行われる。
【００３９】暗証番号の照合を行う構成（ＣＰＵ４やホ
ストコンピュータ）は、暗証番号の照合による判断を行
う（Ｓ６）。入力された暗証番号と登録されている暗証
番号とが一致した場合には、半導体記憶装置３の一部に
格納されているエラーカウント数をリセット（”０”に
戻す）にする（ステップＳ７）。これは、１回目あるい
は２回目の照合で不一致の場合には、エラーカウント数
が更新されて”１”あるいは”２”となっているためで
ある。ステップＳ７において、ＣＰＵ４は半導体記憶装
置３の一部に対するデータ（エラーカウント数）の消去
処理を行うこととなる。この時、チャージポンプ回路１
に対しても高電圧Ｖｐｐの発生を指示する信号が、例え
ば、ＣＰＵ４から送られる。上述したように、電圧監視
回路１０はこの高電圧Ｖｐｐを監視することとなる。
ストコンピュータ）は、暗証番号の照合による判断を行
う（Ｓ６）。入力された暗証番号と登録されている暗証
番号とが一致した場合には、半導体記憶装置３の一部に
格納されているエラーカウント数をリセット（”０”に
戻す）にする（ステップＳ７）。これは、１回目あるい
は２回目の照合で不一致の場合には、エラーカウント数
が更新されて”１”あるいは”２”となっているためで
ある。ステップＳ７において、ＣＰＵ４は半導体記憶装
置３の一部に対するデータ（エラーカウント数）の消去
処理を行うこととなる。この時、チャージポンプ回路１
に対しても高電圧Ｖｐｐの発生を指示する信号が、例え
ば、ＣＰＵ４から送られる。上述したように、電圧監視
回路１０はこの高電圧Ｖｐｐを監視することとなる。
【００４０】エラーカウント数の消去処理の後、ＩＣカ
ードは次処理（取引履歴の参照等）が許可され、使用可
能となる（ステップＳ８）。
ードは次処理（取引履歴の参照等）が許可され、使用可
能となる（ステップＳ８）。
【００４１】入力された暗証番号と登録されている暗証
番号とが不一致であった場合には、半導体記憶装置３に
対してエラーカウント数を更新にする（ステップＳ
９）。ステップＳ９において、ＣＰＵ４は半導体記憶装
置３に対するデータ（エラーカウント数）の更新処理を
行うこととなる。この更新により、エラーカウント数
は、例えば、”０”から”１”に更新される。この時、
チャージポンプ回路１に対しても高電圧Ｖｐｐの発生を
指示する信号が、例えば、ＣＰＵ４から送られる。上述
したように、電圧監視回路１０はこの高電圧Ｖｐｐを監
視することとなる。
番号とが不一致であった場合には、半導体記憶装置３に
対してエラーカウント数を更新にする（ステップＳ
９）。ステップＳ９において、ＣＰＵ４は半導体記憶装
置３に対するデータ（エラーカウント数）の更新処理を
行うこととなる。この更新により、エラーカウント数
は、例えば、”０”から”１”に更新される。この時、
チャージポンプ回路１に対しても高電圧Ｖｐｐの発生を
指示する信号が、例えば、ＣＰＵ４から送られる。上述
したように、電圧監視回路１０はこの高電圧Ｖｐｐを監
視することとなる。
【００４２】ステップＳ９の後、再び、ステップＳ３の
処理に戻る。ステップＳ３においては、更新されたエラ
ーカウント数と規定値との比較を行う。この結果、”エ
ラーカウント数≧規定値”の関係を満足していなけれ
ば、再びステップＳ４以降の処理を行う。この時、エラ
ーカウント数は、更に更新されて、”２”となる。この
後、暗証番号が一致するか、”エラーカウント数≧規定
値”の関係が満足するまで、ステップＳ３〜Ｓ６、Ｓ９
の処理が繰り返される。この後、暗証番号の不一致が連
続し、ステップＳ３にて、”エラーカウント数≧規定
値”の関係を満足すれば、ＩＣカードを利用しようとし
ている者（暗証番号の入力を行った者）がＩＣカードを
不正に使用している可能性が高いため、ＩＣカードの使
用を禁止する（ステップＳ１０）。これは、ＣＰＵ４に
対して動作を禁止する禁止信号のようなものを、電圧監
視回路１０の出力である制御信号とは別に供給する。
処理に戻る。ステップＳ３においては、更新されたエラ
ーカウント数と規定値との比較を行う。この結果、”エ
ラーカウント数≧規定値”の関係を満足していなけれ
ば、再びステップＳ４以降の処理を行う。この時、エラ
ーカウント数は、更に更新されて、”２”となる。この
後、暗証番号が一致するか、”エラーカウント数≧規定
値”の関係が満足するまで、ステップＳ３〜Ｓ６、Ｓ９
の処理が繰り返される。この後、暗証番号の不一致が連
続し、ステップＳ３にて、”エラーカウント数≧規定
値”の関係を満足すれば、ＩＣカードを利用しようとし
ている者（暗証番号の入力を行った者）がＩＣカードを
不正に使用している可能性が高いため、ＩＣカードの使
用を禁止する（ステップＳ１０）。これは、ＣＰＵ４に
対して動作を禁止する禁止信号のようなものを、電圧監
視回路１０の出力である制御信号とは別に供給する。
【００４３】また、ＩＣカードを不正に使用しようとし
て、書き込みあるいは消去に必要な電圧の半導体記憶装
置への供給を禁止するように細工された上で、第３者
が、暗証番号の照合を行うと、エラーカウント数の半導
体記憶装置への書き込み（更新）あるいは消去が行なわ
れなくなる。しかしながら、電圧監視回路１０が書き込
みあるいは消去に必要な電圧が発生していないことを検
出することで、ＣＰＵ４に対して制御信号を出力する。
ＣＰＵ４は制御信号により、動作が禁止される。
て、書き込みあるいは消去に必要な電圧の半導体記憶装
置への供給を禁止するように細工された上で、第３者
が、暗証番号の照合を行うと、エラーカウント数の半導
体記憶装置への書き込み（更新）あるいは消去が行なわ
れなくなる。しかしながら、電圧監視回路１０が書き込
みあるいは消去に必要な電圧が発生していないことを検
出することで、ＣＰＵ４に対して制御信号を出力する。
ＣＰＵ４は制御信号により、動作が禁止される。
【００４４】以上、詳細に説明したように、第１の実施
の形態における電圧監視回路１０を用いることで、この
電圧監視回路１０を内蔵するカードに対する第３者の不
正な使用を未然に防ぐことができる。よって、カードの
セキュリティが向上する。
の形態における電圧監視回路１０を用いることで、この
電圧監視回路１０を内蔵するカードに対する第３者の不
正な使用を未然に防ぐことができる。よって、カードの
セキュリティが向上する。
【００４５】また、カードに限らず、半導体記憶装置を
有する装置に対して電圧監視回路１０のような回路を設
けることにより、半導体記憶装置に書き込みあるいは消
去に用いられる電圧を供給する回路や配線に何らかの問
題（故障や断線）が生じていても、周辺回路の動作を禁
止するため、このような問題の早期発見をすることがで
きる。
有する装置に対して電圧監視回路１０のような回路を設
けることにより、半導体記憶装置に書き込みあるいは消
去に用いられる電圧を供給する回路や配線に何らかの問
題（故障や断線）が生じていても、周辺回路の動作を禁
止するため、このような問題の早期発見をすることがで
きる。
【００４６】次に、第２の実施の形態についてを図面を
用いて説明する。図４は、第２の実施の形態における電
圧監視回路２０の回路図である。なお、図４において、
図１と同等な構成要素については同じ符号を付けてい
る。
用いて説明する。図４は、第２の実施の形態における電
圧監視回路２０の回路図である。なお、図４において、
図１と同等な構成要素については同じ符号を付けてい
る。
【００４７】図４に示す第２の実施の形態においては、
活性化信号を配線２２を介して受けるレベル変換手段２
１が設けられている。また、図１において、チャージポ
ンプ回路１の出力である高電圧Ｖｐｐを配線６から供給
されていたコンデンサ１１の一端及び半導体記憶装置３
は、図４において、レベル変換手段２１の出力をそれぞ
れ受けるようになっている。図４における他の構成につ
いては、後述する半導体記憶装置９のプログラム格納構
成を除いて、図１と同様である。
活性化信号を配線２２を介して受けるレベル変換手段２
１が設けられている。また、図１において、チャージポ
ンプ回路１の出力である高電圧Ｖｐｐを配線６から供給
されていたコンデンサ１１の一端及び半導体記憶装置３
は、図４において、レベル変換手段２１の出力をそれぞ
れ受けるようになっている。図４における他の構成につ
いては、後述する半導体記憶装置９のプログラム格納構
成を除いて、図１と同様である。
【００４８】レベル変換手段２１は、配線２２から供給
される電源電圧Ｖｄｄレベルの活性化信号を高電圧Ｖｐ
ｐレベルにレベル変換する。このレベル変換には、チャ
ージポンプ回路１にて発生する高電圧Ｖｐｐを利用する
ものである。このレベル変換した信号をレベル変換手段
２１の出力とする。活性化信号は、例えば、ＣＰＵ４が
発生するものとする。活性化信号は活性化信号の発生
（通常では接地電圧レベル（０Ｖレベル）の活性化信号
を電源電圧Ｖｄｄレベルの信号とすること）を実行する
プログラムにより行われる。このプログラムは、半導体
記憶回路３へのアクセス処理（エラーカウント更新や消
去処理）のプログラムや、暗証番号の照合、取引履歴情
報に対する処理等のＩＣカードにおける様々な処理を実
行するためのプログラムを格納したプログラム格納用の
半導体記憶装置９に格納しておく。プログラム格納用の
半導体記憶装置９としては、例えばプログラマブルメモ
リであるマスクＲＯＭである。
される電源電圧Ｖｄｄレベルの活性化信号を高電圧Ｖｐ
ｐレベルにレベル変換する。このレベル変換には、チャ
ージポンプ回路１にて発生する高電圧Ｖｐｐを利用する
ものである。このレベル変換した信号をレベル変換手段
２１の出力とする。活性化信号は、例えば、ＣＰＵ４が
発生するものとする。活性化信号は活性化信号の発生
（通常では接地電圧レベル（０Ｖレベル）の活性化信号
を電源電圧Ｖｄｄレベルの信号とすること）を実行する
プログラムにより行われる。このプログラムは、半導体
記憶回路３へのアクセス処理（エラーカウント更新や消
去処理）のプログラムや、暗証番号の照合、取引履歴情
報に対する処理等のＩＣカードにおける様々な処理を実
行するためのプログラムを格納したプログラム格納用の
半導体記憶装置９に格納しておく。プログラム格納用の
半導体記憶装置９としては、例えばプログラマブルメモ
リであるマスクＲＯＭである。
【００４９】ここで、プログラム格納用の半導体記憶装
置９内におけるプログラム格納状態についてを図５に示
す。図５において、図面上方が下位アドレス側で下方が
上位アドレス側とする。
置９内におけるプログラム格納状態についてを図５に示
す。図５において、図面上方が下位アドレス側で下方が
上位アドレス側とする。
【００５０】下位アドレス側であるメモリ領域３１に
は、半導体記憶装置３に対する処理を行うためのプログ
ラムが格納されている。このプログラムにはエラーカウ
ント数の書き込みや消去を実行するプログラムも格納さ
れている。
は、半導体記憶装置３に対する処理を行うためのプログ
ラムが格納されている。このプログラムにはエラーカウ
ント数の書き込みや消去を実行するプログラムも格納さ
れている。
【００５１】メモリ領域３２には、活性化信号の発生を
実行するプログラムが格納されている。活性化信号の発
生を実行するプログラムには、活性化信号の発生の実行
後に上記メモリ領域３１のエラーカウント数の書き込み
や消去を実行するプログラムへジャンプする命令が含ま
れている。
実行するプログラムが格納されている。活性化信号の発
生を実行するプログラムには、活性化信号の発生の実行
後に上記メモリ領域３１のエラーカウント数の書き込み
や消去を実行するプログラムへジャンプする命令が含ま
れている。
【００５２】メモリ領域３３には、暗証番号の照合を実
行するプログラムを含むアプリケーションプログラムが
格納されている。暗証番号の照合を実行するプログラム
には、図３のフローチャートのステップＳ６の実行後に
上記メモリ領域３２の活性化信号の発生を実行するプロ
グラムへジャンプする命令が含まれている。
行するプログラムを含むアプリケーションプログラムが
格納されている。暗証番号の照合を実行するプログラム
には、図３のフローチャートのステップＳ６の実行後に
上記メモリ領域３２の活性化信号の発生を実行するプロ
グラムへジャンプする命令が含まれている。
【００５３】メモリ領域３４、３５はその他の処理に用
いられるプログラムが格納可能な領域である。暗証番号
の照合を実行するプログラムを第１のプログラムとし、
活性化信号の発生を実行するプログラムを第２のプログ
ラムとし、エラーカウント数の書き込みや消去を実行す
るプログラムを第３のプログラムとすると、第１のプロ
グラムの指示で第２のプログラムが実行され、第２のプ
ログラムの指示で、第３のプログラムが実行されること
となる。また、これら３つのプログラムはメモリ領域３
４、３５を挟んで、それぞれ分散して格納されている。
いられるプログラムが格納可能な領域である。暗証番号
の照合を実行するプログラムを第１のプログラムとし、
活性化信号の発生を実行するプログラムを第２のプログ
ラムとし、エラーカウント数の書き込みや消去を実行す
るプログラムを第３のプログラムとすると、第１のプロ
グラムの指示で第２のプログラムが実行され、第２のプ
ログラムの指示で、第３のプログラムが実行されること
となる。また、これら３つのプログラムはメモリ領域３
４、３５を挟んで、それぞれ分散して格納されている。
【００５４】このように構成された電圧監視回路２０の
動作についてを以下に説明する。図３におけるフローチ
ャートを用いると、ステップＳ１〜Ｓ６においては、第
１の実施の形態と同様である。なお、ステップＳ５、Ｓ
６は第１のプログラムである暗証番号の照合を実行する
プログラムにて行われる。
動作についてを以下に説明する。図３におけるフローチ
ャートを用いると、ステップＳ１〜Ｓ６においては、第
１の実施の形態と同様である。なお、ステップＳ５、Ｓ
６は第１のプログラムである暗証番号の照合を実行する
プログラムにて行われる。
【００５５】図３において、ステップＳ６からステップ
Ｓ７あるいはステップＳ９の実行へ移る際、第２の実施
の形態においては、第１のプログラムの指示により、ま
ず第２のプログラムを実行する。第２のプログラムの実
行により、活性化信号が発生される。つまり、第２のプ
ログラムの実行がなされることで、レベル変換手段２１
によるレベル変換が可能となり、チャージポンプ回路１
の動作状態次第で、書き込みあるいは消去に用いられる
高電圧Ｖｐｐを半導体記憶装置３へ供給することが可能
となる。この後、第２のプログラムの指示により、第３
のプログラムである、半導体記憶装置３への書き込みあ
るいは消去処理が指示されることになる。なお、チャー
ジポンプ回路１の動作は第２あるいは第３のプログラム
にて指示すればよい。
Ｓ７あるいはステップＳ９の実行へ移る際、第２の実施
の形態においては、第１のプログラムの指示により、ま
ず第２のプログラムを実行する。第２のプログラムの実
行により、活性化信号が発生される。つまり、第２のプ
ログラムの実行がなされることで、レベル変換手段２１
によるレベル変換が可能となり、チャージポンプ回路１
の動作状態次第で、書き込みあるいは消去に用いられる
高電圧Ｖｐｐを半導体記憶装置３へ供給することが可能
となる。この後、第２のプログラムの指示により、第３
のプログラムである、半導体記憶装置３への書き込みあ
るいは消去処理が指示されることになる。なお、チャー
ジポンプ回路１の動作は第２あるいは第３のプログラム
にて指示すればよい。
【００５６】チャージポンプ回路１及びレベル変換手段
２１がともに動作することで、電圧監視回路２０のコン
デンサ１１の一端にも高電圧Ｖｐｐが供給される。よっ
て、第１の実施の形態と同様に電圧の監視を行うことが
できる。以降の動作は第１の実施の形態と同様である。
２１がともに動作することで、電圧監視回路２０のコン
デンサ１１の一端にも高電圧Ｖｐｐが供給される。よっ
て、第１の実施の形態と同様に電圧の監視を行うことが
できる。以降の動作は第１の実施の形態と同様である。
【００５７】以上、詳細に説明したように、第２の実施
の形態における電圧監視回路２０においては、第１の実
施の形態と同様な効果が得られる。さらに、第２の実施
の形態においては、活性化信号の発生（活性化信号の電
圧レベルを電源電圧Ｖｄｄレベルとすること）が行われ
ない限り、半導体記憶装置３に、書き込みあるいは消去
に用いられる電圧を供給しないようにしている。このた
め、活性化信号を発生する構成部分（実施の形態におい
てはＣＰＵ４内部の構成としているがこれに限らない）
に故障等が生じて活性化信号の発生ができない場合に
は、高電圧Ｖｐｐが電圧監視回路２０に供給されないた
め、電圧監視回路２０にてＣＰＵ４の動作を禁止するこ
とができる。このため、故障の早期発見が可能となる。
の形態における電圧監視回路２０においては、第１の実
施の形態と同様な効果が得られる。さらに、第２の実施
の形態においては、活性化信号の発生（活性化信号の電
圧レベルを電源電圧Ｖｄｄレベルとすること）が行われ
ない限り、半導体記憶装置３に、書き込みあるいは消去
に用いられる電圧を供給しないようにしている。このた
め、活性化信号を発生する構成部分（実施の形態におい
てはＣＰＵ４内部の構成としているがこれに限らない）
に故障等が生じて活性化信号の発生ができない場合に
は、高電圧Ｖｐｐが電圧監視回路２０に供給されないた
め、電圧監視回路２０にてＣＰＵ４の動作を禁止するこ
とができる。このため、故障の早期発見が可能となる。
【００５８】また、活性化信号の発生を実行するプログ
ラムである第２のプログラムを、暗証番号の照合を実行
するプログラムを第１のプログラムとエラーカウント数
の書き込みや消去を実行するプログラムを第３のプログ
ラムとは分離して設けているので、ＣＰＵ４の暴走によ
り第１のプログラムから第３のプログラムへ突然ジャン
プしても、活性化信号が発生しないため、半導体記憶装
置３への書き込みや消去に用いられる電圧が発生するこ
とがない。このため、電圧監視回路２０により暴走した
ＣＰＵ４の動作を禁止することができ、また、半導体記
憶装置３に格納しているデータの不測な書き変わりを防
止できる。
ラムである第２のプログラムを、暗証番号の照合を実行
するプログラムを第１のプログラムとエラーカウント数
の書き込みや消去を実行するプログラムを第３のプログ
ラムとは分離して設けているので、ＣＰＵ４の暴走によ
り第１のプログラムから第３のプログラムへ突然ジャン
プしても、活性化信号が発生しないため、半導体記憶装
置３への書き込みや消去に用いられる電圧が発生するこ
とがない。このため、電圧監視回路２０により暴走した
ＣＰＵ４の動作を禁止することができ、また、半導体記
憶装置３に格納しているデータの不測な書き変わりを防
止できる。
【００５９】特に、第１のプログラム、第２のプログラ
ム、第３のプログラムをそれぞれできるだけ分散して、
プログラム格納用の半導体記憶装置９に格納しておけ
ば、上記のようなＣＰＵ４の暴走に対して、より確実に
対応することが望める。
ム、第３のプログラムをそれぞれできるだけ分散して、
プログラム格納用の半導体記憶装置９に格納しておけ
ば、上記のようなＣＰＵ４の暴走に対して、より確実に
対応することが望める。
【００６０】なお、チャージポンプ回路１及びレベル変
換手段２１は、半導体記憶装置３が電源電圧Ｖｄｄを用
いて書き込みや消去が可能であるならば特に必要ない
が、代わりに、活性化信号を半導体記憶装置３及びコン
デンサ１１の一端へ供給するようにしてもよい。この場
合、活性化信号を用いて、半導体記憶装置３は書き込み
や消去を行うこととなる。
換手段２１は、半導体記憶装置３が電源電圧Ｖｄｄを用
いて書き込みや消去が可能であるならば特に必要ない
が、代わりに、活性化信号を半導体記憶装置３及びコン
デンサ１１の一端へ供給するようにしてもよい。この場
合、活性化信号を用いて、半導体記憶装置３は書き込み
や消去を行うこととなる。
【００６１】また、レベル変換回路２１の代わりに、チ
ャージポンプ回路１にて発生した電圧を、半導体記憶装
置３及びコンデンサ１１の一端への供給を制御するトラ
ンスファーゲートを設けてもよい。この場合、トランス
ファーゲートの動作制御に活性化信号を用いることで、
上述の効果を得ることができる。半導体記憶装置３が書
き込みあるいは消去に高電圧Ｖｐｐを用いるものであれ
ば、活性化信号の電圧を高電圧Ｖｐｐにする必要があ
る。なお、チャージポンプ回路１の代わりに電源電圧Ｖ
ｄｄの供給をこのトランスファーゲートにて制御するよ
うにすれば、半導体記憶装置３として電源電圧Ｖｄｄを
用いて書き込みや消去が可能であるものを適用すること
ができ、この場合、活性化信号の電圧も電源電圧Ｖｄｄ
でよい。
ャージポンプ回路１にて発生した電圧を、半導体記憶装
置３及びコンデンサ１１の一端への供給を制御するトラ
ンスファーゲートを設けてもよい。この場合、トランス
ファーゲートの動作制御に活性化信号を用いることで、
上述の効果を得ることができる。半導体記憶装置３が書
き込みあるいは消去に高電圧Ｖｐｐを用いるものであれ
ば、活性化信号の電圧を高電圧Ｖｐｐにする必要があ
る。なお、チャージポンプ回路１の代わりに電源電圧Ｖ
ｄｄの供給をこのトランスファーゲートにて制御するよ
うにすれば、半導体記憶装置３として電源電圧Ｖｄｄを
用いて書き込みや消去が可能であるものを適用すること
ができ、この場合、活性化信号の電圧も電源電圧Ｖｄｄ
でよい。
【００６２】以上、詳細に説明したが、本発明の電圧監
視回路は上記実施の形態における構成に限定されるもの
ではないことは上述の説明からも理解される通りであ
る。
視回路は上記実施の形態における構成に限定されるもの
ではないことは上述の説明からも理解される通りであ
る。
【００６３】また、本発明の電圧監視回路が適用される
装置もＩＣカードに限らず、メモリカードとして広く適
用可能であり、カードに限らず、同様な課題を有する装
置であれば、本発明を適用することでその課題を解決可
能である。実施の形態においては、カードに適用した場
合を例に、カードへの適用おける特徴や利点を説明して
いる。
装置もＩＣカードに限らず、メモリカードとして広く適
用可能であり、カードに限らず、同様な課題を有する装
置であれば、本発明を適用することでその課題を解決可
能である。実施の形態においては、カードに適用した場
合を例に、カードへの適用おける特徴や利点を説明して
いる。
【００６４】
【発明の効果】本発明は、書き込みあるいは消去に必要
な電圧の半導体記憶装置への供給に対する故障を早期に
発見できる電圧監視回路を実現できる。
な電圧の半導体記憶装置への供給に対する故障を早期に
発見できる電圧監視回路を実現できる。
【００６５】また、本発明は、電圧監視回路における動
作を精度よく行うことができる。
作を精度よく行うことができる。
【００６６】また、本発明は、電圧監視回路をメモリカ
ードに適用することで、書き込みあるいは消去に必要な
電圧の半導体記憶装置への供給を禁止するように細工さ
れても、セキュリティを保つことができる。
ードに適用することで、書き込みあるいは消去に必要な
電圧の半導体記憶装置への供給を禁止するように細工さ
れても、セキュリティを保つことができる。
【図１】本発明の第１の実施の形態における電圧監視回
路１０の回路図である。
路１０の回路図である。
【図２】本発明の第１の実施の形態における電圧監視回
路１０の動作タイミングを説明するタイミングチャート
である。
路１０の動作タイミングを説明するタイミングチャート
である。
【図３】ＩＣカードにおける暗証番号の照合処理を示す
フローチャートである。
フローチャートである。
【図４】本発明の第２の実施の形態における電圧監視回
路２０の回路図である。
路２０の回路図である。
【図５】本発明の第２の実施の形態におけるプログラム
格納用の半導体記憶装置９内のプログラム格納状態を示
す図である。
格納用の半導体記憶装置９内のプログラム格納状態を示
す図である。
【符号の説明】 １ チャージポンプ回路 ３ 半導体記憶装置（エラーカウント数格納用） ４ ＣＰＵ ９ 半導体記憶装置（プログラム格納用） １０、２０ 電圧監視回路 １１、１２ コンデンサ １３ コンパレータ １４ Ｄ型フリップフロップ ２１ レベル変換手段
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｋ 17/00 Ｇ０６Ｆ 1/00 ３４１Ｐ Ｆターム(参考） 5B011 DB05 DC01 DC06 EA06 GG04 5B017 AA07 BA05 CA14 5B018 GA07 LA03 MA24 NA06 QA05 5B058 KA33
Claims (7)
- 【請求項１】 所望の電圧を監視する電圧監視回路にお
いて、 前記所望の電圧として、半導体記憶装置へのデータの書
き込みあるいは消去時に用いられる電圧が許容される電
圧であるか否かを検出し、周辺回路の動作を制御する制
御信号を検出結果として出力する検出手段を有すること
を特徴とする電圧監視回路。 - 【請求項２】 請求項１記載の電圧監視回路において、
前記検出手段は、前記所望の電圧に応じた電圧と基準電
圧とを比較し、出力信号として比較結果を出力する比較
手段と、前記比較手段からの出力信号を保持し、該出力
信号に応じた信号を、前記制御信号として出力する保持
手段とを有することを特徴とする電圧監視回路。 - 【請求項３】 請求項２記載の電圧監視回路において、
前記半導体記憶装置は、書き込みあるいは消去時に電源
電圧より高い高電圧を用いる不揮発性メモリであり、前
記検出手段は、供給される該高電圧を分圧する分圧手段
を有し、該分圧手段にて分圧した電圧を前記比較手段に
て前記基準電圧と比較することを特徴とする電圧監視回
路。 - 【請求項４】 請求項３記載の電圧監視回路において、
前記検出手段は、外部にて生成された高電圧に基づき、
前記電源電圧相当の活性化信号を高電圧にレベル変換し
て、該レベル変換した該高電圧を前記分圧手段に供給す
るレベル変換手段を有することを特徴とする電圧監視回
路。 - 【請求項５】 請求項４記載の電圧監視回路を内蔵する
メモリカードにおいて、前記半導体記憶装置の一部に書
き込まれるあるいは消去されるデータは暗証番号の照合
回数であり、該暗証番号の照合処理は、該半導体記憶装
置とは独立して設けられたプログラム格納用の半導体記
憶装置に格納された第１のプログラムにより行なわれ、
前記活性化信号の発生は、該プログラム格納用の半導体
記憶装置に格納された第２のプログラムにより行なわれ
ることを特徴とするメモリカード。 - 【請求項６】 請求項５記載のメモリカードにおいて、
前記プログラム格納用の半導体記憶装置中にて、前記第
１のプログラムと、前記第２のプログラムと、前記暗証
番号の照合回数が書き込まれるあるいは消去される前記
半導体記憶装置へのアクセス処理する第３のプログラム
とが分散して格納され、該第２のプログラムの実行は該
第１のプログラムにより指示され、該第３のプログラム
の実行は該第２のプログラムにより指示されることを特
徴とするメモリカード。 - 【請求項７】 請求項１〜４のいずれかに記載の電圧監
視回路を内蔵するメモリカードにおいて、前記半導体記
憶装置の一部に書き込まれるあるいは消去されるデータ
は暗証番号の照合回数であることを特徴とするメモリカ
ード。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19168898A JP4231572B2 (ja) | 1998-07-07 | 1998-07-07 | 電圧監視回路及びそれを内蔵したメモリカード |
| SG9803161A SG83105A1 (en) | 1998-07-07 | 1998-08-20 | Voltage monitoring circuit and memory card incorporating the same |
| EP98116475A EP0971312B1 (en) | 1998-07-07 | 1998-09-01 | Voltage monitoring circuit and memory card incorporating the same |
| DE69835282T DE69835282T2 (de) | 1998-07-07 | 1998-09-01 | Schaltungsanordnung zur Spannungsüberwachung und Speicherkarte mit einer solchen Schaltung |
| US09/172,604 US6233201B1 (en) | 1998-07-07 | 1998-10-15 | Voltage monitoring circuit and memory card incorporating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19168898A JP4231572B2 (ja) | 1998-07-07 | 1998-07-07 | 電圧監視回路及びそれを内蔵したメモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000020411A true JP2000020411A (ja) | 2000-01-21 |
| JP4231572B2 JP4231572B2 (ja) | 2009-03-04 |
Family
ID=16278817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19168898A Expired - Fee Related JP4231572B2 (ja) | 1998-07-07 | 1998-07-07 | 電圧監視回路及びそれを内蔵したメモリカード |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6233201B1 (ja) |
| EP (1) | EP0971312B1 (ja) |
| JP (1) | JP4231572B2 (ja) |
| DE (1) | DE69835282T2 (ja) |
| SG (1) | SG83105A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073041A (ja) * | 2005-09-08 | 2007-03-22 | Samsung Electronics Co Ltd | 電圧グリッチ検出回路とその検出方法 |
| JP2008102908A (ja) * | 2006-09-08 | 2008-05-01 | Toshiba Corp | メモリ信頼性を向上させるシステム及び方法 |
| JP2010033626A (ja) * | 2008-07-25 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751740B1 (en) * | 2000-08-11 | 2004-06-15 | Sun Microsystems, Inc. | Method and system for using a combined power detect and presence detect signal to determine if a memory module is connected and receiving power |
| US20050013106A1 (en) | 2003-07-17 | 2005-01-20 | Takiar Hem P. | Peripheral card with hidden test pins |
| US7416132B2 (en) | 2003-07-17 | 2008-08-26 | Sandisk Corporation | Memory card with and without enclosure |
| EP1649410A2 (en) | 2003-07-17 | 2006-04-26 | SanDisk Corporation | Memory card with raised portion |
| US7164611B2 (en) * | 2004-10-26 | 2007-01-16 | Micron Technology, Inc. | Data retention kill function |
| CN101521044B (zh) * | 2008-02-28 | 2012-04-04 | 华邦电子股份有限公司 | 存储器及其电压监控装置 |
| JP2010267368A (ja) * | 2009-04-17 | 2010-11-25 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| US8811076B2 (en) * | 2012-07-30 | 2014-08-19 | Sandisk Technologies Inc. | Systems and methods of updating read voltages |
| US8874992B2 (en) | 2012-08-31 | 2014-10-28 | Sandisk Technologies Inc. | Systems and methods to initiate updating of reference voltages |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4608486A (en) * | 1983-01-03 | 1986-08-26 | Patrick Berstein | Data entry system |
| JPH0734215B2 (ja) * | 1985-02-27 | 1995-04-12 | 株式会社日立製作所 | Ｉｃカ−ド |
| JP2533612B2 (ja) * | 1988-05-16 | 1996-09-11 | 富士通株式会社 | メモリのデ―タ保護方式 |
| US5537584A (en) * | 1989-06-13 | 1996-07-16 | Hitachi Maxell, Ltd. | Power instability control of a memory card and a data processing device therefor |
| FR2654237B1 (fr) * | 1989-11-03 | 1992-01-17 | Europ Rech Electr Lab | Procede de protection contre l'inhibition non autorisee d'ecriture de certaines zones de memoire d'une carte a microprocesseur, et dispositif de mise en óoeuvre. |
| JP2788680B2 (ja) * | 1991-06-10 | 1998-08-20 | キヤノン株式会社 | 電子機器及びそのデータ入出力制御方法 |
| US5475381A (en) * | 1992-01-28 | 1995-12-12 | Servio Logic Corp. | High speed infrared communications system using pulse sets |
| US5596263A (en) * | 1993-12-01 | 1997-01-21 | Siemens Energy & Automation, Inc. | Electrical power distribution system apparatus-resident personality memory module |
| US5664089A (en) * | 1994-04-26 | 1997-09-02 | Unisys Corporation | Multiple power domain power loss detection and interface disable |
| US5798961A (en) * | 1994-08-23 | 1998-08-25 | Emc Corporation | Non-volatile memory module |
| US5694356A (en) | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
| DE19506921C2 (de) * | 1995-02-28 | 1997-03-20 | Orga Kartensysteme Gmbh | Verfahren zur Durchführung eines Geheimcodevergleiches bei einem mikroprozessorgestützten, tragbaren Datenträger |
| JP3720878B2 (ja) * | 1995-08-10 | 2005-11-30 | 大日本印刷株式会社 | Ｉｃカード |
| FR2745415B1 (fr) * | 1996-02-22 | 1998-05-22 | Sgs Thomson Microelectronics | Circuit d'inhibition de fonctionnement |
| FR2749698B1 (fr) * | 1996-06-07 | 1998-09-04 | Inside Technologies | Memoire remanente effacable et programmable electriquement, protegee contre les coupures d'alimentation |
-
1998
- 1998-07-07 JP JP19168898A patent/JP4231572B2/ja not_active Expired - Fee Related
- 1998-08-20 SG SG9803161A patent/SG83105A1/en unknown
- 1998-09-01 DE DE69835282T patent/DE69835282T2/de not_active Expired - Lifetime
- 1998-09-01 EP EP98116475A patent/EP0971312B1/en not_active Expired - Lifetime
- 1998-10-15 US US09/172,604 patent/US6233201B1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073041A (ja) * | 2005-09-08 | 2007-03-22 | Samsung Electronics Co Ltd | 電圧グリッチ検出回路とその検出方法 |
| JP4554573B2 (ja) * | 2005-09-08 | 2010-09-29 | 三星電子株式会社 | 電圧グリッチ検出回路とその検出方法 |
| JP2008102908A (ja) * | 2006-09-08 | 2008-05-01 | Toshiba Corp | メモリ信頼性を向上させるシステム及び方法 |
| JP2010033626A (ja) * | 2008-07-25 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69835282D1 (de) | 2006-08-31 |
| JP4231572B2 (ja) | 2009-03-04 |
| EP0971312A3 (en) | 2000-12-20 |
| US6233201B1 (en) | 2001-05-15 |
| DE69835282T2 (de) | 2007-08-02 |
| EP0971312A2 (en) | 2000-01-12 |
| EP0971312B1 (en) | 2006-07-19 |
| SG83105A1 (en) | 2001-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5991519A (en) | Secure memory having multiple security levels | |
| KR100489757B1 (ko) | 프로그램 가능한 액세스 보호 기능을 갖는 메모리 장치 및 그 메모리 장치의 동작 방법 | |
| US5101121A (en) | Security locks for integrated circuit | |
| JP3223375B2 (ja) | フェイルセーフ不揮発性メモリプログラミングシステムおよびそのための方法 | |
| JP4231572B2 (ja) | 電圧監視回路及びそれを内蔵したメモリカード | |
| JP4124692B2 (ja) | 不揮発性半導体記憶装置 | |
| US5890191A (en) | Method and apparatus for providing erasing and programming protection for electrically erasable programmable read only memory | |
| JPH03500944A (ja) | 電気的消去及び再プログラムが可能な不揮発性メモリを含むデータ処理システム | |
| CN112507398B (zh) | 物理不可复制函数代码生成装置及其方法 | |
| US5442165A (en) | Secure IC card system with reusable prototype IC card | |
| JP2001084780A (ja) | 不揮発性半導体記憶装置 | |
| JP2002230985A (ja) | 不揮発性半導体記憶装置及びその制御方法 | |
| US6064603A (en) | Non-volatile semiconductor storage device | |
| JPH08249244A (ja) | データ保持回路 | |
| US5925139A (en) | Microcomputer capable of preventing writing errors in a non-volatile memory | |
| US5264742A (en) | Security locks for integrated circuit | |
| US6693829B2 (en) | Testing method for a reading operation in a non volatile memory | |
| US5941987A (en) | Reference cell for integrated circuit security | |
| JP3668514B2 (ja) | 半導体記憶装置 | |
| US5355336A (en) | Memory device and a method for prohibiting writing to the memory device | |
| JP2003059283A (ja) | 半導体記憶装置 | |
| JP2003100088A (ja) | 半導体集積回路 | |
| KR20040019220A (ko) | 모니터의 이이피롬의 데이터 보호 장치 및 방법 | |
| JPS62197995A (ja) | メモリの書込み消去装置 | |
| JPS60153581A (ja) | 不正使用防止機能を有するｉｃカ−ド |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060201 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060509 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060923 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060929 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061013 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081208 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |