JP4124692B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域と、電源電圧を昇圧して前記記憶領域の書き換えに必要な電圧を発生する昇圧回路とを有するフラッシュメモリ等の不揮発性半導体記憶装置に関し、更に、当該不揮発性記憶装置を搭載したＩＣモジュールやＩＣカードに関し、特に、これらの消費電力調整機能（パワーマネージメント機能）に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域を持つ不揮発性半導体記憶装置の一つとして、例えば、フラッシュメモリが挙げられる。図４に、フラッシュメモリの代表的なセルの構造図を示す。このセルは１セル当たり１ビット（２値）または３値以上のデータ記憶が可能な構成であり、コントロールゲート５１、フローティングゲート５２、ソース５３、ドレイン５４からなり、フローティングゲート型電解効果トランジスタと呼ばれる。また、ソース５３がある一定数分（例えばブロック）のメモリセルに対して共通に設けられている。メモリアレイ（メモリアレイブロック）は、図５に示すように、ｎ×ｍ個のメモリセルをアレイ状に配列し、メモリセル各列のｎ個のコントロールゲートと各別に接続されたｍ本のワード線と、メモリセル各行のｍ個のドレインと各別に接続されたｎ本のビット線を備えて構成されている。
【０００３】
次に、フラッシュメモリの動作について簡単に述べる。メモリセルへのデータの書き込みは、選択されたワード線からコントロールゲートに高電圧（例えば１２Ｖ）、同様に選択されたビット線からドレインに高電圧（例えば７Ｖ）、ソースに低電圧（例えば０Ｖ）を印加し、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲートに注入することにより行う。
【０００４】
一方、メモリセルのデータの消去は、コントロールゲートに低電圧（例えば０Ｖ）、ドレインに低電圧（例えば０Ｖ）、ソースに高電圧（例えば１２Ｖ）を印加し、フローティングゲート・ソース間に高電界を発生させ、トンネル現象を利用してフローティングゲート内の電子をソース側に引き抜くことにより行う。
【０００５】
フラッシュメモリでは、メモリセルのフローティングゲート内の電子の多寡によってメモリセルを構成するフローティングゲート型電解効果トランジスタの閾値電圧が変化し、書き込み状態で閾値電圧が高く、消去状態で閾値電圧が低くなり、データの記憶が行われる。
【０００６】
更に、メモリセルからのデータの読み出しは、コントロールゲートに高電圧（例えば５Ｖ）、同様にドレインに低電圧（例えば１Ｖ）、ソースに低電圧（例えば０Ｖ）を印加し、この時にビット線に流れる閾値電圧の違いによるメモリセル電流の大小を内部のセンスアンプによって増幅して、データの「１」及び「０」の判定（２値データの場合）を行う。
【０００７】
ここで、書き込み時にドレインの電圧をコントロールゲートよりも低めに設定しているのは、書き込みを行わないメモリセルに対して寄生的な弱い書き込み（ソフトプログラム）を極力防ぐためである。これは、前述のように同じワード線或いは同じビット線に複数のメモリセルが共通して接続されているためである。
【０００８】
このように高信頼性を保ってフラッシュメモリへのデータの書き込み及び消去（以下、両動作を総称して単に「書き換え」と称す。）を行うためには、非常に複雑な制御を必要とする。そのため最近のフラッシュメモリを搭載した半導体装置には、ユーザの使い勝手をよくするために、ステートマシンと呼ばれる制御回路を内蔵して、ユーザ側から見て自動的に書き換えを実現しているものが多い。例えば、下記特許文献１〜３等に開示されているフラッシュメモリにおいてステートマシンと呼ばれる制御回路を用いた制御がなされている。
【０００９】
フラッシュメモリの具体的な構成例を図７に示す。メモリアレイ２４は、図５に示した構成のメモリセルの配列であり、ワード線は行デコーダ２２と、ビット線は列デコーダ２３と接続されている。
【００１０】
昇圧回路３０はデータの書き込み及び消去時に動作し、当該動作に必要な高電圧を発生する（例えば１２Ｖ）。書き込み・消去電圧発生回路２１は、昇圧回路３０により昇圧された高電圧（例えば１２Ｖ）から、書き換え動作時に必要な高電圧を発生する回路である。例えば、書き込み時のメモリセルのドレインに印加される高電圧（例えば７Ｖ）は、前記書き込み・消去電圧発生回路２１内にあるレギュレータ回路(図示せず)を介して降圧して発生させる。書き込み時のメモリセルのコントロールゲートに印加される電圧は、書き込み・消去電圧発生回路２１より行デコーダ２２とワード線を介して、またドレインに印加される電圧は列デコーダ２３とビット線を介して供給される。また、消去時のメモリセルのソースに印加される電圧は、書き込み・消去電圧発生回路２１より、ソース電圧切り替え回路(図示せず)を介して供給される。
【００１１】
読み出し時にメモリセルのコントロールゲートに与えられる５Ｖは、Ｖｃｃが５Ｖより低い場合には(例えば３.３Ｖ)、昇圧回路３０により５Ｖを発生して、行デコーダを介して供給される(図示せず)。
【００１２】
制御回路４１は、書き換え動作時に、制御バスを介して昇圧回路３０、書き込み・消去電圧発生回路２１、行デコーダ２２、列デコーダ２３、センスアンプ２５、入出力バッファ２７、アドレスレジスタ２６、基準電圧発生回路３１、読み出しデータレジスタ、書き込みデータレジスタ２９を所定のアルゴリズムに基づき制御する。
【００１３】
一般的なフラッシュメモリは、全ての動作に必要な電源（以下Ｖｃｃと称す）と、書き込え時にのみ必要な電源（以下Ｖｐｐと称す）の２種類の電源がある。メモリセルの書き換え時には昇圧回路３０により電源電圧Ｖｐｐから昇圧され、読み出し時に例えばＶｃｃが５Ｖより低い場合には、昇圧回路３０により電源電圧Ｖｃｃから昇圧される。
【００１４】
また、最近のフラッシュメモリには、電源電圧Ｖｃｃしかないものも発売されている。この場合、昇圧回路３０には電源電圧Ｖｃｃが供給され、電源電圧Ｖｃｃより所望の電圧を発生する。
【００１５】
図１１のフローチャートに、フラッシュメモリの書き込み動作のアルゴリズム（処理手順）を示す。電源電圧Ｖｃｃおよび電源電圧Ｖｐｐがある場合について説明する。書き込み動作がスタートすると、先ず、書き込みデータを期待値として書き込みデータレジスタ２９に取り込む（＃１０）。次に、昇圧回路３０と書き込み・消去電圧発生回路２１を順次イネーブル（動作可能）にする（＃２０、＃３０）。書き込み・消去電圧発生回路２１が所望の電圧を出力できるまでの時間待ちを行い、電圧検出回路３７により、電源電圧（Ｖｐｐ）、昇圧回路の出力電圧、書き込み・消去電圧発生回路の出力電圧の何れかのチェックを行う（＃４０）。電圧レベルが所望の基準電圧より低い場合（例えば、Ｖｐｐが２.７Ｖ以下、昇圧回路の出力電圧が８.５Ｖ以下)、メモリセルに書き込み電圧の印加を行わず、「書き込み動作失敗」状態とする。
【００１６】
前記電圧レベルが所望の基準電圧に達している場合は、メモリセルに書き込み電圧の印加を行う（＃５０）。書き込み電圧の印加は、例えば２値メモリセルの場合、書き込みデータの内、データ値「０」のビットに対応するメモリセルに対して行う。一般に、フラッシュメモリでは、消去状態でのメモリセルのデータ値が「１」であるので、書き込みデータの「１」については、対応するメモリセルへの書き込みは不要となる。例えば、書き込みデータ長が１６ビットで、書き込みデータがＦＦＥＥＨ（ＨはＦＦＥＥが１６進データであることを示している。）、つまり、「１１１１１１１１１１１０１１１０」の場合、ビット０（最下位ビット）とビット４（最下位から５番面のビット）に書き込みが行われる。書き込み電圧を同時に印加可能なメモリセル数（以後簡単に書き込みビット数と言う。）が２ビットの場合、書き込みデータを８分割し、書き込み電圧印加動作を８回繰り返す（＃５０、＃６０）。但し、分割された２ビット単位の書き込みデータが「１１」の場合は、当該２ビットに対応するメモリセルに対しては書き込み電圧の印加は行われない。書き込み電圧印加終了後、ベリファイ（書き込みデータ検証のための読み出し）を実施する（＃７０）。
【００１７】
メモリセルのデータ値はセンスアンプ２５により、「１」と「０」のデータに変換され、読み出しデータレジスタ２８に格納される。制御回路４１は、書き込みデータレジスタ２９と読み出しデータレジスタ２８との比較を行う（＃８０）。比較結果が不一致の場合には、不一致となったメモリセルに対して、再度書き込み電圧の印加を行う（＃９０、＃４０、＃５０〜）。予め設定された印加回数の最大値 (例えば１２８回) 以内でベリファイがパスしなかった場合は、書き込み・消去電圧発生回路２１、昇圧回路３０をディセーブル（動作不能）にして動作を終了し、「書き込み動作失敗」状態となる（＃９０〜＃１１０）。ベリファイがパスした場合は、書き込み・消去電圧発生回路２１、昇圧回路３０をディセーブル（動作不能）にして動作を終了し、「書き込み動作成功」状態となる（＃１２０、＃１３０）。
【００１８】
昇圧回路３０の構成例を図８に示す。図７中の昇圧回路３０は、図８中の昇圧回路３０である。昇圧回路３０は、発振回路３６、駆動信号発生回路３３、ポンプセル回路３４、コンパレータ３２、ダイオードチェーン３５より構成される。電圧の昇圧はポンプセル回路３４を駆動することにより行われる。この駆動信号ＰＣＬＫは発振回路３６の出力信号ＯＳＣをもとに駆動信号発生回路３３により発生される。コンパレータ３２の一方には昇圧回路の出力Ｖ１１よりダイオードチェーン３５を介して降圧した電圧Ｖ１２が入力される。またコンパレータ３２の他方には基準電圧発生回路３１により発生された電圧Ｖ１３が入力される。前記基準電圧発生回路３１は、電源電圧、温度、製造バラツキに殆ど影響されず一定電圧を出力する。電圧Ｖ１２の電圧値は昇圧回路が所望の電圧（例えば１２Ｖ）を出力したときに、電圧Ｖ１３と同電圧になるようにダイオードチェーンと接続する。例えば、基準電圧発生回路３０の出力電圧を２Ｖとすれば、ダイオードチェーン３５はダイオードを６段にしてグランド（接地電位）側より数えて１段目と２段目の間と接続すれば良い。このとき電圧Ｖ１２は電圧Ｖ１１の１/６の電圧となるので２Ｖになる。コンパレータ３２は電圧Ｖ１２と電圧Ｖ１３の電圧値を比較し、発振回路３６の発振周波数を調節するバイアス信号ＢＩＡＳを出力する。発振周波数は昇圧回路３０の出力電圧Ｖ１１が上がるにつれて低下する。
【００１９】
次に、非接触ＩＣカードに搭載されるＩＣモジュールの構成について説明する。非接触ＩＣカードは、スキー場のリフト券や衣料のタグに広く利用され、最近では公共機関の定期券などにも利用されている。代表的な非接触ＩＣカードに搭載されるＩＣモジュールの構成図を図６に示す。ＩＣカード用ＬＳＩの内部ブロックはＣＰＵコア４０、非接触インターフェイス１０、アンテナ１５からなる。非接触インターフェイス１０は、整流回路１１、変調回路１２、復調回路１３、クロック分離回路１４、レギュレータ１６、レギュレータ１７から構成される。ＣＰＵコア４０は、通常のマイクロコンピュータの構成と殆ど同じであり制御回路４１、ＲＯＭ４２、ＲＡＭ４３、フラッシュマクロ２０からなる。ＲＯＭ４２はプログラムを格納するところであり、ＲＡＭ４３はワーキングメモリとして演算中に使用される。フラッシュマクロ２０はプログラムを格納、またはデータを保持するのに使用される。
【００２０】
外部からのアクセスはアンテナ１５より入出力される電磁波を変換することで得られる信号により行われる。メモリへのアクセスはプログラムによって行われる。一般的なＩＣカード用ＬＳＩは１チップで構成されており、そのため外部から直接メモリをアクセスすることはできないようになっている。従って、メモリへの不正なアクセスはソフトウエアで制御することができ、メモリ内の情報に対する高い機密性を実現することができる。
【００２１】
次に、非接触ＩＣカードに内装されるＩＣモジュールの基本的動作について説明する。先ず、外部のリーダライタ装置（図示せず）より非接触ＩＣカードの制御信号が電磁波に変換されて与えられる。非接触ＩＣカードが電磁波に変換された制御信号を受信すると、非接触ＩＣカード内部に埋め込まれたアンテナ１５により電磁誘導が起きる。電磁誘導により発生した信号は、ＣＰＵコア４０を動作させるための供給電力、クロック信号、制御信号に変換される。前記電磁誘導により発生した信号は、整流回路１１に通すことにより正の電圧に変換され、更にレギュレータ１６（Ｖｐｐを発生）、レギュレータ１７（Ｖｃｃを発生）を介して平滑され、これを電力源としてＣＰＵコア４０に供給される。一般的なＩＣモジュールの電源電圧（ＶｃｃおよびＶｐｐ。）は５Ｖまたは３.３Ｖである。また、前記電磁誘導により発生した信号は、クロック分離回路１４により、内部クロックに変換される。内部クロックの周波数はおよそ１ＭＨｚ〜５ＭＨｚである。更に、前記電磁誘導により発生した信号は、復調回路１３を通してＣＰＵコア４０内の制御回路４１に与えられる。前記制御回路４１に与えられた信号によりＲＯＭ４２、ＲＡＭ４３、フラッシュマクロ２０を制御し演算等の処理を行う。ＣＰＵマクロコア内で演算された結果は、変調回路１２を通して所定の帯域を持った交流信号に変換され、アンテナ１５から電磁波が出力される。外部のリーダライタ装置は前記電磁波を受け取り、リーダライタ装置内の復調回路を通して信号に変換し、ＩＣカードとの情報の授受を完了する。
【００２２】
【特許文献１】
特開平８−６４０００号公報
【特許文献２】
特開平１１−８６５８０号公報
【特許文献３】
特開２００１−３５７６８４号公報
【００２３】
【発明が解決しようとする課題】
しかしながら、上記非接触動作において、ＩＣモジュールとリーダライタとの距離が遠い等、磁界強度が低くなるような条件においては、電流供給能力が低くなってしまう。このため消費電流が大きい動作を行うと（例えばフラッシュメモリの書き換え動作）、動作開始時には電源電圧が所望の電圧に到達していても、レギュレータ１６及びレギュレータ１７が書き込み動作時の消費電流により、電源電圧の降下を引き起こし、昇圧回路３０によって発生される高電圧が所望の電圧レベルまで昇圧できなくなり、書き込み動作が失敗する場合があった。このように従来の昇圧回路を持つ不揮発性半導体記憶装置では、書き換え時に電源電圧の電流供給能力が低下した場合、書き換え動作が失敗するという問題があった。
【００２４】
本発明は、上記問題点に鑑みてなされたもので、その第１の目的は、電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域と、電源電圧を昇圧して、前記記憶領域の書き換えに必要な電圧を発生する昇圧回路とを有する不揮発性半導体記憶装置において、装置内部での電源電圧の低下を防止し、安定して記憶領域へのデータの書き換えが可能な不揮発性半導体記憶装置を提供することにある。また、その第２の目的は、不揮発性半導体記憶装置を備えてなるＩＣカードにおいて、外部からの電源供給能力に制約がある場合においても、安定して記憶領域へのデータの書き換えが可能なＩＣカードを提供することにある。
【００２５】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的に書き込み及び消去可能な不揮発性の複数のメモリセルからなる記憶領域と、電源電圧を昇圧して、前記記憶領域の書き込み及び消去に必要な電圧を発生する昇圧回路と、を有する不揮発性半導体記憶装置において、前記記憶領域の書き込み及び消去時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に書き込む入力データのビット数を決定する書き換え単位決定部と、を備え、
前記所定ノードの電圧レベルが所望の基準電圧に達していない場合、前記書き換え単位決定部が、既設定の一度に書き込む入力データのビット数を減じるビット数削減処理を行うとともに、前記昇圧回路が、前記ビット数削減処理による前記ビット数の減少率に応じて前記昇圧回路の電流供給能力を減じる処理を行うことを特徴とする。更に、前記電圧判定部は、前記所定ノードの電圧を分圧する分圧回路と、一定電圧の基準電圧を出力する基準電圧発生回路と、前記基準電圧発生回路の出力する前記基準電圧と前記分圧回路の出力電圧を比較するコンパレータを備えていることを特徴とする。
【００２６】
ここで、前記ビット数削減処理によって、一度に書き込む前記入力データのビット数が予め定められた最小単位まで減じられた後も、前記所定ノードの電圧レベルが前記所望の基準電圧に達していない時には、前記データの前記記憶領域への書き込みを禁止する構成とするのが好ましい。
【００２７】
この目的を達成するための本発明に係るＩＣカードは、上記特徴を有する不揮発性半導体記憶装置を備えてなることを特徴とする。ここで、ＩＣカードが、非接触で電力給電及び信号通信を行う非接触ＩＣカードである場合、或いは、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションＩＣカードである場合において、上記特徴を有する不揮発性半導体記憶装置を備えてなることがより好ましい。
【００２８】
更に、ＩＣカードがコンビネーションＩＣカードである場合、前記電力給電と前記信号通信の実行方法が非接触型と接触型の違いによって、前記不揮発性半導体記憶装置における前記記憶領域の書き換え時の制御方法を切り替えるように構成するのが好ましい。
【００２９】
【発明の実施の形態】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）及び本発明装置を備えた本発明に係るＩＣカードの実施の形態につき、図面に基づいて説明する。尚、図７に示す従来のフラッシュメモリと共通する回路、回路要素、信号等には共通の符号を付して説明する。
【００３０】
〈第１実施形態〉
図１に示すように、本発明装置は、フラッシュマクロ２０とそのフラッシュマクロ２０の電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域であるフラッシュメモリセルアレイ２４へのデータの書き込み及び消去を制御する制御回路４１を備えて構成されている。フラッシュマクロ２０は、図１に示すように、昇圧回路３０、フラッシュメモリセルアレイ２４、書き込み・消去電圧発生回路２１、行デコーダ２２、列デコーダ２５、センスアンプ２６、入出力バッファ２７、アドレスレジスタ２３、読み出しデータレジスタ２８、書き込みデータレジスタ２９、基準電圧発生回路３１、電源検出回路３７を備えて構成されている。フラッシュメモリセルアレイ２４は、図４に示すフラッシュメモリセルをアレイ状に配列して構成され、図５に例示するようなアレイ構成となっている。制御回路４１は、具体的には、フラッシュメモリセルアレイ２４へのデータの書き込み及び消去を所定のアルゴリズムに従い順次処理するステートマシンでハード的に構成されている。尚、制御回路４１をストアードプログラム方式の所謂小型のマイクロプロセッサでソフト的に構成する形態でも構わない。
【００３１】
以下、本発明装置の記憶領域がフラッシュメモリセルアレイ２４で構成されている場合を例に、本発明装置の構成並びに動作について説明する。
【００３２】
尚、本発明装置と図７に示す従来の不揮発性半導体記憶装置との具体的な差異は、基準電圧発生回路３１と電圧検出回路３７で構成される電圧判定部３８が、フラッシュメモリセルアレイ２４のデータ書き換え時（具体的には、データの書き込みと消去）における本発明装置内の所定ノードの電圧レベルを判定し、制御回路４１内に設けられた書き換え単位決定部４４と一括書き換え判定部４５が、電圧判定部３８の電圧レベルの判定結果に基づいて、夫々データ書き込み時の同時に書き込みするメモリセル数を決定し、また、データ消去時の同時に消去するフラッシュメモリセルアレイ２４のブロックサイズが同時消去可能か否かを判定するように構成されている点である。また、昇圧回路３０も、電圧判定部３８の電圧レベルの判定結果に基づいて、電流供給能力が可変になっている点で従来の不揮発性半導体記憶装置と異なる。以下、所定ノードの電圧レベルの例として書き込み及び消去用の電源電圧の場合について説明する。
【００３３】
図２に示すように、電圧判定部３８は基準電圧発生回路３１と電圧検出回路３７で構成されている。図２中の信号ＥＮは電圧検出回路３７の起動信号であり、電圧検出回路３７は高レベル（例えばＶｃｃ）でイネーブル（動作可能）となり、低レベル（例えば接地電位）でディスエーブル（動作不能）となる。電圧検出回路３７は書き込み及び消去動作時にイネーブルになる。上記以外の動作時においては、消費電流低減のためディスエーブルにするのが望ましいが、特に限定するものではなく、必要に応じてディスエーブルにすれば良い。ディスエーブル時には電圧検出回路３７の消費電流をなるべく少なくするように、特に抵抗Ｒ１及び抵抗Ｒ２に貫通電流が流れないようにする。ＲＥＦ信号は基準電圧発生回路３１の出力であり、書き込み及び消去動作時に一定電圧(例えば２Ｖ)を出力する。ＶＲＥＦは書き込み及び消去用の電源電圧Ｖｐｐを降圧して発生される信号である。本第１実施形態では、降圧回路は抵抗Ｒ１、Ｒ２にて構成されている。電源電圧Ｖｐｐの動作下限電圧が例えば２.７Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。抵抗値は電源電圧Ｖｐｐの電流供給能力が低下しない程度の値に設定する（例えばＲ１及びＲ２を流れる電流を数μＡ程度にする）。本第１実施形態においては、電圧を降圧する方法として抵抗を使用して分圧したが、ダイオードを使用する等、他の方法で実現しても構わない。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。電源電圧Ｖｐｐが２.７Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、電源電圧Ｖｐｐが２.７Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、後述する図９中の書き込み動作のフローチャートのステップ＃４０における所定ノードの電圧レベルの判定信号として使用される。出力信号ＤＥＴＯＵＴが低レベルのとき、電源電圧Ｖｐｐが所望の電圧に達していないと判定して、書き込みビット数のチェックを行えば良い。
【００３４】
図３に、本発明装置の昇圧回路３０を示す。昇圧回路３０は、データの書き込み及び消去時に動作し、当該動作に必要な高電圧を発生する（例えば１２Ｖ）。図３に示すように、昇圧回路３０は、コンパレータ３２、発振回路３６、２つの駆動信号発生回路３３ａ、３３ｂ、２つのポンプセル回路３４ａ、３４ｂ、ダイオードチェーン３５、その他の論理回路で構成されている。
【００３５】
次に、本発明装置の記憶領域への書き込み動作について、書き込みデータ長が１６ビット、書き込みビット数が２のべき乗の場合について説明する。
【００３６】
図９に、本発明装置の記憶領域への書き込み動作時の制御回路４１及び書き換え単位決定部４４による処理手順について示す。書き込み動作がスタートすると、先ず、書き込みデータを期待値として書き込みデータレジスタ２９に取り込み（＃１０）、引き続き、同時に書き込む書き込みビット数（２値セルの場合はメモリセル数に同じ）の初期設定を行う（＃１１）。例えば、２ビットに設定する。次に、昇圧回路３０と書き込み・消去電圧発生回路２１を順にイネーブルにする（＃２０、＃３０）。書き込み・消去電圧発生回路２１が所望の電圧を出力できるまでの時間待ちを行い、電圧検出回路３７により、電源電圧Ｖｐｐのチェックを行う（＃４０）。電源電圧Ｖｐｐの電圧レベル が所望の電圧値（例えば、２.７Ｖ）より低い場合に、書き込みビット数のチェックを行う（＃４１）。書き込みビット数が１ビットでない場合は、書き込みビット数を半分に減らして（＃４２）、再度、昇圧回路３０の立ち上げから所定の動作を行う（＃４３、＃４４、＃２０〜＃４１）。当該動作は、書き込みビット数が１ビットになるまで繰り返される。例えば、書き込みビット数の初期値が２ビットの場合は、書き込みビット数を１ビットにして、再度電圧レベルの判定を行う。ここで、書き込みビット数が１ビットで、電圧レベルが所望の電圧値（２．７Ｖ）より低い場合は、「書き込み動作失敗」状態として、メモリセルに書き込み電圧の印加を行わない。
【００３７】
ここで、図９に示す書き込みフローチャートのステップ＃４２において、書き込みビット数を半分にするのに伴い、対応する駆動信号発生回路３３ｂとポンプセル回路３４ｂをディスエーブルにする。図３は、書き込みビット数の初期値（＃１１）が２ビットの場合の構成例を示す。書き込みビット数が半分の１ビットになると、信号ＰＯＦＦが高レベルとなり、駆動信号発生回路３３ｂとポンプセル回路３４ｂがディスエーブルになり、昇圧回路３０の電流供給能力は約半分になる。昇圧回路３０の消費電力はポンプセル回路３４ａ、３４ｂ内にあるキャパシタを駆動する駆動信号発生回路３３ａ、３３ｂが大半を占めている(電源電圧Ｖｐｐの消費電流の約８０％〜８５％)。従って、電気的に書き換え可能な不揮発性記憶領域の書き換え時の消費電力を最大約４２.５％削減することができる。
【００３８】
このときの消費電流が、電源電圧Ｖｐｐの電流供給能力以内であれば、電源電圧Ｖｐｐの降下を引き起こすことなく、不揮発性記憶領域の書き換えを実施することが可能となる。
【００３９】
昇圧回路３０内の駆動信号発生回路３３ａ、３３ｂ及びポンプセル回路３４ａ、３４ｂの制御は、書き込みビット数の最大値に応じて決定すればよい。即ち、書き込みビット数が４ビットの場合、昇圧回路３０内の駆動信号発生回路３３及びポンプセル回路３４の電流供給能力及び消費電力が１／１、１／２、１／４にできるような回路構成にしておく。尚、昇圧回路３０の基本的な昇圧動作については図８に例示した従来の昇圧回路３０と同様である。
【００４０】
図９のフローチャートの上記ステップ＃４０において、電圧レベルが所望の電圧値より高い場合は、メモリセルに書き込み電圧の印加を行う（＃５０）。書き込みデータ長が１６ビットで、書き込みビット数が２ビットの場合は、書き込みデータを８分割して８回に分けて書き込み動作（メモリセルへの書き込み電圧の印加）を実行する。また、書き込みビット数が１ビットのときは、書き込みデータを１６分割して１６回に分けて書き込み動作を実行する。以降の動作（＃５０〜＃１３０）は、図１１に示した従来の不揮発性半導体記憶装置の書き込み動作と同様である。
【００４１】
ステップ＃１１において、書き込みビット数を２のべき乗（本第１実施形態では２ビット）に設定しているのは、データ長は一般的に、８ビット、１６ビット等、２のべき乗となっており、また書き込みビット数を半分にした場合、２回メモリセルへの印加動作を繰り返すことで、書き込みビット数を半分にする前の動作を実現することができ、書き込みデータの扱いが特に簡単になるからである。
【００４２】
しかしながら、書き込みビット数が２のべき乗に設定し、更に、書き込みビット数を半分に減らすという方法ではなく、例えば、ＶＲＥＦ電圧レベルを複数通り用意しておき、複数通りの判定結果に基づいて予め定められた書き込みビット数に設定するようにしても構わない。
【００４３】
所定ノードの電圧レベルの例として書き込み及び消去用の電源電圧Ｖｐｐの場合について説明したが、電源電圧がＶｃｃしかないフラッシュメモリの場合は、Ｖｃｃで行っても構わない。
【００４４】
〈第２実施形態〉
次に、第２実施形態として、書き込み電圧の印加毎に書き込みビット数の設定を行う場合について説明する。図１０に、本発明装置の記憶領域への書き込み動作時の制御回路４１及び書き換え単位決定部４４による処理手順について示す。
【００４５】
本第２実施形態では、書き込みデータを分割して、書き込み電圧を印加する毎に（＃５０、＃６０）、電圧レベルの判定（＃４０）を行い、所望の電圧に達していないときは、書き込みビット数の変更を行う（＃４２）。このように、ステップ＃６０で最後のビットでない場合、つまり、まだ書き込みデータが残っている状況で、再度電圧レベルのチェックを行うことで、安定してメモリセルに書き込み電圧を印加することが可能となり、次の、ベリファイ動作（＃７０）が成功し易くできる。他の動作については、上記第１実施形態と同様である。
【００４６】
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。上記第１及び第２実施形態では、電圧検出回路３７は電源電圧Ｖｐｐの電圧レベル、具体的には、電源電圧Ｖｐｐを降圧した電圧レベルのチェックを行っていたが、本第３実施形態では、電圧検出回路３７が、昇圧回路３０の出力電圧Ｖ１１、具体的には、出力電圧Ｖ１１を降圧した電圧レベルで電圧レベルのチェックを行うようにしても構わない。
【００４７】
図２中のＶＲＥＦは昇圧回路３０の出力電圧Ｖ１１を降圧して発生される電圧レベルとなる。電圧検出回路３７自体の回路構成は、第１実施形態と同じである。使用する電圧が電源電圧Ｖｐｐから昇圧回路の出力電圧Ｖ１１に変更になり、抵抗Ｒ１と抵抗Ｒ２の抵抗比を出力電圧Ｖ１１の電圧レベルに併せて調整している点で、第１実施形態と異なる。例えば、出力電圧Ｖ１１の動作下限電圧レベルが８.５Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。抵抗Ｒ１と抵抗Ｒ２の抵抗値は、昇圧回路３０の電流供給能力が低下しない程度の値に設定する。例えば、Ｒ１及びＲ２を流れる電流を数μＡ程度にする。
【００４８】
本第３実施形態においては、電圧を降圧する方法として抵抗を使用したが、ダイオードを使用する等、他の方法で実現しても構わない。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。昇圧回路３０の出力電圧Ｖ１１が８.５Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、昇圧回路３０の出力電圧Ｖ１１が８.５Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、図９中の書き込み動作のフローチャートのステップ＃４０における所定ノードの電圧レベルの判定信号として使用される。他の動作については上記第１実施形態と同様である。
【００４９】
〈第４実施形態〉
次に、本発明装置の第４実施形態について説明する。上記第１及び第２実施形態では、電圧検出回路３７は電源電圧Ｖｐｐの電圧レベル、具体的には、電源電圧Ｖｐｐを降圧した電圧レベルのチェックを行っていたが、本第４実施形態では、電圧検出回路３７が、書き込み・消去電圧発生回路２１の出力電圧、具体的には、当該出力電圧を降圧した電圧レベルで電圧レベルのチェックを行うようにしても構わない。
【００５０】
図２中のＶＲＥＦは書き込み・消去電圧発生回路２１の出力電圧を降圧して発生される電圧レベルとなる。電圧検出回路３７自体の回路構成は、第１実施形態と同じである。使用する電圧が電源電圧Ｖｐｐから書き込み・消去電圧発生回路２１の出力電圧に変更になり、抵抗Ｒ１と抵抗Ｒ２の抵抗比を当該出力電圧の電圧レベルに併せて調整している点で、第１実施形態と異なる。例えば、出力電圧の動作下限電圧レベルが８.５Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。抵抗Ｒ１と抵抗Ｒ２の抵抗値は、昇圧回路３０の電流供給能力が低下しない程度の値に設定する。例えば、Ｒ１及びＲ２を流れる電流を数μＡ程度にする。
【００５１】
本第４実施形態においては、電圧を降圧する方法として抵抗を使用したが、ダイオードを使用する等、他の方法で実現しても構わない。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。書き込み・消去電圧発生回路２１の出力電圧が８.５Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、書き込み・消去電圧発生回路２１の出力電圧が８.５Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、図９中の書き込み動作のフローチャートのステップ＃４０における所定ノードの電圧レベルの判定信号として使用される。他の動作については上記第１実施形態と同様である。
【００５２】
〈第５実施形態〉
更に、第５実施形態として、制御回路４１内に設けられた一括書き換え判定部４５が、電源電圧Ｖｐｐの電源供給能力に応じて、記憶領域であるフラッシュメモリセルアレイ２４の書き換え範囲を設定する場合について示す。尚、本第５実施形態では、上記第１〜第４実施形態と異なり、書き換えはデータの消去動作となる。
【００５３】
最近のフラッシュメモリでは、消去単位であるブロックサイズが全て同じである均等ブロック型の他に、ブロックサイズが異なるブートブロック型も数多く生産されている。例えばブートブロック型の８メガビット品は、記憶領域であるフラッシュメモリセルアレイ２４が、５１２キロビットのブロック(以下簡単にメインブロックという)１５個と６４キロビットのブロック（以下簡単にブートブロックという）８個から構成されている。
【００５４】
消去動作において、メモリセルのソースへの電圧印加は、１つのブロックのメモリセルの全てに対して同時に行われる。従って、メモリセルのソースを所望の電圧(例えば１２Ｖ)に充電する場合、ブロックサイズが小さい方が負荷も小さくなり、昇圧回路が供給しなければならない電流も少なくて済む。消去動作において、図２に示す電圧検出回路３７の出力ＤＥＴＯＵＴが低レベルのとき、図１中のアドレスレジスタ２６の値を確認し、ブートブロックであれば、信号ＰＯＦＦを高レベルにし、駆動信号発生回路３３ｂ、ポンプセル回路３４ｂを共にディスエーブルにして、再度電圧レベルのチェックを行えば良い。
【００５５】
ここで、電圧検出回路３７の出力ＤＥＴＯＵＴが低レベルで、且つ、アドレスレジスタ２６の値がメインブロックを指していれば、「消去動作失敗」状態と判定してメモリセルのソースに対し消去電圧を印加しない。フラッシュメモリの基本的な消去動作については従来の不揮発性半導体記憶装置と同様である。また、図１中の昇圧回路３０の基本的な動作についても、従来の不揮発性半導体記憶装置と同様である。
【００５６】
〈第６実施形態〉
次に、第６実施形態として、本発明装置を備えた本発明に係るＩＣカードについて、図１２に基づき説明する。ＩＣカードが、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションＩＣカードであって、外部クロック端子ＣＬＫより入力される接触型通信用クロックＣＬＫ１の周波数と、アンテナコイル１５にて受信された非接触型通信用クロックＲＦＣＬＫの周波数との違いによって、接触動作が非接触動作かを区別し、書き込みビット数を別途設定する場合について説明する。
【００５７】
接触動作は、主に銀行カード等の金融系のカードに用いられ、外部クロック端子ＣＬＫに入力される接触型通信用クロックの周波数は３.５ＭＨｚまたは４.９ＭＨｚである。一方、非接触動作は、電車やバス等の交通系のカードに用いられ、非接触型通信用クロックの周波数は１３.５６ＭＨｚである。尚、夫々の周波数は、ＩＣカードにおける通信インターフェイスとして規格化され多用されている。
【００５８】
本第６実施形態においては、外部クロック端子ＣＬＫに入力される接触型通信用クロックＣＬＫ１の周波数と、アンテナコイルにて受信された非接触型通信用クロックＲＦＣＬＫの周波数の４６を設けて、接触動作と非接触動作を判別する。即ち、接触型通信用クロックＣＬＫ１及び非接触型通信用クロックＲＦＣＬＫを、夫々、接触型通信用カウンタ４７及び非接触型通信用カウンタ４８にてカウントし、何れか先にオーバーフローした方を切替手段としてのＲＳフリップフロップ４９ が保持する。このようにして接触型通信用クロックＣＬＫ１の周波数と非接触型通信用クロックＲＦＣＬＫとの周波数の違いによって、接触型通信又は非接触型通信の何れの通信であるかの判別を行うことができる。制御回路４１はＲＳフリップフロップ４９の値により、接触モードか非接触モードかを判定することが可能となる。
【００５９】
接触モードでは外部電源端子よりＶｃｃ並びにＶｐｐに安定した電源が供給されるので、例えば書き込みビット数を４ビットに設定し、非接触モードでは安定性を重視して書き込みビット数を２ビットに設定するなど、接触モードと非接触モードとで書き込みビット数を個別に設定することが可能となる。
【００６０】
〈第７実施形態〉
次に、第７実施形態として、本発明装置を備えた本発明に係るＩＣカードについて、図１３に基づき説明する。コンビネーションＩＣカードにおいて、外部リセット端子ＲＳＴと、電源電圧の立ち上がりを検出する回路により、接触動作が非接触動作かを区別し、書き込みビット数を別途設定する場合について説明する。
【００６１】
ＩＣカードはリセット状態時に回路の初期化を行う。非接触動作においては、外部端子からの入力がないため、電源電圧の立ち上がりを検出して回路の初期化を行う。ＩＣカードが電磁波を受け取ると、ＩＣカード内部に埋め込まれたアンテナ１５により電磁誘導が起きる。電磁誘導により発生した信号は、整流回路１１に通すことにより正の電圧に変換され、更にレギュレータ１６、レギュレータ１７を介して平滑され、これを電力源としてＣＰＵコア４０に供給される。一般的なＩＣモジュールの電源電圧（ＶｃｃおよびＶｐｐ）は５Ｖまたは３.３Ｖである。電源電圧Ｖｃｃの立ち上がりは、図１中の電圧検出回路３７のような構成にすることで検出することができる。例えば、電源電圧が２.０Ｖより高くなったときに、電圧検出回路は高レベルの信号を出力し、電圧検出回路の出力信号より、一定期間リセット状態にすればよい。接触動作においては、外部リセット端子ＲＳＴに低レベルを与えることにより、また、電源電圧Ｖｃｃの立ち上がりを検出することによりリセット状態となる。外部リセット端子ＲＳＴは、非接触動作時には信号が入力されないので、電源電圧(例えばＶｃｃ)にプルアップしておく。接触動作におけるリセット解除は、外部リセット端子ＲＳＴが高レベルになったときと、電源電圧Ｖｃｃの立ち上がり後の一定期間の何れか遅い方になる。
【００６２】
本第７実施形態においてはリセットの状態を格納するレジスタ６０を設ける。このレジスタ６０は外部リセット端子ＲＳＴの電圧レベルが低レベルになったときに「１」となり、電源電圧Ｖｃｃが、例えば２.０Ｖ以下でかつ外部リセット端子ＲＳＴが高レベルのとき「０」となる。電源電圧Ｖｃｃが、例えば２.０Ｖ以上のときは、レジスタ６０はその値を保持する。即ち、電源電圧Ｖｃｃが立ち上がり、外部リセット端子ＲＳＴが高レベルとなってリセット状態が解除されても、レジスタ６０は「１」を保持する。制御回路４１はこのレジスタの値により、接触モードか非接触モードかを判定することができる。接触モードでは外部電源端子よりＶｃｃ並びにＶｐｐに安定した電源が供給されるので、例えば書き込みビット数を４ビットに設定し、非接触モードでは動作の安定性、また動作通信距離の確保等を重視して書き込みビット数を２ビットにするなど、接触モードと非接触モードとで書き込みビット数を個別に設定することが可能となる。
【００６３】
尚、電源電圧の立ち上がりの検出は、電源電圧Ｖｐｐの場合でも電源電圧Ｖｃｃの場合と同様の構成で実現することができる。
【００６４】
以上、本発明装置及び本発明装置を用いたＩＣカードにつき説明したが、これらは、上記第１乃至第７の実施形態に限定されるものではない。例えば、不揮発性のメモリセルからなる記憶領域として、フラッシュメモリセルアレイ以外にＥＥＰＲＯＭアレイ等、書き換え時に昇圧電圧を必要とするものであっても構わない。
【００６５】
また、上記第１乃至第７の実施形態では、メモリセルは２値データ、つまり、１ビットデータを記憶する場合を例に説明したが、メモリセルは３値以上の多値データを記憶するものであっても構わない。かかる場合は、図９、図１０に示すアルゴリズムとは異なる書き込みアルゴリズムを使用することになるが、例えば電源電圧Ｖｐｐの電圧レベルによって同時に書き込むメモリセル数を適切な値に設定する点は、同様に適用可能である。
【００６６】
また、本発明装置を用いたＩＣカードは、コンビネーションＩＣカード以外に、電力給電及び信号通信を非接触で実行可能な非接触ＩＣカードであってもよい。
【００６７】
更に、本発明装置はＩＣカードに限らず、携帯電話向け等電池駆動で電流供給能力が変化する場合にも本発明を適用することができるのは言うまでも無い。その他、本発明装置及び本発明装置を用いたＩＣカードは、本発明の技術的思想を逸脱しない範囲で、上記第１乃至第７の実施形態に対して、種々変形を施してして実施することができる。
【００６８】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源供給能力が低い、または、不安定な場合でも、電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域の書き換えを安定して確実に行うことができる不揮発性半導体記憶装置を提供することができる。
【００６９】
更に、不揮発性半導体記憶装置を備えてなるＩＣカードにおいて、外部からの電源供給能力に制約がある場合においても、安定して記憶領域へのデータの書き換えが可能なＩＣカードを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態を示すブロック構成図
【図２】本発明に係る不揮発性半導体記憶装置の電圧判定部を示す回路図
【図３】本発明に係る不揮発性半導体記憶装置の昇圧回路を示す回路図
【図４】フラッシュメモリセルの構造を説明する等価回路図
【図５】フラッシュメモリセルアレイの構造を説明する回路図
【図６】ＩＣモジュールの構成例を示すブロック構成図
【図７】従来の不揮発性半導体記憶装置の一例を示すブロック構成図
【図８】従来の不揮発性半導体記憶装置の昇圧回路の一例を示す回路図
【図９】本発明に係る不揮発性半導体記憶装置の第１実施形態における書き込み動作を示すフローチャート
【図１０】本発明に係る不揮発性半導体記憶装置の第２実施形態における書き込み動作を示すフローチャート
【図１１】従来の不揮発性半導体記憶装置における書き込み動作を示すフローチャート
【図１２】本発明に係る不揮発性半導体記憶装置を備えたコンビネーションＩＣカードの第６実施形態における構成を示すブロック構成図
【図１３】本発明に係る不揮発性半導体記憶装置を備えたコンビネーションＩＣカードの第７実施形態における構成を示すブロック構成図
【符号の説明】
１０ 非接触インターフェイス
１１ 整流回路
１２ 変調回路
１３ 復調回路
１４ クロック分離回路
１５ アンテナ
１６ レギュレータ
１７ レギュレータ
２０ フラッシュマクロ
２１ 書き込み・消去電圧発生回路
２２ 行デコーダ
２３ 列デコーダ
２４ フラッシュメモリセルアレイ
２５ センスアンプ
２６ アドレスレジスタ
２７ 入出力バッファ
２８ 読み出しデータレジスタ
２９ 書き込みデータレジスタ
３０ 昇圧回路
３１ 基準電圧発生回路
３２ コンパレータ
３２ａ コンパレータ
３３ 駆動信号発生回路
３３ａ 駆動信号発生回路
３３ｂ 駆動信号発生回路
３４ ポンプセル回路
３４ａ ポンプセル回路
３４ｂ ポンプセル回路
３５ ダイオードチェーン
３６ 発振回路
３７ 電圧検出回路
３８ 電圧判定部
４０ ＣＰＵコア
４１ 制御回路
４２ ＲＯＭ
４３ ＲＡＭ
４４ 書き換え単位決定部
４５ 一括書き換え判定部
４６ 位相差を比較する回路
４７ 接触型通信用カウンタ
４８ 非接触型通信用カウンタ
４９ ＲＳフリップフロップ
５１ コントロールゲート
５２ フローティングゲート
５３ ソース
５４ ドレイン
６０ レジスタ
ＣＬＫ 外部クロック端子
ＣＬＫ１ 接触型通信用クロック
Ｒ１ 抵抗
Ｒ２ 抵抗
ＲＦＣＬＫ 非接触型通信用クロック
ＲＳＴ 外部リセット端子
Ｖｃｃ 電源端子
Ｖｐｐ 電源端子
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域と、電源電圧を昇圧して前記記憶領域の書き換えに必要な電圧を発生する昇圧回路とを有するフラッシュメモリ等の不揮発性半導体記憶装置に関し、更に、当該不揮発性記憶装置を搭載したＩＣモジュールやＩＣカードに関し、特に、これらの消費電力調整機能（パワーマネージメント機能）に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域を持つ不揮発性半導体記憶装置の一つとして、例えば、フラッシュメモリが挙げられる。図４に、フラッシュメモリの代表的なセルの構造図を示す。このセルは１セル当たり１ビット（２値）または３値以上のデータ記憶が可能な構成であり、コントロールゲート５１、フローティングゲート５２、ソース５３、ドレイン５４からなり、フローティングゲート型電解効果トランジスタと呼ばれる。また、ソース５３がある一定数分（例えばブロック）のメモリセルに対して共通に設けられている。メモリアレイ（メモリアレイブロック）は、図５に示すように、ｎ×ｍ個のメモリセルをアレイ状に配列し、メモリセル各列のｎ個のコントロールゲートと各別に接続されたｍ本のワード線と、メモリセル各行のｍ個のドレインと各別に接続されたｎ本のビット線を備えて構成されている。
【０００３】
次に、フラッシュメモリの動作について簡単に述べる。メモリセルへのデータの書き込みは、選択されたワード線からコントロールゲートに高電圧（例えば１２Ｖ）、同様に選択されたビット線からドレインに高電圧（例えば７Ｖ）、ソースに低電圧（例えば０Ｖ）を印加し、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲートに注入することにより行う。
【０００４】
一方、メモリセルのデータの消去は、コントロールゲートに低電圧（例えば０Ｖ）、ドレインに低電圧（例えば０Ｖ）、ソースに高電圧（例えば１２Ｖ）を印加し、フローティングゲート・ソース間に高電界を発生させ、トンネル現象を利用してフローティングゲート内の電子をソース側に引き抜くことにより行う。
【０００５】
フラッシュメモリでは、メモリセルのフローティングゲート内の電子の多寡によってメモリセルを構成するフローティングゲート型電解効果トランジスタの閾値電圧が変化し、書き込み状態で閾値電圧が高く、消去状態で閾値電圧が低くなり、データの記憶が行われる。
【０００６】
更に、メモリセルからのデータの読み出しは、コントロールゲートに高電圧（例えば５Ｖ）、同様にドレインに低電圧（例えば１Ｖ）、ソースに低電圧（例えば０Ｖ）を印加し、この時にビット線に流れる閾値電圧の違いによるメモリセル電流の大小を内部のセンスアンプによって増幅して、データの「１」及び「０」の判定（２値データの場合）を行う。
【０００７】
ここで、書き込み時にドレインの電圧をコントロールゲートよりも低めに設定しているのは、書き込みを行わないメモリセルに対して寄生的な弱い書き込み（ソフトプログラム）を極力防ぐためである。これは、前述のように同じワード線或いは同じビット線に複数のメモリセルが共通して接続されているためである。
【０００８】
このように高信頼性を保ってフラッシュメモリへのデータの書き込み及び消去（以下、両動作を総称して単に「書き換え」と称す。）を行うためには、非常に複雑な制御を必要とする。そのため最近のフラッシュメモリを搭載した半導体装置には、ユーザの使い勝手をよくするために、ステートマシンと呼ばれる制御回路を内蔵して、ユーザ側から見て自動的に書き換えを実現しているものが多い。例えば、下記特許文献１〜３等に開示されているフラッシュメモリにおいてステートマシンと呼ばれる制御回路を用いた制御がなされている。
【０００９】
フラッシュメモリの具体的な構成例を図７に示す。メモリアレイ２４は、図５に示した構成のメモリセルの配列であり、ワード線は行デコーダ２２と、ビット線は列デコーダ２３と接続されている。
【００１０】
昇圧回路３０はデータの書き込み及び消去時に動作し、当該動作に必要な高電圧を発生する（例えば１２Ｖ）。書き込み・消去電圧発生回路２１は、昇圧回路３０により昇圧された高電圧（例えば１２Ｖ）から、書き換え動作時に必要な高電圧を発生する回路である。例えば、書き込み時のメモリセルのドレインに印加される高電圧（例えば７Ｖ）は、前記書き込み・消去電圧発生回路２１内にあるレギュレータ回路(図示せず)を介して降圧して発生させる。書き込み時のメモリセルのコントロールゲートに印加される電圧は、書き込み・消去電圧発生回路２１より行デコーダ２２とワード線を介して、またドレインに印加される電圧は列デコーダ２３とビット線を介して供給される。また、消去時のメモリセルのソースに印加される電圧は、書き込み・消去電圧発生回路２１より、ソース電圧切り替え回路(図示せず)を介して供給される。
【００１１】
読み出し時にメモリセルのコントロールゲートに与えられる５Ｖは、Ｖｃｃが５Ｖより低い場合には(例えば３.３Ｖ)、昇圧回路３０により５Ｖを発生して、行デコーダを介して供給される(図示せず)。
【００１２】
制御回路４１は、書き換え動作時に、制御バスを介して昇圧回路３０、書き込み・消去電圧発生回路２１、行デコーダ２２、列デコーダ２３、センスアンプ２５、入出力バッファ２７、アドレスレジスタ２６、基準電圧発生回路３１、読み出しデータレジスタ、書き込みデータレジスタ２９を所定のアルゴリズムに基づき制御する。
【００１３】
一般的なフラッシュメモリは、全ての動作に必要な電源（以下Ｖｃｃと称す）と、書き込え時にのみ必要な電源（以下Ｖｐｐと称す）の２種類の電源がある。メモリセルの書き換え時には昇圧回路３０により電源電圧Ｖｐｐから昇圧され、読み出し時に例えばＶｃｃが５Ｖより低い場合には、昇圧回路３０により電源電圧Ｖｃｃから昇圧される。
【００１４】
また、最近のフラッシュメモリには、電源電圧Ｖｃｃしかないものも発売されている。この場合、昇圧回路３０には電源電圧Ｖｃｃが供給され、電源電圧Ｖｃｃより所望の電圧を発生する。
【００１５】
図１１のフローチャートに、フラッシュメモリの書き込み動作のアルゴリズム（処理手順）を示す。電源電圧Ｖｃｃおよび電源電圧Ｖｐｐがある場合について説明する。書き込み動作がスタートすると、先ず、書き込みデータを期待値として書き込みデータレジスタ２９に取り込む（＃１０）。次に、昇圧回路３０と書き込み・消去電圧発生回路２１を順次イネーブル（動作可能）にする（＃２０、＃３０）。書き込み・消去電圧発生回路２１が所望の電圧を出力できるまでの時間待ちを行い、電圧検出回路３７により、電源電圧（Ｖｐｐ）、昇圧回路の出力電圧、書き込み・消去電圧発生回路の出力電圧の何れかのチェックを行う（＃４０）。電圧レベルが所望の基準電圧より低い場合（例えば、Ｖｐｐが２.７Ｖ以下、昇圧回路の出力電圧が８.５Ｖ以下)、メモリセルに書き込み電圧の印加を行わず、「書き込み動作失敗」状態とする。
【００１６】
前記電圧レベルが所望の基準電圧に達している場合は、メモリセルに書き込み電圧の印加を行う（＃５０）。書き込み電圧の印加は、例えば２値メモリセルの場合、書き込みデータの内、データ値「０」のビットに対応するメモリセルに対して行う。一般に、フラッシュメモリでは、消去状態でのメモリセルのデータ値が「１」であるので、書き込みデータの「１」については、対応するメモリセルへの書き込みは不要となる。例えば、書き込みデータ長が１６ビットで、書き込みデータがＦＦＥＥＨ（ＨはＦＦＥＥが１６進データであることを示している。）、つまり、「１１１１１１１１１１１０１１１０」の場合、ビット０（最下位ビット）とビット４（最下位から５番面のビット）に書き込みが行われる。書き込み電圧を同時に印加可能なメモリセル数（以後簡単に書き込みビット数と言う。）が２ビットの場合、書き込みデータを８分割し、書き込み電圧印加動作を８回繰り返す（＃５０、＃６０）。但し、分割された２ビット単位の書き込みデータが「１１」の場合は、当該２ビットに対応するメモリセルに対しては書き込み電圧の印加は行われない。書き込み電圧印加終了後、ベリファイ（書き込みデータ検証のための読み出し）を実施する（＃７０）。
【００１７】
メモリセルのデータ値はセンスアンプ２５により、「１」と「０」のデータに変換され、読み出しデータレジスタ２８に格納される。制御回路４１は、書き込みデータレジスタ２９と読み出しデータレジスタ２８との比較を行う（＃８０）。比較結果が不一致の場合には、不一致となったメモリセルに対して、再度書き込み電圧の印加を行う（＃９０、＃４０、＃５０〜）。予め設定された印加回数の最大値 (例えば１２８回) 以内でベリファイがパスしなかった場合は、書き込み・消去電圧発生回路２１、昇圧回路３０をディセーブル（動作不能）にして動作を終了し、「書き込み動作失敗」状態となる（＃９０〜＃１１０）。ベリファイがパスした場合は、書き込み・消去電圧発生回路２１、昇圧回路３０をディセーブル（動作不能）にして動作を終了し、「書き込み動作成功」状態となる（＃１２０、＃１３０）。
【００１８】
昇圧回路３０の構成例を図８に示す。図７中の昇圧回路３０は、図８中の昇圧回路３０である。昇圧回路３０は、発振回路３６、駆動信号発生回路３３、ポンプセル回路３４、コンパレータ３２、ダイオードチェーン３５より構成される。電圧の昇圧はポンプセル回路３４を駆動することにより行われる。この駆動信号ＰＣＬＫは発振回路３６の出力信号ＯＳＣをもとに駆動信号発生回路３３により発生される。コンパレータ３２の一方には昇圧回路の出力Ｖ１１よりダイオードチェーン３５を介して降圧した電圧Ｖ１２が入力される。またコンパレータ３２の他方には基準電圧発生回路３１により発生された電圧Ｖ１３が入力される。前記基準電圧発生回路３１は、電源電圧、温度、製造バラツキに殆ど影響されず一定電圧を出力する。電圧Ｖ１２の電圧値は昇圧回路が所望の電圧（例えば１２Ｖ）を出力したときに、電圧Ｖ１３と同電圧になるようにダイオードチェーンと接続する。例えば、基準電圧発生回路３０の出力電圧を２Ｖとすれば、ダイオードチェーン３５はダイオードを６段にしてグランド（接地電位）側より数えて１段目と２段目の間と接続すれば良い。このとき電圧Ｖ１２は電圧Ｖ１１の１/６の電圧となるので２Ｖになる。コンパレータ３２は電圧Ｖ１２と電圧Ｖ１３の電圧値を比較し、発振回路３６の発振周波数を調節するバイアス信号ＢＩＡＳを出力する。発振周波数は昇圧回路３０の出力電圧Ｖ１１が上がるにつれて低下する。
【００１９】
次に、非接触ＩＣカードに搭載されるＩＣモジュールの構成について説明する。非接触ＩＣカードは、スキー場のリフト券や衣料のタグに広く利用され、最近では公共機関の定期券などにも利用されている。代表的な非接触ＩＣカードに搭載されるＩＣモジュールの構成図を図６に示す。ＩＣカード用ＬＳＩの内部ブロックはＣＰＵコア４０、非接触インターフェイス１０、アンテナ１５からなる。非接触インターフェイス１０は、整流回路１１、変調回路１２、復調回路１３、クロック分離回路１４、レギュレータ１６、レギュレータ１７から構成される。ＣＰＵコア４０は、通常のマイクロコンピュータの構成と殆ど同じであり制御回路４１、ＲＯＭ４２、ＲＡＭ４３、フラッシュマクロ２０からなる。ＲＯＭ４２はプログラムを格納するところであり、ＲＡＭ４３はワーキングメモリとして演算中に使用される。フラッシュマクロ２０はプログラムを格納、またはデータを保持するのに使用される。
【００２０】
外部からのアクセスはアンテナ１５より入出力される電磁波を変換することで得られる信号により行われる。メモリへのアクセスはプログラムによって行われる。一般的なＩＣカード用ＬＳＩは１チップで構成されており、そのため外部から直接メモリをアクセスすることはできないようになっている。従って、メモリへの不正なアクセスはソフトウエアで制御することができ、メモリ内の情報に対する高い機密性を実現することができる。
【００２１】
次に、非接触ＩＣカードに内装されるＩＣモジュールの基本的動作について説明する。先ず、外部のリーダライタ装置（図示せず）より非接触ＩＣカードの制御信号が電磁波に変換されて与えられる。非接触ＩＣカードが電磁波に変換された制御信号を受信すると、非接触ＩＣカード内部に埋め込まれたアンテナ１５により電磁誘導が起きる。電磁誘導により発生した信号は、ＣＰＵコア４０を動作させるための供給電力、クロック信号、制御信号に変換される。前記電磁誘導により発生した信号は、整流回路１１に通すことにより正の電圧に変換され、更にレギュレータ１６（Ｖｐｐを発生）、レギュレータ１７（Ｖｃｃを発生）を介して平滑され、これを電力源としてＣＰＵコア４０に供給される。一般的なＩＣモジュールの電源電圧（ＶｃｃおよびＶｐｐ。）は５Ｖまたは３.３Ｖである。また、前記電磁誘導により発生した信号は、クロック分離回路１４により、内部クロックに変換される。内部クロックの周波数はおよそ１ＭＨｚ〜５ＭＨｚである。更に、前記電磁誘導により発生した信号は、復調回路１３を通してＣＰＵコア４０内の制御回路４１に与えられる。前記制御回路４１に与えられた信号によりＲＯＭ４２、ＲＡＭ４３、フラッシュマクロ２０を制御し演算等の処理を行う。ＣＰＵマクロコア内で演算された結果は、変調回路１２を通して所定の帯域を持った交流信号に変換され、アンテナ１５から電磁波が出力される。外部のリーダライタ装置は前記電磁波を受け取り、リーダライタ装置内の復調回路を通して信号に変換し、ＩＣカードとの情報の授受を完了する。
【００２２】
【特許文献１】
特開平８−６４０００号公報
【特許文献２】
特開平１１−８６５８０号公報
【特許文献３】
特開２００１−３５７６８４号公報
【００２３】
【発明が解決しようとする課題】
しかしながら、上記非接触動作において、ＩＣモジュールとリーダライタとの距離が遠い等、磁界強度が低くなるような条件においては、電流供給能力が低くなってしまう。このため消費電流が大きい動作を行うと（例えばフラッシュメモリの書き換え動作）、動作開始時には電源電圧が所望の電圧に到達していても、レギュレータ１６及びレギュレータ１７が書き込み動作時の消費電流により、電源電圧の降下を引き起こし、昇圧回路３０によって発生される高電圧が所望の電圧レベルまで昇圧できなくなり、書き込み動作が失敗する場合があった。このように従来の昇圧回路を持つ不揮発性半導体記憶装置では、書き換え時に電源電圧の電流供給能力が低下した場合、書き換え動作が失敗するという問題があった。
【００２４】
本発明は、上記問題点に鑑みてなされたもので、その第１の目的は、電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域と、電源電圧を昇圧して、前記記憶領域の書き換えに必要な電圧を発生する昇圧回路とを有する不揮発性半導体記憶装置において、装置内部での電源電圧の低下を防止し、安定して記憶領域へのデータの書き換えが可能な不揮発性半導体記憶装置を提供することにある。また、その第２の目的は、不揮発性半導体記憶装置を備えてなるＩＣカードにおいて、外部からの電源供給能力に制約がある場合においても、安定して記憶領域へのデータの書き換えが可能なＩＣカードを提供することにある。
【００２５】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的に書き込み及び消去可能な不揮発性の複数のメモリセルからなる記憶領域と、電源電圧を昇圧して、前記記憶領域の書き込み及び消去に必要な電圧を発生する昇圧回路と、を有する不揮発性半導体記憶装置において、前記記憶領域の書き込み及び消去時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に書き込む入力データのビット数を決定する書き換え単位決定部と、を備え、
前記所定ノードの電圧レベルが所望の基準電圧に達していない場合、前記書き換え単位決定部が、既設定の一度に書き込む入力データのビット数を減じるビット数削減処理を行うとともに、前記昇圧回路が、前記ビット数削減処理による前記ビット数の減少率に応じて前記昇圧回路の電流供給能力を減じる処理を行うことを特徴とする。更に、前記電圧判定部は、前記所定ノードの電圧を分圧する分圧回路と、一定電圧の基準電圧を出力する基準電圧発生回路と、前記基準電圧発生回路の出力する前記基準電圧と前記分圧回路の出力電圧を比較するコンパレータを備えていることを特徴とする。
【００２６】
ここで、前記ビット数削減処理によって、一度に書き込む前記入力データのビット数が予め定められた最小単位まで減じられた後も、前記所定ノードの電圧レベルが前記所望の基準電圧に達していない時には、前記データの前記記憶領域への書き込みを禁止する構成とするのが好ましい。
【００２７】
この目的を達成するための本発明に係るＩＣカードは、上記特徴を有する不揮発性半導体記憶装置を備えてなることを特徴とする。ここで、ＩＣカードが、非接触で電力給電及び信号通信を行う非接触ＩＣカードである場合、或いは、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションＩＣカードである場合において、上記特徴を有する不揮発性半導体記憶装置を備えてなることがより好ましい。
【００２８】
更に、ＩＣカードがコンビネーションＩＣカードである場合、前記電力給電と前記信号通信の実行方法が非接触型と接触型の違いによって、前記不揮発性半導体記憶装置における前記記憶領域の書き換え時の制御方法を切り替えるように構成するのが好ましい。
【００２９】
【発明の実施の形態】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）及び本発明装置を備えた本発明に係るＩＣカードの実施の形態につき、図面に基づいて説明する。尚、図７に示す従来のフラッシュメモリと共通する回路、回路要素、信号等には共通の符号を付して説明する。
【００３０】
〈第１実施形態〉
図１に示すように、本発明装置は、フラッシュマクロ２０とそのフラッシュマクロ２０の電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域であるフラッシュメモリセルアレイ２４へのデータの書き込み及び消去を制御する制御回路４１を備えて構成されている。フラッシュマクロ２０は、図１に示すように、昇圧回路３０、フラッシュメモリセルアレイ２４、書き込み・消去電圧発生回路２１、行デコーダ２２、列デコーダ２５、センスアンプ２６、入出力バッファ２７、アドレスレジスタ２３、読み出しデータレジスタ２８、書き込みデータレジスタ２９、基準電圧発生回路３１、電源検出回路３７を備えて構成されている。フラッシュメモリセルアレイ２４は、図４に示すフラッシュメモリセルをアレイ状に配列して構成され、図５に例示するようなアレイ構成となっている。制御回路４１は、具体的には、フラッシュメモリセルアレイ２４へのデータの書き込み及び消去を所定のアルゴリズムに従い順次処理するステートマシンでハード的に構成されている。尚、制御回路４１をストアードプログラム方式の所謂小型のマイクロプロセッサでソフト的に構成する形態でも構わない。
【００３１】
以下、本発明装置の記憶領域がフラッシュメモリセルアレイ２４で構成されている場合を例に、本発明装置の構成並びに動作について説明する。
【００３２】
尚、本発明装置と図７に示す従来の不揮発性半導体記憶装置との具体的な差異は、基準電圧発生回路３１と電圧検出回路３７で構成される電圧判定部３８が、フラッシュメモリセルアレイ２４のデータ書き換え時（具体的には、データの書き込みと消去）における本発明装置内の所定ノードの電圧レベルを判定し、制御回路４１内に設けられた書き換え単位決定部４４と一括書き換え判定部４５が、電圧判定部３８の電圧レベルの判定結果に基づいて、夫々データ書き込み時の同時に書き込みするメモリセル数を決定し、また、データ消去時の同時に消去するフラッシュメモリセルアレイ２４のブロックサイズが同時消去可能か否かを判定するように構成されている点である。また、昇圧回路３０も、電圧判定部３８の電圧レベルの判定結果に基づいて、電流供給能力が可変になっている点で従来の不揮発性半導体記憶装置と異なる。以下、所定ノードの電圧レベルの例として書き込み及び消去用の電源電圧の場合について説明する。
【００３３】
図２に示すように、電圧判定部３８は基準電圧発生回路３１と電圧検出回路３７で構成されている。図２中の信号ＥＮは電圧検出回路３７の起動信号であり、電圧検出回路３７は高レベル（例えばＶｃｃ）でイネーブル（動作可能）となり、低レベル（例えば接地電位）でディスエーブル（動作不能）となる。電圧検出回路３７は書き込み及び消去動作時にイネーブルになる。上記以外の動作時においては、消費電流低減のためディスエーブルにするのが望ましいが、特に限定するものではなく、必要に応じてディスエーブルにすれば良い。ディスエーブル時には電圧検出回路３７の消費電流をなるべく少なくするように、特に抵抗Ｒ１及び抵抗Ｒ２に貫通電流が流れないようにする。ＲＥＦ信号は基準電圧発生回路３１の出力であり、書き込み及び消去動作時に一定電圧(例えば２Ｖ)を出力する。ＶＲＥＦは書き込み及び消去用の電源電圧Ｖｐｐを降圧して発生される信号である。本第１実施形態では、降圧回路は抵抗Ｒ１、Ｒ２にて構成されている。電源電圧Ｖｐｐの動作下限電圧が例えば２.７Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。抵抗値は電源電圧Ｖｐｐの電流供給能力が低下しない程度の値に設定する（例えばＲ１及びＲ２を流れる電流を数μＡ程度にする）。本第１実施形態においては、電圧を降圧する方法として抵抗を使用して分圧したが、ダイオードを使用する等、他の方法で実現しても構わない。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。電源電圧Ｖｐｐが２.７Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、電源電圧Ｖｐｐが２.７Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、後述する図９中の書き込み動作のフローチャートのステップ＃４０における所定ノードの電圧レベルの判定信号として使用される。出力信号ＤＥＴＯＵＴが低レベルのとき、電源電圧Ｖｐｐが所望の電圧に達していないと判定して、書き込みビット数のチェックを行えば良い。
【００３４】
図３に、本発明装置の昇圧回路３０を示す。昇圧回路３０は、データの書き込み及び消去時に動作し、当該動作に必要な高電圧を発生する（例えば１２Ｖ）。図３に示すように、昇圧回路３０は、コンパレータ３２、発振回路３６、２つの駆動信号発生回路３３ａ、３３ｂ、２つのポンプセル回路３４ａ、３４ｂ、ダイオードチェーン３５、その他の論理回路で構成されている。
【００３５】
次に、本発明装置の記憶領域への書き込み動作について、書き込みデータ長が１６ビット、書き込みビット数が２のべき乗の場合について説明する。
【００３６】
図９に、本発明装置の記憶領域への書き込み動作時の制御回路４１及び書き換え単位決定部４４による処理手順について示す。書き込み動作がスタートすると、先ず、書き込みデータを期待値として書き込みデータレジスタ２９に取り込み（＃１０）、引き続き、同時に書き込む書き込みビット数（２値セルの場合はメモリセル数に同じ）の初期設定を行う（＃１１）。例えば、２ビットに設定する。次に、昇圧回路３０と書き込み・消去電圧発生回路２１を順にイネーブルにする（＃２０、＃３０）。書き込み・消去電圧発生回路２１が所望の電圧を出力できるまでの時間待ちを行い、電圧検出回路３７により、電源電圧Ｖｐｐのチェックを行う（＃４０）。電源電圧Ｖｐｐの電圧レベル が所望の電圧値（例えば、２.７Ｖ）より低い場合に、書き込みビット数のチェックを行う（＃４１）。書き込みビット数が１ビットでない場合は、書き込みビット数を半分に減らして（＃４２）、再度、昇圧回路３０の立ち上げから所定の動作を行う（＃４３、＃４４、＃２０〜＃４１）。当該動作は、書き込みビット数が１ビットになるまで繰り返される。例えば、書き込みビット数の初期値が２ビットの場合は、書き込みビット数を１ビットにして、再度電圧レベルの判定を行う。ここで、書き込みビット数が１ビットで、電圧レベルが所望の電圧値（２．７Ｖ）より低い場合は、「書き込み動作失敗」状態として、メモリセルに書き込み電圧の印加を行わない。
【００３７】
ここで、図９に示す書き込みフローチャートのステップ＃４２において、書き込みビット数を半分にするのに伴い、対応する駆動信号発生回路３３ｂとポンプセル回路３４ｂをディスエーブルにする。図３は、書き込みビット数の初期値（＃１１）が２ビットの場合の構成例を示す。書き込みビット数が半分の１ビットになると、信号ＰＯＦＦが高レベルとなり、駆動信号発生回路３３ｂとポンプセル回路３４ｂがディスエーブルになり、昇圧回路３０の電流供給能力は約半分になる。昇圧回路３０の消費電力はポンプセル回路３４ａ、３４ｂ内にあるキャパシタを駆動する駆動信号発生回路３３ａ、３３ｂが大半を占めている(電源電圧Ｖｐｐの消費電流の約８０％〜８５％)。従って、電気的に書き換え可能な不揮発性記憶領域の書き換え時の消費電力を最大約４２.５％削減することができる。
【００３８】
このときの消費電流が、電源電圧Ｖｐｐの電流供給能力以内であれば、電源電圧Ｖｐｐの降下を引き起こすことなく、不揮発性記憶領域の書き換えを実施することが可能となる。
【００３９】
昇圧回路３０内の駆動信号発生回路３３ａ、３３ｂ及びポンプセル回路３４ａ、３４ｂの制御は、書き込みビット数の最大値に応じて決定すればよい。即ち、書き込みビット数が４ビットの場合、昇圧回路３０内の駆動信号発生回路３３及びポンプセル回路３４の電流供給能力及び消費電力が１／１、１／２、１／４にできるような回路構成にしておく。尚、昇圧回路３０の基本的な昇圧動作については図８に例示した従来の昇圧回路３０と同様である。
【００４０】
図９のフローチャートの上記ステップ＃４０において、電圧レベルが所望の電圧値より高い場合は、メモリセルに書き込み電圧の印加を行う（＃５０）。書き込みデータ長が１６ビットで、書き込みビット数が２ビットの場合は、書き込みデータを８分割して８回に分けて書き込み動作（メモリセルへの書き込み電圧の印加）を実行する。また、書き込みビット数が１ビットのときは、書き込みデータを１６分割して１６回に分けて書き込み動作を実行する。以降の動作（＃５０〜＃１３０）は、図１１に示した従来の不揮発性半導体記憶装置の書き込み動作と同様である。
【００４１】
ステップ＃１１において、書き込みビット数を２のべき乗（本第１実施形態では２ビット）に設定しているのは、データ長は一般的に、８ビット、１６ビット等、２のべき乗となっており、また書き込みビット数を半分にした場合、２回メモリセルへの印加動作を繰り返すことで、書き込みビット数を半分にする前の動作を実現することができ、書き込みデータの扱いが特に簡単になるからである。
【００４２】
しかしながら、書き込みビット数が２のべき乗に設定し、更に、書き込みビット数を半分に減らすという方法ではなく、例えば、ＶＲＥＦ電圧レベルを複数通り用意しておき、複数通りの判定結果に基づいて予め定められた書き込みビット数に設定するようにしても構わない。
【００４３】
所定ノードの電圧レベルの例として書き込み及び消去用の電源電圧Ｖｐｐの場合について説明したが、電源電圧がＶｃｃしかないフラッシュメモリの場合は、Ｖｃｃで行っても構わない。
【００４４】
〈第２実施形態〉
次に、第２実施形態として、書き込み電圧の印加毎に書き込みビット数の設定を行う場合について説明する。図１０に、本発明装置の記憶領域への書き込み動作時の制御回路４１及び書き換え単位決定部４４による処理手順について示す。
【００４５】
本第２実施形態では、書き込みデータを分割して、書き込み電圧を印加する毎に（＃５０、＃６０）、電圧レベルの判定（＃４０）を行い、所望の電圧に達していないときは、書き込みビット数の変更を行う（＃４２）。このように、ステップ＃６０で最後のビットでない場合、つまり、まだ書き込みデータが残っている状況で、再度電圧レベルのチェックを行うことで、安定してメモリセルに書き込み電圧を印加することが可能となり、次の、ベリファイ動作（＃７０）が成功し易くできる。他の動作については、上記第１実施形態と同様である。
【００４６】
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。上記第１及び第２実施形態では、電圧検出回路３７は電源電圧Ｖｐｐの電圧レベル、具体的には、電源電圧Ｖｐｐを降圧した電圧レベルのチェックを行っていたが、本第３実施形態では、電圧検出回路３７が、昇圧回路３０の出力電圧Ｖ１１、具体的には、出力電圧Ｖ１１を降圧した電圧レベルで電圧レベルのチェックを行うようにしても構わない。
【００４７】
図２中のＶＲＥＦは昇圧回路３０の出力電圧Ｖ１１を降圧して発生される電圧レベルとなる。電圧検出回路３７自体の回路構成は、第１実施形態と同じである。使用する電圧が電源電圧Ｖｐｐから昇圧回路の出力電圧Ｖ１１に変更になり、抵抗Ｒ１と抵抗Ｒ２の抵抗比を出力電圧Ｖ１１の電圧レベルに併せて調整している点で、第１実施形態と異なる。例えば、出力電圧Ｖ１１の動作下限電圧レベルが８.５Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。抵抗Ｒ１と抵抗Ｒ２の抵抗値は、昇圧回路３０の電流供給能力が低下しない程度の値に設定する。例えば、Ｒ１及びＲ２を流れる電流を数μＡ程度にする。
【００４８】
本第３実施形態においては、電圧を降圧する方法として抵抗を使用したが、ダイオードを使用する等、他の方法で実現しても構わない。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。昇圧回路３０の出力電圧Ｖ１１が８.５Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、昇圧回路３０の出力電圧Ｖ１１が８.５Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、図９中の書き込み動作のフローチャートのステップ＃４０における所定ノードの電圧レベルの判定信号として使用される。他の動作については上記第１実施形態と同様である。
【００４９】
〈第４実施形態〉
次に、本発明装置の第４実施形態について説明する。上記第１及び第２実施形態では、電圧検出回路３７は電源電圧Ｖｐｐの電圧レベル、具体的には、電源電圧Ｖｐｐを降圧した電圧レベルのチェックを行っていたが、本第４実施形態では、電圧検出回路３７が、書き込み・消去電圧発生回路２１の出力電圧、具体的には、当該出力電圧を降圧した電圧レベルで電圧レベルのチェックを行うようにしても構わない。
【００５０】
図２中のＶＲＥＦは書き込み・消去電圧発生回路２１の出力電圧を降圧して発生される電圧レベルとなる。電圧検出回路３７自体の回路構成は、第１実施形態と同じである。使用する電圧が電源電圧Ｖｐｐから書き込み・消去電圧発生回路２１の出力電圧に変更になり、抵抗Ｒ１と抵抗Ｒ２の抵抗比を当該出力電圧の電圧レベルに併せて調整している点で、第１実施形態と異なる。例えば、出力電圧の動作下限電圧レベルが８.５Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。抵抗Ｒ１と抵抗Ｒ２の抵抗値は、昇圧回路３０の電流供給能力が低下しない程度の値に設定する。例えば、Ｒ１及びＲ２を流れる電流を数μＡ程度にする。
【００５１】
本第４実施形態においては、電圧を降圧する方法として抵抗を使用したが、ダイオードを使用する等、他の方法で実現しても構わない。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。書き込み・消去電圧発生回路２１の出力電圧が８.５Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、書き込み・消去電圧発生回路２１の出力電圧が８.５Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、図９中の書き込み動作のフローチャートのステップ＃４０における所定ノードの電圧レベルの判定信号として使用される。他の動作については上記第１実施形態と同様である。
【００５２】
〈第５実施形態〉
更に、第５実施形態として、制御回路４１内に設けられた一括書き換え判定部４５が、電源電圧Ｖｐｐの電源供給能力に応じて、記憶領域であるフラッシュメモリセルアレイ２４の書き換え範囲を設定する場合について示す。尚、本第５実施形態では、上記第１〜第４実施形態と異なり、書き換えはデータの消去動作となる。
【００５３】
最近のフラッシュメモリでは、消去単位であるブロックサイズが全て同じである均等ブロック型の他に、ブロックサイズが異なるブートブロック型も数多く生産されている。例えばブートブロック型の８メガビット品は、記憶領域であるフラッシュメモリセルアレイ２４が、５１２キロビットのブロック(以下簡単にメインブロックという)１５個と６４キロビットのブロック（以下簡単にブートブロックという）８個から構成されている。
【００５４】
消去動作において、メモリセルのソースへの電圧印加は、１つのブロックのメモリセルの全てに対して同時に行われる。従って、メモリセルのソースを所望の電圧(例えば１２Ｖ)に充電する場合、ブロックサイズが小さい方が負荷も小さくなり、昇圧回路が供給しなければならない電流も少なくて済む。消去動作において、図２に示す電圧検出回路３７の出力ＤＥＴＯＵＴが低レベルのとき、図１中のアドレスレジスタ２６の値を確認し、ブートブロックであれば、信号ＰＯＦＦを高レベルにし、駆動信号発生回路３３ｂ、ポンプセル回路３４ｂを共にディスエーブルにして、再度電圧レベルのチェックを行えば良い。
【００５５】
ここで、電圧検出回路３７の出力ＤＥＴＯＵＴが低レベルで、且つ、アドレスレジスタ２６の値がメインブロックを指していれば、「消去動作失敗」状態と判定してメモリセルのソースに対し消去電圧を印加しない。フラッシュメモリの基本的な消去動作については従来の不揮発性半導体記憶装置と同様である。また、図１中の昇圧回路３０の基本的な動作についても、従来の不揮発性半導体記憶装置と同様である。
【００５６】
〈第６実施形態〉
次に、第６実施形態として、本発明装置を備えた本発明に係るＩＣカードについて、図１２に基づき説明する。ＩＣカードが、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションＩＣカードであって、外部クロック端子ＣＬＫより入力される接触型通信用クロックＣＬＫ１の周波数と、アンテナコイル１５にて受信された非接触型通信用クロックＲＦＣＬＫの周波数との違いによって、接触動作が非接触動作かを区別し、書き込みビット数を別途設定する場合について説明する。
【００５７】
接触動作は、主に銀行カード等の金融系のカードに用いられ、外部クロック端子ＣＬＫに入力される接触型通信用クロックの周波数は３.５ＭＨｚまたは４.９ＭＨｚである。一方、非接触動作は、電車やバス等の交通系のカードに用いられ、非接触型通信用クロックの周波数は１３.５６ＭＨｚである。尚、夫々の周波数は、ＩＣカードにおける通信インターフェイスとして規格化され多用されている。
【００５８】
本第６実施形態においては、外部クロック端子ＣＬＫに入力される接触型通信用クロックＣＬＫ１の周波数と、アンテナコイルにて受信された非接触型通信用クロックＲＦＣＬＫの周波数の４６を設けて、接触動作と非接触動作を判別する。即ち、接触型通信用クロックＣＬＫ１及び非接触型通信用クロックＲＦＣＬＫを、夫々、接触型通信用カウンタ４７及び非接触型通信用カウンタ４８にてカウントし、何れか先にオーバーフローした方を切替手段としてのＲＳフリップフロップ４９ が保持する。このようにして接触型通信用クロックＣＬＫ１の周波数と非接触型通信用クロックＲＦＣＬＫとの周波数の違いによって、接触型通信又は非接触型通信の何れの通信であるかの判別を行うことができる。制御回路４１はＲＳフリップフロップ４９の値により、接触モードか非接触モードかを判定することが可能となる。
【００５９】
接触モードでは外部電源端子よりＶｃｃ並びにＶｐｐに安定した電源が供給されるので、例えば書き込みビット数を４ビットに設定し、非接触モードでは安定性を重視して書き込みビット数を２ビットに設定するなど、接触モードと非接触モードとで書き込みビット数を個別に設定することが可能となる。
【００６０】
〈第７実施形態〉
次に、第７実施形態として、本発明装置を備えた本発明に係るＩＣカードについて、図１３に基づき説明する。コンビネーションＩＣカードにおいて、外部リセット端子ＲＳＴと、電源電圧の立ち上がりを検出する回路により、接触動作が非接触動作かを区別し、書き込みビット数を別途設定する場合について説明する。
【００６１】
ＩＣカードはリセット状態時に回路の初期化を行う。非接触動作においては、外部端子からの入力がないため、電源電圧の立ち上がりを検出して回路の初期化を行う。ＩＣカードが電磁波を受け取ると、ＩＣカード内部に埋め込まれたアンテナ１５により電磁誘導が起きる。電磁誘導により発生した信号は、整流回路１１に通すことにより正の電圧に変換され、更にレギュレータ１６、レギュレータ１７を介して平滑され、これを電力源としてＣＰＵコア４０に供給される。一般的なＩＣモジュールの電源電圧（ＶｃｃおよびＶｐｐ）は５Ｖまたは３.３Ｖである。電源電圧Ｖｃｃの立ち上がりは、図１中の電圧検出回路３７のような構成にすることで検出することができる。例えば、電源電圧が２.０Ｖより高くなったときに、電圧検出回路は高レベルの信号を出力し、電圧検出回路の出力信号より、一定期間リセット状態にすればよい。接触動作においては、外部リセット端子ＲＳＴに低レベルを与えることにより、また、電源電圧Ｖｃｃの立ち上がりを検出することによりリセット状態となる。外部リセット端子ＲＳＴは、非接触動作時には信号が入力されないので、電源電圧(例えばＶｃｃ)にプルアップしておく。接触動作におけるリセット解除は、外部リセット端子ＲＳＴが高レベルになったときと、電源電圧Ｖｃｃの立ち上がり後の一定期間の何れか遅い方になる。
【００６２】
本第７実施形態においてはリセットの状態を格納するレジスタ６０を設ける。このレジスタ６０は外部リセット端子ＲＳＴの電圧レベルが低レベルになったときに「１」となり、電源電圧Ｖｃｃが、例えば２.０Ｖ以下でかつ外部リセット端子ＲＳＴが高レベルのとき「０」となる。電源電圧Ｖｃｃが、例えば２.０Ｖ以上のときは、レジスタ６０はその値を保持する。即ち、電源電圧Ｖｃｃが立ち上がり、外部リセット端子ＲＳＴが高レベルとなってリセット状態が解除されても、レジスタ６０は「１」を保持する。制御回路４１はこのレジスタの値により、接触モードか非接触モードかを判定することができる。接触モードでは外部電源端子よりＶｃｃ並びにＶｐｐに安定した電源が供給されるので、例えば書き込みビット数を４ビットに設定し、非接触モードでは動作の安定性、また動作通信距離の確保等を重視して書き込みビット数を２ビットにするなど、接触モードと非接触モードとで書き込みビット数を個別に設定することが可能となる。
【００６３】
尚、電源電圧の立ち上がりの検出は、電源電圧Ｖｐｐの場合でも電源電圧Ｖｃｃの場合と同様の構成で実現することができる。
【００６４】
以上、本発明装置及び本発明装置を用いたＩＣカードにつき説明したが、これらは、上記第１乃至第７の実施形態に限定されるものではない。例えば、不揮発性のメモリセルからなる記憶領域として、フラッシュメモリセルアレイ以外にＥＥＰＲＯＭアレイ等、書き換え時に昇圧電圧を必要とするものであっても構わない。
【００６５】
また、上記第１乃至第７の実施形態では、メモリセルは２値データ、つまり、１ビットデータを記憶する場合を例に説明したが、メモリセルは３値以上の多値データを記憶するものであっても構わない。かかる場合は、図９、図１０に示すアルゴリズムとは異なる書き込みアルゴリズムを使用することになるが、例えば電源電圧Ｖｐｐの電圧レベルによって同時に書き込むメモリセル数を適切な値に設定する点は、同様に適用可能である。
【００６６】
また、本発明装置を用いたＩＣカードは、コンビネーションＩＣカード以外に、電力給電及び信号通信を非接触で実行可能な非接触ＩＣカードであってもよい。
【００６７】
更に、本発明装置はＩＣカードに限らず、携帯電話向け等電池駆動で電流供給能力が変化する場合にも本発明を適用することができるのは言うまでも無い。その他、本発明装置及び本発明装置を用いたＩＣカードは、本発明の技術的思想を逸脱しない範囲で、上記第１乃至第７の実施形態に対して、種々変形を施してして実施することができる。
【００６８】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源供給能力が低い、または、不安定な場合でも、電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域の書き換えを安定して確実に行うことができる不揮発性半導体記憶装置を提供することができる。
【００６９】
更に、不揮発性半導体記憶装置を備えてなるＩＣカードにおいて、外部からの電源供給能力に制約がある場合においても、安定して記憶領域へのデータの書き換えが可能なＩＣカードを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態を示すブロック構成図
【図２】本発明に係る不揮発性半導体記憶装置の電圧判定部を示す回路図
【図３】本発明に係る不揮発性半導体記憶装置の昇圧回路を示す回路図
【図４】フラッシュメモリセルの構造を説明する等価回路図
【図５】フラッシュメモリセルアレイの構造を説明する回路図
【図６】ＩＣモジュールの構成例を示すブロック構成図
【図７】従来の不揮発性半導体記憶装置の一例を示すブロック構成図
【図８】従来の不揮発性半導体記憶装置の昇圧回路の一例を示す回路図
【図９】本発明に係る不揮発性半導体記憶装置の第１実施形態における書き込み動作を示すフローチャート
【図１０】本発明に係る不揮発性半導体記憶装置の第２実施形態における書き込み動作を示すフローチャート
【図１１】従来の不揮発性半導体記憶装置における書き込み動作を示すフローチャート
【図１２】本発明に係る不揮発性半導体記憶装置を備えたコンビネーションＩＣカードの第６実施形態における構成を示すブロック構成図
【図１３】本発明に係る不揮発性半導体記憶装置を備えたコンビネーションＩＣカードの第７実施形態における構成を示すブロック構成図
【符号の説明】
１０ 非接触インターフェイス
１１ 整流回路
１２ 変調回路
１３ 復調回路
１４ クロック分離回路
１５ アンテナ
１６ レギュレータ
１７ レギュレータ
２０ フラッシュマクロ
２１ 書き込み・消去電圧発生回路
２２ 行デコーダ
２３ 列デコーダ
２４ フラッシュメモリセルアレイ
２５ センスアンプ
２６ アドレスレジスタ
２７ 入出力バッファ
２８ 読み出しデータレジスタ
２９ 書き込みデータレジスタ
３０ 昇圧回路
３１ 基準電圧発生回路
３２ コンパレータ
３２ａ コンパレータ
３３ 駆動信号発生回路
３３ａ 駆動信号発生回路
３３ｂ 駆動信号発生回路
３４ ポンプセル回路
３４ａ ポンプセル回路
３４ｂ ポンプセル回路
３５ ダイオードチェーン
３６ 発振回路
３７ 電圧検出回路
３８ 電圧判定部
４０ ＣＰＵコア
４１ 制御回路
４２ ＲＯＭ
４３ ＲＡＭ
４４ 書き換え単位決定部
４５ 一括書き換え判定部
４６ 位相差を比較する回路
４７ 接触型通信用カウンタ
４８ 非接触型通信用カウンタ
４９ ＲＳフリップフロップ
５１ コントロールゲート
５２ フローティングゲート
５３ ソース
５４ ドレイン
６０ レジスタ
ＣＬＫ 外部クロック端子
ＣＬＫ１ 接触型通信用クロック
Ｒ１ 抵抗
Ｒ２ 抵抗
ＲＦＣＬＫ 非接触型通信用クロック
ＲＳＴ 外部リセット端子
Ｖｃｃ 電源端子
Ｖｐｐ 電源端子
Claims (14)
- 電気的に書き込み及び消去可能な不揮発性の複数のメモリセルからなる記憶領域と、電源電圧を昇圧して、前記記憶領域の書き込み及び消去に必要な電圧を発生する昇圧回路と、を有する不揮発性半導体記憶装置において、
前記記憶領域の書き込み及び消去時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に書き込む入力データのビット数を決定する書き換え単位決定部と、を備え、
前記所定ノードの電圧レベルが所望の基準電圧に達していない場合、前記書き換え単位決定部が、既設定の一度に書き込む入力データのビット数を減じるビット数削減処理を行うとともに、前記昇圧回路が、前記ビット数削減処理による前記ビット数の減少率に応じて前記昇圧回路の電流供給能力を減じる処理を行うことを特徴とする不揮発性半導体記憶装置。 - 前記ビット数削減処理によって、一度に書き込む前記入力データのビット数が予め定められた最小単位まで減じられた後も、前記所定ノードの電圧レベルが前記所望の基準電圧に達していない時には、前記データの前記記憶領域への書き込みを禁止することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記一度に書き込む入力データのビット数が、前記入力データの総ビット数の約数であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記一度に書き込む入力データのビット数に対応する前記メモリセルの数が、２のべき乗であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記電圧判定部の判定結果に基づき前記記憶領域内の消去対象となる範囲を一括して消去可能かどうかを判定する一括書き換え判定部を備えていることを特徴とする請求項１から４の何れか１項に記載の不揮発性半導体記憶装置。
- 前記電圧判定部は、前記所定ノードの電圧を分圧する分圧回路と、一定電圧の基準電圧を出力する基準電圧発生回路と、前記基準電圧発生回路の出力する前記基準電圧と前記分圧回路の出力電圧を比較するコンパレータを備えていることを特徴とする請求項１から５の何れか１項に記載の不揮発性半導体記憶装置。
- 前記所定ノードの電圧は電源電圧であることを特徴とする請求項１から６の何れか１項に記載の不揮発性半導体記憶装置。
- 前記所定ノードの電圧は前記昇圧回路の出力電圧であることを特徴とする請求項１から６の何れか１項に記載の不揮発性半導体記憶装置。
- 前記所定ノードの電圧は前記メモリセルに接続する少なくとも１つの信号線電圧であることを特徴とする請求項１から６の何れか１項に記載の不揮発性半導体記憶装置。
- 前記電圧判定部は、前記記憶領域の書き換えに必要な電圧を前記メモリセルに印加する毎に、前記各電圧印加前に、前記所定ノードの電圧レベルを判定することを特徴とする請求項１から９の何れか１項に記載の不揮発性半導体記憶装置。
- 前記記憶領域が、入力データの電気的な書き込みと前記記憶領域の一部または全部に対して一括で書き込みデータの電気的な消去が可能なフラッシュメモリで構成されていることを特徴とする請求項１から１０の何れか１項に記載の不揮発性半導体記憶装置。
- 請求項１から１１の何れか１項に記載の不揮発性半導体記憶装置を備えてなることを特徴とするＩＣカード。
- 非接触で電力給電及び信号通信を行う非接触ＩＣカードであることを特徴とする請求項１２に記載のＩＣカード。
- 電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションＩＣカードであることを特徴とする請求項１２に記載のＩＣカード。
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