JP4359346B2 - 不揮発性メモリセルの負のしきい値電圧を測定する回路および方法 - Google Patents
不揮発性メモリセルの負のしきい値電圧を測定する回路および方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は一般的には不揮発性メモリ回路に関し、かつより特定的には、不揮発性メモリセルの負のしきい値電圧を測定することに関する。
【０００２】
【従来の技術】
電気的に消去可能なプログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）は不揮発性メモリを使用することが必要な数多くの用途に見られる。１つのそのような用途は携帯用データキャリア（ＰＤＣ）、またはスマートカードとして知られた分野にある。ＰＤＣは一般に、ほぼ伝統的なクレジットカードのサイズで、プラスチックから造られ、かつＰＤＣに埋め込まれた１つまたはそれ以上の半導体ダイを含んでいる。該半導体ダイ（単数または複数）はマイクロプロセッサ、メモリ、および種々の入力および出力（Ｉ／Ｏ）回路を含んでいる。磁気ストリップまたは条片を備えた伝統的なクレジットカードは一般には数百ビットのデータを記憶するが、拡張されたメモリを備えたＰＤＣは８Ｋまたはそれ以上の８ビットのバイトのデータを記憶することができる。
【０００３】
ＰＤＣの付加的な記憶容量はその有用な用途を大幅に拡張する。例えば、ＰＤＣはユーザの医療上の経歴または病歴を記憶するために使用できる。ユーザは該ＰＤＣを保健介護提供者に提出し、該保健介護提供者は、ＰＤＣリーダによって、個人的データ、主治医、健康保険、アレルギー、投薬、過去の処置、血液型、信仰上の好み、または選択、臓器提供者、その他を含む、患者の病歴を抽出する。ＰＤＣのための他の用途は銀行サービス、国籍およびパスポートのための証明、および切符および料金取立てのような輸送上の処理を含む。例えば、ＰＤＣは時々刻々の値を保持するためにプログラムできる。買入れを行なう場合には、ユーザはＰＤＣをＰＤＣリーダに挿入しかつ買入れ量が自動的に蓄積された現在の値から差し引かれる。ＰＤＣはユーザがデータまたは情報を伝達しあるいは交換することを必要とする事実上任意の場合に適用可能である。
【０００４】
ＰＤＣは接触および非接触モードで動作するよう利用できる。接触モードでは、ＰＤＣはＰＤＣリーダに挿入される。ＰＤＣリーダはＰＤＣ上のターミナルパッドと直接電気的に接触するようになり動作電力を提供しかつデータを読み取りかつ書き込む。非接触モードでは、ＰＤＣは無線周波（ＲＦ）伝送または送信回路を使用する。非接触ＰＤＣはＰＤＣリーダの近傍に配置されかつＲＦリンクによって情報の交換が行なわれる。
【０００５】
ＰＤＣは一般にバッテリのような局部的電源を含んでいない。ＰＤＣは各々の処理の始めに直接的な電気的接触により、あるいはＲＦリンクを介して動作電力を受ける。ＰＤＣ上のメモリ領域はランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、およびＥＥＰＲＯＭに分割される。ＲＡＭは揮発性メモリでありかつ電源がＰＤＣリーダによって供給されている時間の間のみ使用される一時的データを維持する。ＲＯＭおよびＥＥＰＲＯＭは不揮発性メモリでありかつ、ＰＤＣリーダによって電力が供給される時間の間にのみアクセスできるが、それらの内容をゼロ動作電力の時間の間にも維持することができる。
【０００６】
ＥＥＰＲＯＭアレイはメモリセルのマトリクスに配列される。各メモリセルは論理“１”または論理“０”を記憶するフローティングゲートトランジスタを有する。論理“１”はフローティングゲート上の正の電荷として記憶され、かつ論理“０”はフローティングゲート上の負の電荷として記憶される。負に充電されたフローティングゲートを有するフローティングゲートトランジスタは記憶された電荷に関連する正のしきい値電圧（ＶＴ）を有する。正に充電されたフローティングゲートを有するフローティングゲートトランジスタは蓄積された電荷に関連する負のしきい値電圧を有する。完全に充電されたフローティングゲートは約±５ボルトのＶＴを生じる。
【０００７】
いったんＥＥＰＲＯＭセルが書き込まれると、蓄積された電荷はリーケージのため時間と共に減衰する。蓄積された電荷は典型的にはＶＴが約±２ボルトの最小値より低く低下しかつセル内容が予測できなくなる前に約１０年の期待寿命または予測寿命（ｌｉｆｅ ｅｘｐｅｃｔａｎｃｙ）を有する。
【０００８】
ＥＥＰＲＯＭセルの期待寿命を決定する１つの方法は製造プロセスの間にそのＶＴを測定することである。もし測定されたＶＴが仕様で定められた値、例えば５ボルト、より大きければ、蓄積された電荷は計画された寿命の間続くことが予期される。もし測定されたＶＴが前記仕様で定められた値より小さければ、蓄積された電荷は計画された寿命の間続かない可能性がある。もしＶＴが前記仕様で定められた値より低いレベルで開始すれば、蓄積された電荷が時間と共に減衰するに応じて、ＶＴはその計画された期待寿命の終わる前に前記最小の受け入れ可能な値より小さくなるであろう。受け入れ難いほど低いＶＴを有するＥＥＰＲＯＭセルが検出されたとき、その製造プロセスは問題があるものとして評価される。
【０００９】
【発明が解決しようとする課題】
正のＶＴを測定するために知られた技術がある。例えば、可変の正の電圧がフローティングゲートに加えられかつトランジスタがターンオンするまで増大される。フローティングゲートトランジスタがターンオンするポイントが前記正のＶＴである。しかしながら、フローティングゲートトランジスタの負のＶＴは同じ方法では測定できない。
【００１０】
したがって、不揮発性メモリセルの負のＶＴを測定する必要性が存在する。
【００１１】
【課題を解決するための手段】
本発明の一態様に係わる不揮発性メモリ回路（２４）は、複数のビットライン（５０，５４）にそれぞれ結合された出力を有しかつ共通アレイグランドノード（５６）を有する複数のメモリセル（３２，３８）、前記共通アレイグランドノードに結合され前記共通アレイグランドノード上に第１の正の電圧を生成し、これによって次に前記複数のメモリセルの内の第１の１つの負のしきい値電圧に対応する前記複数のメモリセルの内の第１の１つの出力上に第２の正の電圧を生成するプルアップ回路（７４）、そして前記複数のビットラインの内の第１の１つに結合された入力を有し前記第２の正の電圧のレベルを検出するための第１のセンス回路（８８）、を具備することを特徴とする。
【００１２】
さらに、前記複数のビットラインの内の前記第１の１つに結合された入力を有しかつデータバス（８６）上にデータ信号を提供するための出力を有する第２のセンス回路（７８）を含むと好都合である。
【００１３】
さらに、選択信号に応答しかつ前記第２のセンス回路と前記データバスとの間に結合された伝送ゲート（９２）を含むよう構成してもよい。
【００１４】
前記プルアップ回路は電源導体（ＶＰＳＷ）に結合された第１の導電端子、前記共通アレイグランドノードに結合された第２の導電端子、および制御信号（ＲＡＧＮＤＨ）を受けるよう結合された制御端子を有する第１のトランジスタ（７４）を含むものとすることができる。
【００１５】
また、前記第１のセンス回路は、第１の電源導体（ＶＤＤ）に結合された第１の導電端子、前記第１のセンス回路の出力（１０８）に結合された第２の導電端子、および前記複数のビットラインの内の第１の１つに結合された制御端子を有する第１のトランジスタ（１０２）、そして前記第１のセンス回路の出力に結合された第１の導電端子、第２の電源導体（６２）に結合された第２の導電端子、およびセンス選択信号（ＳＥＮＳＥＬ）を受けるよう結合された制御端子を有する第２のトランジスタ（１０６）によって構成することができる。
【００１６】
前記第１のセンス回路はさらに、前記第１の電源導体に結合された第１の導電端子、前記第１のトランジスタの第１の導電端子に一緒に結合された第２の導電端子および制御端子を有する第３のトランジスタ（１００）、そして前記第１のトランジスタの第２の導電端子に結合された第１の導電端子、前記第１のセンス回路の出力に結合された第２の導電端子、および反転されたセンス選択信号を受けるよう結合された制御端子を有する第４のトランジスタ（１０４）を備えるものとすることができる。
【００１７】
また、前記第１のセンス回路は前記第１のセンス回路の出力が状態を変える場合に前記第２の正の電圧のレベルを検出するために変えられる電源電圧レベル（ＶＤＤ）を受けると好都合である。
【００１８】
前記複数のメモリセルは携帯用データキャリア（１０）に組込まれた少なくとも１つの半導体ダイ（１２）上に配置することができる。
【００１９】
本発明の別の態様では、不揮発性メモリセルの負のしきい値電圧を測定する方法が提供され、該方法は、複数のビットライン（５０，５４）にそれぞれ結合された出力を有しかつ共通アレイグランドノード（５６）を有する第１の複数のメモリセル（３２，３８）を提供する段階、前記共通アレイグランドノード上に第１の正の電圧を生成しそれによって次に前記複数のメモリセルの内の第１の１つの負のしきい値電圧に対応する前記複数のメモリセルの内の第１の１つの出力に第２の正の電圧を生成する段階、そして前記第２の正の電圧のレベルを検出する段階、を具備することを特徴とする。
【００２０】
この場合、前記第２の正の電圧のレベルを検出する段階は前記第２の正の電圧を可変電源レベルと比較しかつ前記可変電源レベルが前記第２の正の電圧より上のレベルに到達した時前記比較の状態を変える段階を含むものとすることができる。
【００２１】
さらに、前記複数のメモリセルを携帯用データキャリアに組込まれた少なくとも１つの半導体ダイ上に配置することもできる。
【００２２】
【発明の実施の形態】
図１を参照すると、スマートカードまたはチップカードとしても知られた、ＰＤＣ１０が、組み込まれた集積回路（ＩＣ）１２と共に示されている。ＩＣ１２はメモリ、Ｉ／Ｏ回路、および任意選択的にマイクロプロセッサまたは他のコントローラを含み、ＰＤＣがＰＤＣリーダ（図示せず）と共に可能性ある多量の情報を伝達しまたは交換できるようにする。ＰＤＣ１０は銀行業務、輸送、医療、身分証明、および保安のような数多くの用途で使用される。例えば、ＰＤＣ１０はユーザの個人的データ、病歴、国の身元証明、および／またはパスポートを含むことができる。ＰＤＣ１０は銀行口座情報、株式ポートフォリオ、および他の投資のような経済的または財務情報を含むことができる。ＰＤＣ１０はユーザが輸送の料金を支払い、商品を購入し、あるいは長距離電話サービスにアクセスするような取り引きを行なうたびごとに、いずれの適用可能な外貨交換レートをも含み、自動的に差し引かれる時々刻々の値（単数または複数）を蓄積することができる。ＰＤＣ１０は制限された領域へのアクセスのための保安コードを記憶することができる。
【００２３】
ＰＤＣ１０は接触モードおよび非接触モードで動作する。接触モードにおいては、ＰＤＣ１０はＰＤＣリーダ内へ挿入され、あるいはＰＤＣリーダを通され、ＰＤＣリーダはＰＤＣ上のターミナルパッドと直接の電気的接触を行なう。ＰＤＣリーダはＰＤＣ１０に動作電力を提供し、かつ処理を完了するために必要な読出しおよび書込み動作を行なう。例えば、ＰＤＣ１０は自動販売機のＰＤＣリーダに挿入されかつ選択された項目に対する購入量が差し引かれる。
【００２４】
非接触モードでは、ＰＤＣ１０はＰＤＣリーダの近傍に配置されＰＤＣリーダはＰＤＣにＲＦ信号を送信する。ＰＤＣ１０はＩＣ１２に電源供給するためにＲＦ信号から動作電力を抽出するキャリアの周囲の回りに巻かれた１つまたはそれ以上のＲＦコイルを含む。ＰＤＣリーダとＰＤＣ１０との間でＲＦリンクを介して情報もまた交換される。例えば、ＰＤＣ１０はドアの錠を制御するＰＤＣリーダの数センチメートル内に保持される。ＰＤＣリーダはＰＤＣ１０に動作電力を供給するためにＲＦ信号を送信し、ＰＤＣ１０は次にユーザの識別および保安アクセスコードをＰＤＣリーダに送信する。ユーザはまた制限された領域へのアクセスを得るためにＰＤＣリーダ上のキーパッドへと個人的識別番号をキー入力する必要があるかもしれない。
【００２５】
図２においては、ＩＣ１２のレイアウトがさらに詳細に示されている。回路１２は示された回路のための１つまたはそれ以上の半導体ダイを含んでいる。動作電源モジュール１４はＰＤＣリーダとの直接的な接触により、あるいはＰＤＣ１０に組み込まれた外部ＲＦコイルから動作電力を受ける。動作電源モジュール１４は、例えばＶＤＤ＝３〜５ボルトＤＣ±１０％の、正の電源電圧ＶＤＤをＩＣ１２内の他の回路へと分配する。マイクロプロセッサコア１６はＰＤＣ１０の制御、タイミング、および判断または意思決定機能を行なう。例えば、マイクロプロセッサ１６はメモリに対する読出し、書込みおよび消去動作を制御しかつデータＩ／Ｏモジュール１８に得られるデータを作成する。データＩ／Ｏモジュール１８はＰＤＣリーダに対しデータを送りかつ受ける。接触モードでは、データＩ／Ｏモジュール１８はＰＤＣリーダ上の端子と直接電気的接触を行ない情報を交換する。非接触モードでは、データＩ／Ｏモジュール１８はＲＦリンクを介してＰＤＣリーダと相互作用する。外部ＲＦデータコイル、多分動作電力を受けるために使用されるのと同じコイル、がＰＤＣ１０に組み込まれている。データＩ／Ｏモジュール１８はＲＦリンクによってＰＤＣリーダからデータを受信しかつ該データをＩＣ１２内の他のモジュールによって使用するために復調する。データＩ／Ｏモジュール１８はまたＰＤＣリーダへのＲＦリンクによって送信するためにメモリモジュールからのデータを変調する。保安モジュール１９はＰＤＣ１０の権限のない使用またはアクセスを防止しかつ定められた通りまたは通例通り動作の完全性を調べる。
【００２６】
ＲＯＭモジュール２０は製造プロセスの間にセットされかつ次にマイクロプロセッサ１６よって実行される与えられた用途に対するプログラム命令を記憶する。ＲＯＭモジュール２０は種々の用途に対しＰＤＣをプログラミングする上での柔軟性を与える。ＲＯＭモジュール２０は不揮発性でありかつ６Ｋ〜２０Ｋバイトのデータのサイズにおよぶ。ＲＡＭモジュール２２は揮発性メモリでありかつ２５６〜５１２バイトの一時記憶を提供する。ＥＥＰＲＯＭ２４は、個人的な身元証明、病歴、銀行業務情報、時々刻々の値、保安コード、その他のようなＰＤＣ１０の主たる情報を記憶する不揮発性メモリアレイである。ＥＥＰＲＯＭ２４の記憶容量は８Ｋ〜６４Ｋの８ビットのバイトのデータにおよび、もちろんより大きな容量を用いることも本発明の範囲内にある。他の形式の不揮発性メモリをＥＥＰＲＯＭ２４の代わりに使用することができる。
【００２７】
ＩＣ１２は、さらにＶＤＤを受けかつマイクロプロセッサ１６によって制御レジスタ（図示せず）に格納されたデータ信号に応じてＶＤＤ＝３ボルト±１０％またはＶＰＰ＝１０〜２０ボルト±１０％の値を有するポンプ電圧ＶＰＳＷ（電源供給スイッチ）を提供するチャージポンプを含む。
【００２８】
ＥＥＰＲＯＭアレイ２４は図３において行（ｒｏｗｓ）および列（ｃｏｌｕｍｎｓ）に配列されたＥＥＰＲＯＭセルのマトリクスとしてさらに詳細に示されている。ＥＥＰＲＯＭ２４に対して３つの動作モードがあり、すなわち、消去モード、書込みモード、および読出しモードである。消去モードにおいては、選択されたＥＥＰＲＯＭセルの内容は論理“０”、すなわち、消去状態へとプログラムされる。書込みモードにおいては、選択されたＥＥＰＲＯＭセルの内容は論理“１”、すなわち、書込み状態へとプログラムされる。読出しモードにおいては、選択されたＥＥＰＲＯＭセルの内容が読み出されかつデータＩ／Ｏモジュール１８への転送のためにデータバス上に与えられる。
【００２９】
図３は、１つの行における２つのＥＥＰＲＯＭセルを示している。１つの選択トランジスタおよび１つのフローティングゲートトランジスタの組合わせが１ビットのデータを含む１つのＥＥＰＲＯＭセルを構成する。例えば、第１のＥＥＰＲＯＭセル３２は選択トランジスタ３４およびフローティングゲートトランジスタ３６を具備する。第２のＥＥＰＲＯＭセル３８は第１の行に選択トランジスタ４０およびフローティングゲートトランジスタ４２を具備する。各々の行に１つの８ビットバイトを表わす少なくとも８個のセルがある。一実施形態では、ＥＥＰＲＯＭアレイ２４は各行に３２の８ビットバイトのデータ（２５６のセル）および２５６の行を含み８Ｋバイトの合計容量に対応している。
【００３０】
第１の列においては、選択トランジスタ３４のドレインはＥＥＰＲＯＭ２４のビットライン５０に結合されている。ビットライン５０は８ビットのデータバイトのビット７を表わしている。８Ｋの実施形態では、ビットライン５０に接続された２５６のＥＥＰＲＯＭセルが１つの列にある。動作の間に、２５６行の内の１つがＲＯＷｎ信号によって選択され、この場合ｎは０〜２５５におよぶ。ＲＯＷｎ制御信号はローデコーダ５２においてマイクロプロセッサ１６からの８ビットのアドレス信号によってデコードされる。例えば、“００００００００”のアドレスは選択されたＲＯＷｎ信号に対して論理“１”へとおよび他の非選択ロー信号に対して論理“０”へとデコードされる。チャージポンプ２６はローデコーダ５２へと２レベルの電源電圧ＶＰＳＷを提供ししたがって論理“１”および論理“０”に対する実際の電圧レベルはメモリ動作に依存する。書込みおよび消去動作においては、論理“１”のＲＯＷｎ信号はＶＰＰ＝２０ボルトの電圧レベルＶＰＳＷを有し論理“０”のＲＯＷｎ信号はＶＤＤ＝３ボルトの電圧レベルを有する。読出し動作においては、論理“１”のＲＯＷｎ信号はＶＤＤ＝３ボルトの電圧レベルＶＰＳＷを有し、かつ論理“０”のＲＯＷｎ信号はゼロボルトの電圧レベルを有する。前記論理“１”のＲＯＷｎ信号は選択トランジスタ３４および４０をターンオンしてＥＥＰＲＯＭセル３２および３８をイネーブルする。非選択行の論理“０”は関連する選択トランジスタをターンオフしかつビットラインに結合された全ての他のＥＥＰＲＯＭセルをディスエーブルする。
【００３１】
第２の列においては、選択トランジスタ４０のドレインはビットライン５４に結合されている。前述のように、ビットライン５４に接続された列には２５６のＥＥＰＲＯＭセルがある。ビットライン５４は８ビットのデータバイトのビット６を表わしている。
【００３２】
トランジスタ３６および４２のソースは共通アレイグランドノード５６に結合されている。ＥＥＰＲＯＭアレイ２４における全てのフローティングゲートトランジスタのソースは共通アレイグランドノード５６に結合されている。トランジスタ６０はアレイグランドノード５６を論理“１”の制御信号ＲＡＧＮＤＬ（リセットアレイグランドロー：ｒｅｓｅｔ ａｒｒａｙ ｇｒｏｕｎｄ ｌｏｗ）に応じてグランド電位で動作する電源導体６２に接続する。トランジスタ６０は論理“０”の制御信号ＲＡＧＮＤＬに応じてアレイグランドノード５６をフローティングにできるようにする。トランジスタ６６はＲＯＷｎが論理“１”である場合に消去ライン６８を制御ライン７０に接続する。トランジスタ７４は論理“０”の制御信号ＲＡＧＮＤＨ（リセットアレイグランドハイ）に応じてＶＰＰ＝１０ボルトの高電圧ＶＰＳＷをアレイグランドノード５６に接続する。トランジスタ７５はそのゲートがＨＶＰ（高電圧保護）に接続されて高電圧保護を提供する。前記ＨＶＰ信号はＶＰＳＷ＝ＶＤＤである場合にゼロボルトで動作しかつＶＰＳＷ＝ＶＰＰである場合に１０ボルトで動作する。別の実施形態では、前記電圧ＶＰＰは外部的に提供できる。トランジスタ７４および７５の基板は基板注入を防止するためＶＰＳＷに接続される。ＲＡＧＮＤＬおよびＲＡＧＮＤＨはマイクロプロセッサ１６により制御レジスタにセットされる。
【００３３】
トランジスタ３６の物理的構造においては、制御ゲートがフローティングゲートの上に配置され、かつフローティングゲートはほぼ１００オングストロームの厚さの薄い酸化物層によって分離されてドレインおよびソース領域の間のチャネルの上に配置される。
【００３４】
ＥＥＰＲＯＭセル３２の内容を消去するためには、ビットライン５０はビットラインラッチ（図示せず）によって論理“０”にセットされる。「アドレス」信号はＲＯＷｎ信号をプログラミング電圧ＶＰＰ＝２０ボルトにセットしてトランジスタ３４をイネーブルしかつビットライン５０からのゼロボルトをトランジスタ３６のドレインに受け渡す。消去ライン６８は消去ラインラッチ（図示せず）によってプログラミング電圧ＶＰＰにセットされる。ＶＰＰ＝２０ボルトで動作するＲＯＷｎ信号はトランジスタ６６をイネーブルしかつトランジスタ３６のゲート上にプログラミング電圧ＶＰＰを与える。制御信号ＲＡＧＮＤＬは論理“１”にセットされてトランジスタ６０をターンオンしかつゼロボルトをトランジスタ３６のソースに与える。
【００３５】
ＶＰＰからのフローティングゲート上の高い電界はトンネル効果として一般に知られたプロセスによって薄い酸化物層にわたりトランジスタ３６のドレインおよびソース領域から負の電荷を抽出する。フローティングゲート上の負の電荷はホール、すなわち、正の電荷、をチャネル領域に引き付けかつトランジスタ３６を不揮発性、非導通消去状態にする。フローティングゲート上に蓄積された電荷はほぼ１０年の寿命（ｌｉｆｅ ｓｐａｎ）を有する。消去状態では、トランジスタ３６は約５ボルトの正のしきい値電圧（ＶＴ）を有する。すなわち、制御ゲートに印加される電圧はトランジスタ３６が導通する前にソース電圧よりも少なくとも５ボルト大きくなければならない。
【００３６】
ある値をＥＥＰＲＯＭセル３２に書き込むためには、ビットラインラッチからのプログラミング電圧ＶＰＰ＝２０ボルトがトランジスタ３６のドレイン上に与えられ、かつ消去ライン６８上のプルダウントランジスタからのゼロボルトがトランジスタ３６のゲート上に与えられる。制御信号ＲＡＧＮＤＬはトランジスタ６０をターンオフしかつトランジスタ３６のソースをフローティングにするためにローレベルにセットされる。トランジスタ３６のドレイン上のプログラミング電圧ＶＰＰ＝２０ボルトのＤＣはドレイン−ゲート接合にわたり高い電界を与えかつフローティングゲートから負の電荷を抽出する。負の電荷の欠如はフローティングゲート上にホールまたは正の電荷を生じさせる。フローティングゲート上の正の電荷は電子、すなわち負の電荷、をチャネル領域へと引き寄せかつトランジスタ３６を不揮発性、導通書込み状態にする。書込み状態では、トランジスタ３６は約−５ボルトの負のＶＴを有する。すなわち、制御ゲートに印加される電圧はトランジスタ３６が非導通になるためにはソース電圧より少なくとも５ボルト低くなければならない。
【００３７】
２５６のビットラインが選択ネットワーク７６に結合されている。選択ネットワーク７６はツリーネットワークに配列されかつ２５６のビットラインの内の８つ（１バイト）を選択するためにマイクロプロセッサ１６からの「アドレス」信号によって制御される複数のパストランジスタを具備する。８つの選択されたビットラインが選択ネットワーク７６を介して８つのデータセンスアンプに接続される。例えば、選択ネットワーク７６は１つの「アドレス」値に応答してビットライン５０および５４をそれぞれデータセンスアンプ７８および８０に接続する。選択ネットワーク７６は他の「アドレス」値に応答して異なる列の他のグループのＥＥＰＲＯＭセルのビットラインを前記８つのデータセンスアンプに接続する。
【００３８】
読出し動作の間に、ビットライン５０は第１の列における選択されたＥＥＰＲＯＭセルの内容に応じてデータセンスアンプ７８に電流を導き、あるいは電流を導かないことになる。トランジスタ３６のゲートおよびソースは共にゼロボルトを受け、すなわち、ゲート−ソース電圧（ＶＧＳ）はゼロである。もしＥＥＰＲＯＭセル３２がその書込み状態にあれば、ＶＧＳ＝０はＶＴ＝−５より大きいから、トランジスタ３６のドレインとソースとの間に５０マイクロアンペアの電流が流れる。データセンスアンプ７８はビットライン５０における電流を検出しかつデータバス８６のビット７上に論理“１”の電圧を提供する。もしＥＥＰＲＯＭセル３２がその消去状態にあれば、ＶＧＳ＝０はＶＴ＝５より大きくないから、トランジスタ３６のドレインとソースとの間に電流は流れない。データセンスアンプ７８は電流を検出せずかつデータバス８６のビット７上に論理“０”を与える。ビットライン５４はその列における選択されたＥＥＰＲＯＭセルの内容に依存してデータセンスアンプ８０に電流を流す。データセンスアンプ８０はビットライン５４における電流を検知しかつ対応する論理値をデータバス８６のビット６上に与える。ビット７およびビット６と同様の対応するＥＥＰＲＯＭセルおよびセンスアンプを備えたビット５〜ビット０を表わす６つの付加的なビットラインがある。データバス８６上の８ビットのデータバイトはＰＤＣリーダへの転送のためにデータＩ／Ｏモジュール１８へと導かれる。
【００３９】
ＥＥＰＲＯＭ２４はノード８９においてデータセンスアンプ７８の入力に結合された入力を有するＶＴセンスアンプ８８を含む。ＶＴセンスアンプ９０はノード９１においてデータセンスアンプ８０の入力に結合された入力を有する。制御信号ＳＥＮＳＥＬ（センス選択：ｓｅｎｓｅ ｓｅｌｅｃｔ）および＊ＳＥＮＳＥＬはマイクロプロセッサ１６によって制御レジスタにおいてセットされる。ＳＥＮＳＥＬおよび＊ＳＥＮＳＥＬはＶＴセンスアンプまたはデータセンスアンプをアクティブなものとして選択する。伝送ゲート９２はデータセンスアンプ７８の出力とデータバス８６との間に結合されている。伝送ゲート９４はデータセンスアンプ８０の出力とデータバス８６の間に結合されている。伝送ゲート９２および９４はバック−バック結合ｎチャネルおよびｐチャネルトランジスタによって実施できる。ｐチャネルトランジスタのゲートはＳＥＮＳＥＬを受けかつｎチャネルトランジスタのゲートは＊ＳＥＮＳＥＬを受ける。なお、ここで記号＊は信号の論理的反転を示すものとする。
【００４０】
次に図４に移ると、ＶＴセンスアンプ８８はＶＤＤと電源導体６２との間にトランジスタ１０２，１０４および１０６と直列に結合されたダイオード構成のトランジスタ１００を含んで示されている。トランジスタ１００〜１０６は比較器として動作する。ＶＴセンスアンプは論理“１”で動作するＳＥＮＳＥＬによってイネーブルされてトランジスタ１０６をターンオンし、論理“０”で動作する＊ＳＥＮＳＥＬでイネーブルされてトランジスタ１０４をターンオンする。もしトランジスタ１０２へのゲート電圧がＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）より大きければ、トランジスタ１００および１０２は非導通でありかつトランジスタ１０６は出力１０８をゼロボルトに引き込む。ＶＴ１００はトランジスタ１００の負のしきい値電圧であり、かつＶＴ１０２はトランジスタ１０２の負のしきい値電圧である。もしトランジスタ１０２へのゲート電圧がＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）より小さければ、トランジスタ１００および１０２は導通しかつ出力１０８をハイ電圧（ＶＤＤ）に引く。トランジスタ１０６は高いドレイン−ソース抵抗を有しトランジスタ１０２が打ち勝つ（ｏｖｅｒｐｏｗｅｒ）ことができるようにする。ＶＴセンスアンプ９０はＶＴセンスアンプ８８と同様の構造および動作に従う。
【００４１】
ＥＥＰＲＯＭセルの読出しの通常のプロセスはゼロボルトをトランジスタ３６のゲートおよびソースに供給し、すなわち、ゲート−ソース電圧（ＶＧＳ）がゼロとなるようにする。消去ライン６８はゼロボルトにセットされる。前記選択されたＲＯＷｎ信号はトランジスタ６６をターンオンしかつゼロボルトをトランジスタ３６のゲートに印加する。ＲＡＧＮＤＬは論理“１”にセットされてトランジスタ６０をターンオンしかつアレイグランドノード５６をゼロボルトに引き込む。もしＥＥＰＲＯＭセル３２がその消去状態にあれば、ＶＧＳ＝０はＶＴ＝５より大きくないからトランジスタ３６のドレインとソースとの間には電流が流れない。データセンスアンプ７８はビットライン５０におけるゼロの電流を検出しかつデータバス８６のビット７上に論理“０”の電圧を提供する。もしＥＥＰＲＯＭセル３２がその書込み状態にあれば、ＶＧＳ＝０はＶＴ＝−５より大きいか、トランジスタ３６のドレインおよびソースの間には５０マイクロアンペアの電流が流れる。データセンスアンプ７８はビットライン５０における電流を検出しかつデータバス８６のビット７上に論理“１”の電圧を提供する。
【００４２】
トランジスタ３６の負のＶＴを読み出すため、通常の読出しプロセスの逆が行なわれる。ＲＡＧＮＤＬが論理“０”にセットされてトランジスタ６０をターンオフする。ＲＡＧＮＤＨが論理“０”にセットされてトランジスタ７４をターンオンしかつアレイグランドノード５６をチャージポンプ２６によって発生されるかあるいは外部から加えられる高電圧ＶＰＰ＝１０ボルトに引く。アレイグランドノード５６に結合された、トランジスタ３６の第１の導電または導通端子（ｃｏｎｄｕｃｔｉｏｎ ｔｅｒｍｉｎａｌ）は実効的にドレインとなり、かつ選択トランジスタ３４に結合された、トランジスタ３６の第２の導通端子は実効的にソースとなり、それは前記第１の導通端子は前記第２の導通端子より高い電圧で動作しているからである。消去ライン６８はゼロボルトにセットされる。選択されたＲＯＷｎ信号はＶＰＰ＝１０ボルトのゲート電圧を有するトランジスタ３４および６６をターンオンしかつゼロボルトをトランジスタ３６のゲートに印加する。
【００４３】
製造プロセスがトランジスタ３６のフローティングゲート上の−５ボルトのＶＴを生成したものと仮定する。ソース電圧（第２の導通端子）はゼロボルトでスタートするものと仮定する。ドレイン（第１の導通端子）上にＶＰＰ＝１０ボルトをかつトランジスタ３６のゲート上にゼロボルトを有する測定モードでは、トランジスタ３６のゲート−ソース電圧（ＶＧＳ）はゼロでありこれはその負のＶＴ＝−５ボルトより大きい。トランジスタ３６はターンオンしかつソース電圧は増大する。トランジスタ３６のソース電圧はそれが５ボルトの限界に到達するまで上昇する。そのポイントで、ＶＧＳ＝−５ボルトであり、これはそのＶＴと等しくかつトランジスタ３６は導通を停止する。したがって、測定モードにおいては、トランジスタ３６のソース（第２の導通端子）はその負のＶＴの絶対値に実質的に等しくなる。
【００４４】
トランジスタ３６のソース電圧は選択トランジスタ３４を通ってこのトランジスタのゲートがＶＰＰ＝１０ボルトで動作しているため実質的に何らの電圧降下もなしに導かれかつ選択ネットワーク７６を通ってノード８９へ導かれる。前記ＳＥＮＳＥＬ信号は論理“１”にセットされかつ前記＊ＳＥＮＳＥＬ信号は論理“０”にセットされて伝送ゲート９２を通る導通を阻止しかつデータセンスアンプ７８をデータバス８６から分離する。論理“１”で動作しているＳＥＮＳＥＬ信号および論理“１”で動作している＊ＳＥＮＳＥＬ信号は図４におけるトランジスタ１０４および１０６をターンオンする。
【００４５】
測定モードにおいては、電源電圧ＶＤＤは外部的に制御されて低い値、例えば２ボルト、からＶＴセンスアンプ８８の出力が状態を変えるまで増大する。ＶＴ１００およびＶＴ１０２が各々−１ボルトに等しいものと仮定する。ＶＤＤ＝２ボルトである場合、トランジスタ１０２へのゲート電圧、すなわちこの例では５ボルト、はＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）より大きい。トランジスタ１００および１０２は非導通でありかつトランジスタ１０６は出力１０８をゼロボルトに保持する。ＶＤＤが７ボルトを超えたとき、トランジスタ１０２へのゲート電圧はＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）より小さくなる。トランジスタ１００および１０２は導通しかつ出力１０８を高電圧に引く。ＶＴセンスアンプ８８の出力はしたがって状態を変えて負のＶＴの値が決定されたことを示す。ＶＴセンスアンプ８８の出力はデータバス８６から読み出される。トランジスタ３６の負のＶＴの値はＶＴセンスアンプ８８の出力に状態を変えさせる外部的に制御されるＶＤＤのレベルと、負の値のＶＴ１００およびＶＴ１０２の合計、すなわちトランジスタ３６の測定された負のＶＴ＝ＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）として測定される。
【００４６】
ＥＥＰＲＯＭアレイ２４における他のメモリセルの負のＶＴは同様にして測定できる。例えば、トランジスタ４２の負のＶＴはＶＴセンスアンプ９０によって測定される。
【００４７】
【発明の効果】
以上のように、本発明はＰＤＣにおける集積回路として組み込まれるＥＥＰＲＯＭを提供する。該ＥＥＰＲＯＭはそれぞれビットラインに結合された出力を各々有する数多くの行のメモリセルを有する。ＥＥＰＲＯＭセルは共通アレイグランドノードを有する。プルアップトランジスタは共通アレイグランドノード上の第１の正の電圧を生成するために共通アレイグランドノードに結合され、これは次にメモリセルの負のしきい値電圧に対応するメモリセルの内の１つの出力上に第２の正の電圧を生成する。ＶＴセンスアンプが第２の正の電圧のレベルを検出するためにビットラインの各々に結合されかつしたがってメモリセルの負のしきい値電圧を決定するために結合される。フローティングゲートトランジスタの負のＶＴの値はＶＴセンスアンプの出力の状態を変えさせる外部的に印加されるＶＤＤのレベルと２つの負のしきい値電圧の和とを加えたものとして測定される。
【図面の簡単な説明】
【図１】組み込まれた集積回路を備えたＰＤＣの説明図である。
【図２】集積回路のレイアウトを示すブロック図である。
【図３】ＥＥＰＲＯＭアレイのブロック図である。
【図４】しきい値センスアンプの概略的回路図である。
【符号の説明】
１０ 携帯用データキャリア（ＰＤＣ）
１２ 組込み集積回路（ＩＣ）
１４ 動作電源モジュール
１６ マイクロプロセッサコア
１８ データＩ／Ｏモジュール
１９ 保安モジュール
２６ チャージポンプ
３２ 第１のＥＥＰＲＯＭセル
３４，４０ 選択トランジスタ
３６，４２ フローティングゲートトランジスタ
２４ ＥＥＰＲＯＭアレイ
５０，５４ ビットライン
５２ ローデコーダ
５６ 共通アレイグランドノード
６０，６６，７４，７５ トランジスタ
７６ 選択ネットワーク
７８，８０ データセンスアンプ
８８，９０ ＶＴセンスアンプ
９２，９４ 伝送ゲート
８６ データバス
１００，１０２，１０４，１０６ ＶＴセンスアンプ８８のトランジスタ
【発明の属する技術分野】
本発明は一般的には不揮発性メモリ回路に関し、かつより特定的には、不揮発性メモリセルの負のしきい値電圧を測定することに関する。
【０００２】
【従来の技術】
電気的に消去可能なプログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）は不揮発性メモリを使用することが必要な数多くの用途に見られる。１つのそのような用途は携帯用データキャリア（ＰＤＣ）、またはスマートカードとして知られた分野にある。ＰＤＣは一般に、ほぼ伝統的なクレジットカードのサイズで、プラスチックから造られ、かつＰＤＣに埋め込まれた１つまたはそれ以上の半導体ダイを含んでいる。該半導体ダイ（単数または複数）はマイクロプロセッサ、メモリ、および種々の入力および出力（Ｉ／Ｏ）回路を含んでいる。磁気ストリップまたは条片を備えた伝統的なクレジットカードは一般には数百ビットのデータを記憶するが、拡張されたメモリを備えたＰＤＣは８Ｋまたはそれ以上の８ビットのバイトのデータを記憶することができる。
【０００３】
ＰＤＣの付加的な記憶容量はその有用な用途を大幅に拡張する。例えば、ＰＤＣはユーザの医療上の経歴または病歴を記憶するために使用できる。ユーザは該ＰＤＣを保健介護提供者に提出し、該保健介護提供者は、ＰＤＣリーダによって、個人的データ、主治医、健康保険、アレルギー、投薬、過去の処置、血液型、信仰上の好み、または選択、臓器提供者、その他を含む、患者の病歴を抽出する。ＰＤＣのための他の用途は銀行サービス、国籍およびパスポートのための証明、および切符および料金取立てのような輸送上の処理を含む。例えば、ＰＤＣは時々刻々の値を保持するためにプログラムできる。買入れを行なう場合には、ユーザはＰＤＣをＰＤＣリーダに挿入しかつ買入れ量が自動的に蓄積された現在の値から差し引かれる。ＰＤＣはユーザがデータまたは情報を伝達しあるいは交換することを必要とする事実上任意の場合に適用可能である。
【０００４】
ＰＤＣは接触および非接触モードで動作するよう利用できる。接触モードでは、ＰＤＣはＰＤＣリーダに挿入される。ＰＤＣリーダはＰＤＣ上のターミナルパッドと直接電気的に接触するようになり動作電力を提供しかつデータを読み取りかつ書き込む。非接触モードでは、ＰＤＣは無線周波（ＲＦ）伝送または送信回路を使用する。非接触ＰＤＣはＰＤＣリーダの近傍に配置されかつＲＦリンクによって情報の交換が行なわれる。
【０００５】
ＰＤＣは一般にバッテリのような局部的電源を含んでいない。ＰＤＣは各々の処理の始めに直接的な電気的接触により、あるいはＲＦリンクを介して動作電力を受ける。ＰＤＣ上のメモリ領域はランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、およびＥＥＰＲＯＭに分割される。ＲＡＭは揮発性メモリでありかつ電源がＰＤＣリーダによって供給されている時間の間のみ使用される一時的データを維持する。ＲＯＭおよびＥＥＰＲＯＭは不揮発性メモリでありかつ、ＰＤＣリーダによって電力が供給される時間の間にのみアクセスできるが、それらの内容をゼロ動作電力の時間の間にも維持することができる。
【０００６】
ＥＥＰＲＯＭアレイはメモリセルのマトリクスに配列される。各メモリセルは論理“１”または論理“０”を記憶するフローティングゲートトランジスタを有する。論理“１”はフローティングゲート上の正の電荷として記憶され、かつ論理“０”はフローティングゲート上の負の電荷として記憶される。負に充電されたフローティングゲートを有するフローティングゲートトランジスタは記憶された電荷に関連する正のしきい値電圧（ＶＴ）を有する。正に充電されたフローティングゲートを有するフローティングゲートトランジスタは蓄積された電荷に関連する負のしきい値電圧を有する。完全に充電されたフローティングゲートは約±５ボルトのＶＴを生じる。
【０００７】
いったんＥＥＰＲＯＭセルが書き込まれると、蓄積された電荷はリーケージのため時間と共に減衰する。蓄積された電荷は典型的にはＶＴが約±２ボルトの最小値より低く低下しかつセル内容が予測できなくなる前に約１０年の期待寿命または予測寿命（ｌｉｆｅ ｅｘｐｅｃｔａｎｃｙ）を有する。
【０００８】
ＥＥＰＲＯＭセルの期待寿命を決定する１つの方法は製造プロセスの間にそのＶＴを測定することである。もし測定されたＶＴが仕様で定められた値、例えば５ボルト、より大きければ、蓄積された電荷は計画された寿命の間続くことが予期される。もし測定されたＶＴが前記仕様で定められた値より小さければ、蓄積された電荷は計画された寿命の間続かない可能性がある。もしＶＴが前記仕様で定められた値より低いレベルで開始すれば、蓄積された電荷が時間と共に減衰するに応じて、ＶＴはその計画された期待寿命の終わる前に前記最小の受け入れ可能な値より小さくなるであろう。受け入れ難いほど低いＶＴを有するＥＥＰＲＯＭセルが検出されたとき、その製造プロセスは問題があるものとして評価される。
【０００９】
【発明が解決しようとする課題】
正のＶＴを測定するために知られた技術がある。例えば、可変の正の電圧がフローティングゲートに加えられかつトランジスタがターンオンするまで増大される。フローティングゲートトランジスタがターンオンするポイントが前記正のＶＴである。しかしながら、フローティングゲートトランジスタの負のＶＴは同じ方法では測定できない。
【００１０】
したがって、不揮発性メモリセルの負のＶＴを測定する必要性が存在する。
【００１１】
【課題を解決するための手段】
本発明の一態様に係わる不揮発性メモリ回路（２４）は、複数のビットライン（５０，５４）にそれぞれ結合された出力を有しかつ共通アレイグランドノード（５６）を有する複数のメモリセル（３２，３８）、前記共通アレイグランドノードに結合され前記共通アレイグランドノード上に第１の正の電圧を生成し、これによって次に前記複数のメモリセルの内の第１の１つの負のしきい値電圧に対応する前記複数のメモリセルの内の第１の１つの出力上に第２の正の電圧を生成するプルアップ回路（７４）、そして前記複数のビットラインの内の第１の１つに結合された入力を有し前記第２の正の電圧のレベルを検出するための第１のセンス回路（８８）、を具備することを特徴とする。
【００１２】
さらに、前記複数のビットラインの内の前記第１の１つに結合された入力を有しかつデータバス（８６）上にデータ信号を提供するための出力を有する第２のセンス回路（７８）を含むと好都合である。
【００１３】
さらに、選択信号に応答しかつ前記第２のセンス回路と前記データバスとの間に結合された伝送ゲート（９２）を含むよう構成してもよい。
【００１４】
前記プルアップ回路は電源導体（ＶＰＳＷ）に結合された第１の導電端子、前記共通アレイグランドノードに結合された第２の導電端子、および制御信号（ＲＡＧＮＤＨ）を受けるよう結合された制御端子を有する第１のトランジスタ（７４）を含むものとすることができる。
【００１５】
また、前記第１のセンス回路は、第１の電源導体（ＶＤＤ）に結合された第１の導電端子、前記第１のセンス回路の出力（１０８）に結合された第２の導電端子、および前記複数のビットラインの内の第１の１つに結合された制御端子を有する第１のトランジスタ（１０２）、そして前記第１のセンス回路の出力に結合された第１の導電端子、第２の電源導体（６２）に結合された第２の導電端子、およびセンス選択信号（ＳＥＮＳＥＬ）を受けるよう結合された制御端子を有する第２のトランジスタ（１０６）によって構成することができる。
【００１６】
前記第１のセンス回路はさらに、前記第１の電源導体に結合された第１の導電端子、前記第１のトランジスタの第１の導電端子に一緒に結合された第２の導電端子および制御端子を有する第３のトランジスタ（１００）、そして前記第１のトランジスタの第２の導電端子に結合された第１の導電端子、前記第１のセンス回路の出力に結合された第２の導電端子、および反転されたセンス選択信号を受けるよう結合された制御端子を有する第４のトランジスタ（１０４）を備えるものとすることができる。
【００１７】
また、前記第１のセンス回路は前記第１のセンス回路の出力が状態を変える場合に前記第２の正の電圧のレベルを検出するために変えられる電源電圧レベル（ＶＤＤ）を受けると好都合である。
【００１８】
前記複数のメモリセルは携帯用データキャリア（１０）に組込まれた少なくとも１つの半導体ダイ（１２）上に配置することができる。
【００１９】
本発明の別の態様では、不揮発性メモリセルの負のしきい値電圧を測定する方法が提供され、該方法は、複数のビットライン（５０，５４）にそれぞれ結合された出力を有しかつ共通アレイグランドノード（５６）を有する第１の複数のメモリセル（３２，３８）を提供する段階、前記共通アレイグランドノード上に第１の正の電圧を生成しそれによって次に前記複数のメモリセルの内の第１の１つの負のしきい値電圧に対応する前記複数のメモリセルの内の第１の１つの出力に第２の正の電圧を生成する段階、そして前記第２の正の電圧のレベルを検出する段階、を具備することを特徴とする。
【００２０】
この場合、前記第２の正の電圧のレベルを検出する段階は前記第２の正の電圧を可変電源レベルと比較しかつ前記可変電源レベルが前記第２の正の電圧より上のレベルに到達した時前記比較の状態を変える段階を含むものとすることができる。
【００２１】
さらに、前記複数のメモリセルを携帯用データキャリアに組込まれた少なくとも１つの半導体ダイ上に配置することもできる。
【００２２】
【発明の実施の形態】
図１を参照すると、スマートカードまたはチップカードとしても知られた、ＰＤＣ１０が、組み込まれた集積回路（ＩＣ）１２と共に示されている。ＩＣ１２はメモリ、Ｉ／Ｏ回路、および任意選択的にマイクロプロセッサまたは他のコントローラを含み、ＰＤＣがＰＤＣリーダ（図示せず）と共に可能性ある多量の情報を伝達しまたは交換できるようにする。ＰＤＣ１０は銀行業務、輸送、医療、身分証明、および保安のような数多くの用途で使用される。例えば、ＰＤＣ１０はユーザの個人的データ、病歴、国の身元証明、および／またはパスポートを含むことができる。ＰＤＣ１０は銀行口座情報、株式ポートフォリオ、および他の投資のような経済的または財務情報を含むことができる。ＰＤＣ１０はユーザが輸送の料金を支払い、商品を購入し、あるいは長距離電話サービスにアクセスするような取り引きを行なうたびごとに、いずれの適用可能な外貨交換レートをも含み、自動的に差し引かれる時々刻々の値（単数または複数）を蓄積することができる。ＰＤＣ１０は制限された領域へのアクセスのための保安コードを記憶することができる。
【００２３】
ＰＤＣ１０は接触モードおよび非接触モードで動作する。接触モードにおいては、ＰＤＣ１０はＰＤＣリーダ内へ挿入され、あるいはＰＤＣリーダを通され、ＰＤＣリーダはＰＤＣ上のターミナルパッドと直接の電気的接触を行なう。ＰＤＣリーダはＰＤＣ１０に動作電力を提供し、かつ処理を完了するために必要な読出しおよび書込み動作を行なう。例えば、ＰＤＣ１０は自動販売機のＰＤＣリーダに挿入されかつ選択された項目に対する購入量が差し引かれる。
【００２４】
非接触モードでは、ＰＤＣ１０はＰＤＣリーダの近傍に配置されＰＤＣリーダはＰＤＣにＲＦ信号を送信する。ＰＤＣ１０はＩＣ１２に電源供給するためにＲＦ信号から動作電力を抽出するキャリアの周囲の回りに巻かれた１つまたはそれ以上のＲＦコイルを含む。ＰＤＣリーダとＰＤＣ１０との間でＲＦリンクを介して情報もまた交換される。例えば、ＰＤＣ１０はドアの錠を制御するＰＤＣリーダの数センチメートル内に保持される。ＰＤＣリーダはＰＤＣ１０に動作電力を供給するためにＲＦ信号を送信し、ＰＤＣ１０は次にユーザの識別および保安アクセスコードをＰＤＣリーダに送信する。ユーザはまた制限された領域へのアクセスを得るためにＰＤＣリーダ上のキーパッドへと個人的識別番号をキー入力する必要があるかもしれない。
【００２５】
図２においては、ＩＣ１２のレイアウトがさらに詳細に示されている。回路１２は示された回路のための１つまたはそれ以上の半導体ダイを含んでいる。動作電源モジュール１４はＰＤＣリーダとの直接的な接触により、あるいはＰＤＣ１０に組み込まれた外部ＲＦコイルから動作電力を受ける。動作電源モジュール１４は、例えばＶＤＤ＝３〜５ボルトＤＣ±１０％の、正の電源電圧ＶＤＤをＩＣ１２内の他の回路へと分配する。マイクロプロセッサコア１６はＰＤＣ１０の制御、タイミング、および判断または意思決定機能を行なう。例えば、マイクロプロセッサ１６はメモリに対する読出し、書込みおよび消去動作を制御しかつデータＩ／Ｏモジュール１８に得られるデータを作成する。データＩ／Ｏモジュール１８はＰＤＣリーダに対しデータを送りかつ受ける。接触モードでは、データＩ／Ｏモジュール１８はＰＤＣリーダ上の端子と直接電気的接触を行ない情報を交換する。非接触モードでは、データＩ／Ｏモジュール１８はＲＦリンクを介してＰＤＣリーダと相互作用する。外部ＲＦデータコイル、多分動作電力を受けるために使用されるのと同じコイル、がＰＤＣ１０に組み込まれている。データＩ／Ｏモジュール１８はＲＦリンクによってＰＤＣリーダからデータを受信しかつ該データをＩＣ１２内の他のモジュールによって使用するために復調する。データＩ／Ｏモジュール１８はまたＰＤＣリーダへのＲＦリンクによって送信するためにメモリモジュールからのデータを変調する。保安モジュール１９はＰＤＣ１０の権限のない使用またはアクセスを防止しかつ定められた通りまたは通例通り動作の完全性を調べる。
【００２６】
ＲＯＭモジュール２０は製造プロセスの間にセットされかつ次にマイクロプロセッサ１６よって実行される与えられた用途に対するプログラム命令を記憶する。ＲＯＭモジュール２０は種々の用途に対しＰＤＣをプログラミングする上での柔軟性を与える。ＲＯＭモジュール２０は不揮発性でありかつ６Ｋ〜２０Ｋバイトのデータのサイズにおよぶ。ＲＡＭモジュール２２は揮発性メモリでありかつ２５６〜５１２バイトの一時記憶を提供する。ＥＥＰＲＯＭ２４は、個人的な身元証明、病歴、銀行業務情報、時々刻々の値、保安コード、その他のようなＰＤＣ１０の主たる情報を記憶する不揮発性メモリアレイである。ＥＥＰＲＯＭ２４の記憶容量は８Ｋ〜６４Ｋの８ビットのバイトのデータにおよび、もちろんより大きな容量を用いることも本発明の範囲内にある。他の形式の不揮発性メモリをＥＥＰＲＯＭ２４の代わりに使用することができる。
【００２７】
ＩＣ１２は、さらにＶＤＤを受けかつマイクロプロセッサ１６によって制御レジスタ（図示せず）に格納されたデータ信号に応じてＶＤＤ＝３ボルト±１０％またはＶＰＰ＝１０〜２０ボルト±１０％の値を有するポンプ電圧ＶＰＳＷ（電源供給スイッチ）を提供するチャージポンプを含む。
【００２８】
ＥＥＰＲＯＭアレイ２４は図３において行（ｒｏｗｓ）および列（ｃｏｌｕｍｎｓ）に配列されたＥＥＰＲＯＭセルのマトリクスとしてさらに詳細に示されている。ＥＥＰＲＯＭ２４に対して３つの動作モードがあり、すなわち、消去モード、書込みモード、および読出しモードである。消去モードにおいては、選択されたＥＥＰＲＯＭセルの内容は論理“０”、すなわち、消去状態へとプログラムされる。書込みモードにおいては、選択されたＥＥＰＲＯＭセルの内容は論理“１”、すなわち、書込み状態へとプログラムされる。読出しモードにおいては、選択されたＥＥＰＲＯＭセルの内容が読み出されかつデータＩ／Ｏモジュール１８への転送のためにデータバス上に与えられる。
【００２９】
図３は、１つの行における２つのＥＥＰＲＯＭセルを示している。１つの選択トランジスタおよび１つのフローティングゲートトランジスタの組合わせが１ビットのデータを含む１つのＥＥＰＲＯＭセルを構成する。例えば、第１のＥＥＰＲＯＭセル３２は選択トランジスタ３４およびフローティングゲートトランジスタ３６を具備する。第２のＥＥＰＲＯＭセル３８は第１の行に選択トランジスタ４０およびフローティングゲートトランジスタ４２を具備する。各々の行に１つの８ビットバイトを表わす少なくとも８個のセルがある。一実施形態では、ＥＥＰＲＯＭアレイ２４は各行に３２の８ビットバイトのデータ（２５６のセル）および２５６の行を含み８Ｋバイトの合計容量に対応している。
【００３０】
第１の列においては、選択トランジスタ３４のドレインはＥＥＰＲＯＭ２４のビットライン５０に結合されている。ビットライン５０は８ビットのデータバイトのビット７を表わしている。８Ｋの実施形態では、ビットライン５０に接続された２５６のＥＥＰＲＯＭセルが１つの列にある。動作の間に、２５６行の内の１つがＲＯＷｎ信号によって選択され、この場合ｎは０〜２５５におよぶ。ＲＯＷｎ制御信号はローデコーダ５２においてマイクロプロセッサ１６からの８ビットのアドレス信号によってデコードされる。例えば、“００００００００”のアドレスは選択されたＲＯＷｎ信号に対して論理“１”へとおよび他の非選択ロー信号に対して論理“０”へとデコードされる。チャージポンプ２６はローデコーダ５２へと２レベルの電源電圧ＶＰＳＷを提供ししたがって論理“１”および論理“０”に対する実際の電圧レベルはメモリ動作に依存する。書込みおよび消去動作においては、論理“１”のＲＯＷｎ信号はＶＰＰ＝２０ボルトの電圧レベルＶＰＳＷを有し論理“０”のＲＯＷｎ信号はＶＤＤ＝３ボルトの電圧レベルを有する。読出し動作においては、論理“１”のＲＯＷｎ信号はＶＤＤ＝３ボルトの電圧レベルＶＰＳＷを有し、かつ論理“０”のＲＯＷｎ信号はゼロボルトの電圧レベルを有する。前記論理“１”のＲＯＷｎ信号は選択トランジスタ３４および４０をターンオンしてＥＥＰＲＯＭセル３２および３８をイネーブルする。非選択行の論理“０”は関連する選択トランジスタをターンオフしかつビットラインに結合された全ての他のＥＥＰＲＯＭセルをディスエーブルする。
【００３１】
第２の列においては、選択トランジスタ４０のドレインはビットライン５４に結合されている。前述のように、ビットライン５４に接続された列には２５６のＥＥＰＲＯＭセルがある。ビットライン５４は８ビットのデータバイトのビット６を表わしている。
【００３２】
トランジスタ３６および４２のソースは共通アレイグランドノード５６に結合されている。ＥＥＰＲＯＭアレイ２４における全てのフローティングゲートトランジスタのソースは共通アレイグランドノード５６に結合されている。トランジスタ６０はアレイグランドノード５６を論理“１”の制御信号ＲＡＧＮＤＬ（リセットアレイグランドロー：ｒｅｓｅｔ ａｒｒａｙ ｇｒｏｕｎｄ ｌｏｗ）に応じてグランド電位で動作する電源導体６２に接続する。トランジスタ６０は論理“０”の制御信号ＲＡＧＮＤＬに応じてアレイグランドノード５６をフローティングにできるようにする。トランジスタ６６はＲＯＷｎが論理“１”である場合に消去ライン６８を制御ライン７０に接続する。トランジスタ７４は論理“０”の制御信号ＲＡＧＮＤＨ（リセットアレイグランドハイ）に応じてＶＰＰ＝１０ボルトの高電圧ＶＰＳＷをアレイグランドノード５６に接続する。トランジスタ７５はそのゲートがＨＶＰ（高電圧保護）に接続されて高電圧保護を提供する。前記ＨＶＰ信号はＶＰＳＷ＝ＶＤＤである場合にゼロボルトで動作しかつＶＰＳＷ＝ＶＰＰである場合に１０ボルトで動作する。別の実施形態では、前記電圧ＶＰＰは外部的に提供できる。トランジスタ７４および７５の基板は基板注入を防止するためＶＰＳＷに接続される。ＲＡＧＮＤＬおよびＲＡＧＮＤＨはマイクロプロセッサ１６により制御レジスタにセットされる。
【００３３】
トランジスタ３６の物理的構造においては、制御ゲートがフローティングゲートの上に配置され、かつフローティングゲートはほぼ１００オングストロームの厚さの薄い酸化物層によって分離されてドレインおよびソース領域の間のチャネルの上に配置される。
【００３４】
ＥＥＰＲＯＭセル３２の内容を消去するためには、ビットライン５０はビットラインラッチ（図示せず）によって論理“０”にセットされる。「アドレス」信号はＲＯＷｎ信号をプログラミング電圧ＶＰＰ＝２０ボルトにセットしてトランジスタ３４をイネーブルしかつビットライン５０からのゼロボルトをトランジスタ３６のドレインに受け渡す。消去ライン６８は消去ラインラッチ（図示せず）によってプログラミング電圧ＶＰＰにセットされる。ＶＰＰ＝２０ボルトで動作するＲＯＷｎ信号はトランジスタ６６をイネーブルしかつトランジスタ３６のゲート上にプログラミング電圧ＶＰＰを与える。制御信号ＲＡＧＮＤＬは論理“１”にセットされてトランジスタ６０をターンオンしかつゼロボルトをトランジスタ３６のソースに与える。
【００３５】
ＶＰＰからのフローティングゲート上の高い電界はトンネル効果として一般に知られたプロセスによって薄い酸化物層にわたりトランジスタ３６のドレインおよびソース領域から負の電荷を抽出する。フローティングゲート上の負の電荷はホール、すなわち、正の電荷、をチャネル領域に引き付けかつトランジスタ３６を不揮発性、非導通消去状態にする。フローティングゲート上に蓄積された電荷はほぼ１０年の寿命（ｌｉｆｅ ｓｐａｎ）を有する。消去状態では、トランジスタ３６は約５ボルトの正のしきい値電圧（ＶＴ）を有する。すなわち、制御ゲートに印加される電圧はトランジスタ３６が導通する前にソース電圧よりも少なくとも５ボルト大きくなければならない。
【００３６】
ある値をＥＥＰＲＯＭセル３２に書き込むためには、ビットラインラッチからのプログラミング電圧ＶＰＰ＝２０ボルトがトランジスタ３６のドレイン上に与えられ、かつ消去ライン６８上のプルダウントランジスタからのゼロボルトがトランジスタ３６のゲート上に与えられる。制御信号ＲＡＧＮＤＬはトランジスタ６０をターンオフしかつトランジスタ３６のソースをフローティングにするためにローレベルにセットされる。トランジスタ３６のドレイン上のプログラミング電圧ＶＰＰ＝２０ボルトのＤＣはドレイン−ゲート接合にわたり高い電界を与えかつフローティングゲートから負の電荷を抽出する。負の電荷の欠如はフローティングゲート上にホールまたは正の電荷を生じさせる。フローティングゲート上の正の電荷は電子、すなわち負の電荷、をチャネル領域へと引き寄せかつトランジスタ３６を不揮発性、導通書込み状態にする。書込み状態では、トランジスタ３６は約−５ボルトの負のＶＴを有する。すなわち、制御ゲートに印加される電圧はトランジスタ３６が非導通になるためにはソース電圧より少なくとも５ボルト低くなければならない。
【００３７】
２５６のビットラインが選択ネットワーク７６に結合されている。選択ネットワーク７６はツリーネットワークに配列されかつ２５６のビットラインの内の８つ（１バイト）を選択するためにマイクロプロセッサ１６からの「アドレス」信号によって制御される複数のパストランジスタを具備する。８つの選択されたビットラインが選択ネットワーク７６を介して８つのデータセンスアンプに接続される。例えば、選択ネットワーク７６は１つの「アドレス」値に応答してビットライン５０および５４をそれぞれデータセンスアンプ７８および８０に接続する。選択ネットワーク７６は他の「アドレス」値に応答して異なる列の他のグループのＥＥＰＲＯＭセルのビットラインを前記８つのデータセンスアンプに接続する。
【００３８】
読出し動作の間に、ビットライン５０は第１の列における選択されたＥＥＰＲＯＭセルの内容に応じてデータセンスアンプ７８に電流を導き、あるいは電流を導かないことになる。トランジスタ３６のゲートおよびソースは共にゼロボルトを受け、すなわち、ゲート−ソース電圧（ＶＧＳ）はゼロである。もしＥＥＰＲＯＭセル３２がその書込み状態にあれば、ＶＧＳ＝０はＶＴ＝−５より大きいから、トランジスタ３６のドレインとソースとの間に５０マイクロアンペアの電流が流れる。データセンスアンプ７８はビットライン５０における電流を検出しかつデータバス８６のビット７上に論理“１”の電圧を提供する。もしＥＥＰＲＯＭセル３２がその消去状態にあれば、ＶＧＳ＝０はＶＴ＝５より大きくないから、トランジスタ３６のドレインとソースとの間に電流は流れない。データセンスアンプ７８は電流を検出せずかつデータバス８６のビット７上に論理“０”を与える。ビットライン５４はその列における選択されたＥＥＰＲＯＭセルの内容に依存してデータセンスアンプ８０に電流を流す。データセンスアンプ８０はビットライン５４における電流を検知しかつ対応する論理値をデータバス８６のビット６上に与える。ビット７およびビット６と同様の対応するＥＥＰＲＯＭセルおよびセンスアンプを備えたビット５〜ビット０を表わす６つの付加的なビットラインがある。データバス８６上の８ビットのデータバイトはＰＤＣリーダへの転送のためにデータＩ／Ｏモジュール１８へと導かれる。
【００３９】
ＥＥＰＲＯＭ２４はノード８９においてデータセンスアンプ７８の入力に結合された入力を有するＶＴセンスアンプ８８を含む。ＶＴセンスアンプ９０はノード９１においてデータセンスアンプ８０の入力に結合された入力を有する。制御信号ＳＥＮＳＥＬ（センス選択：ｓｅｎｓｅ ｓｅｌｅｃｔ）および＊ＳＥＮＳＥＬはマイクロプロセッサ１６によって制御レジスタにおいてセットされる。ＳＥＮＳＥＬおよび＊ＳＥＮＳＥＬはＶＴセンスアンプまたはデータセンスアンプをアクティブなものとして選択する。伝送ゲート９２はデータセンスアンプ７８の出力とデータバス８６との間に結合されている。伝送ゲート９４はデータセンスアンプ８０の出力とデータバス８６の間に結合されている。伝送ゲート９２および９４はバック−バック結合ｎチャネルおよびｐチャネルトランジスタによって実施できる。ｐチャネルトランジスタのゲートはＳＥＮＳＥＬを受けかつｎチャネルトランジスタのゲートは＊ＳＥＮＳＥＬを受ける。なお、ここで記号＊は信号の論理的反転を示すものとする。
【００４０】
次に図４に移ると、ＶＴセンスアンプ８８はＶＤＤと電源導体６２との間にトランジスタ１０２，１０４および１０６と直列に結合されたダイオード構成のトランジスタ１００を含んで示されている。トランジスタ１００〜１０６は比較器として動作する。ＶＴセンスアンプは論理“１”で動作するＳＥＮＳＥＬによってイネーブルされてトランジスタ１０６をターンオンし、論理“０”で動作する＊ＳＥＮＳＥＬでイネーブルされてトランジスタ１０４をターンオンする。もしトランジスタ１０２へのゲート電圧がＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）より大きければ、トランジスタ１００および１０２は非導通でありかつトランジスタ１０６は出力１０８をゼロボルトに引き込む。ＶＴ１００はトランジスタ１００の負のしきい値電圧であり、かつＶＴ１０２はトランジスタ１０２の負のしきい値電圧である。もしトランジスタ１０２へのゲート電圧がＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）より小さければ、トランジスタ１００および１０２は導通しかつ出力１０８をハイ電圧（ＶＤＤ）に引く。トランジスタ１０６は高いドレイン−ソース抵抗を有しトランジスタ１０２が打ち勝つ（ｏｖｅｒｐｏｗｅｒ）ことができるようにする。ＶＴセンスアンプ９０はＶＴセンスアンプ８８と同様の構造および動作に従う。
【００４１】
ＥＥＰＲＯＭセルの読出しの通常のプロセスはゼロボルトをトランジスタ３６のゲートおよびソースに供給し、すなわち、ゲート−ソース電圧（ＶＧＳ）がゼロとなるようにする。消去ライン６８はゼロボルトにセットされる。前記選択されたＲＯＷｎ信号はトランジスタ６６をターンオンしかつゼロボルトをトランジスタ３６のゲートに印加する。ＲＡＧＮＤＬは論理“１”にセットされてトランジスタ６０をターンオンしかつアレイグランドノード５６をゼロボルトに引き込む。もしＥＥＰＲＯＭセル３２がその消去状態にあれば、ＶＧＳ＝０はＶＴ＝５より大きくないからトランジスタ３６のドレインとソースとの間には電流が流れない。データセンスアンプ７８はビットライン５０におけるゼロの電流を検出しかつデータバス８６のビット７上に論理“０”の電圧を提供する。もしＥＥＰＲＯＭセル３２がその書込み状態にあれば、ＶＧＳ＝０はＶＴ＝−５より大きいか、トランジスタ３６のドレインおよびソースの間には５０マイクロアンペアの電流が流れる。データセンスアンプ７８はビットライン５０における電流を検出しかつデータバス８６のビット７上に論理“１”の電圧を提供する。
【００４２】
トランジスタ３６の負のＶＴを読み出すため、通常の読出しプロセスの逆が行なわれる。ＲＡＧＮＤＬが論理“０”にセットされてトランジスタ６０をターンオフする。ＲＡＧＮＤＨが論理“０”にセットされてトランジスタ７４をターンオンしかつアレイグランドノード５６をチャージポンプ２６によって発生されるかあるいは外部から加えられる高電圧ＶＰＰ＝１０ボルトに引く。アレイグランドノード５６に結合された、トランジスタ３６の第１の導電または導通端子（ｃｏｎｄｕｃｔｉｏｎ ｔｅｒｍｉｎａｌ）は実効的にドレインとなり、かつ選択トランジスタ３４に結合された、トランジスタ３６の第２の導通端子は実効的にソースとなり、それは前記第１の導通端子は前記第２の導通端子より高い電圧で動作しているからである。消去ライン６８はゼロボルトにセットされる。選択されたＲＯＷｎ信号はＶＰＰ＝１０ボルトのゲート電圧を有するトランジスタ３４および６６をターンオンしかつゼロボルトをトランジスタ３６のゲートに印加する。
【００４３】
製造プロセスがトランジスタ３６のフローティングゲート上の−５ボルトのＶＴを生成したものと仮定する。ソース電圧（第２の導通端子）はゼロボルトでスタートするものと仮定する。ドレイン（第１の導通端子）上にＶＰＰ＝１０ボルトをかつトランジスタ３６のゲート上にゼロボルトを有する測定モードでは、トランジスタ３６のゲート−ソース電圧（ＶＧＳ）はゼロでありこれはその負のＶＴ＝−５ボルトより大きい。トランジスタ３６はターンオンしかつソース電圧は増大する。トランジスタ３６のソース電圧はそれが５ボルトの限界に到達するまで上昇する。そのポイントで、ＶＧＳ＝−５ボルトであり、これはそのＶＴと等しくかつトランジスタ３６は導通を停止する。したがって、測定モードにおいては、トランジスタ３６のソース（第２の導通端子）はその負のＶＴの絶対値に実質的に等しくなる。
【００４４】
トランジスタ３６のソース電圧は選択トランジスタ３４を通ってこのトランジスタのゲートがＶＰＰ＝１０ボルトで動作しているため実質的に何らの電圧降下もなしに導かれかつ選択ネットワーク７６を通ってノード８９へ導かれる。前記ＳＥＮＳＥＬ信号は論理“１”にセットされかつ前記＊ＳＥＮＳＥＬ信号は論理“０”にセットされて伝送ゲート９２を通る導通を阻止しかつデータセンスアンプ７８をデータバス８６から分離する。論理“１”で動作しているＳＥＮＳＥＬ信号および論理“１”で動作している＊ＳＥＮＳＥＬ信号は図４におけるトランジスタ１０４および１０６をターンオンする。
【００４５】
測定モードにおいては、電源電圧ＶＤＤは外部的に制御されて低い値、例えば２ボルト、からＶＴセンスアンプ８８の出力が状態を変えるまで増大する。ＶＴ１００およびＶＴ１０２が各々−１ボルトに等しいものと仮定する。ＶＤＤ＝２ボルトである場合、トランジスタ１０２へのゲート電圧、すなわちこの例では５ボルト、はＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）より大きい。トランジスタ１００および１０２は非導通でありかつトランジスタ１０６は出力１０８をゼロボルトに保持する。ＶＤＤが７ボルトを超えたとき、トランジスタ１０２へのゲート電圧はＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）より小さくなる。トランジスタ１００および１０２は導通しかつ出力１０８を高電圧に引く。ＶＴセンスアンプ８８の出力はしたがって状態を変えて負のＶＴの値が決定されたことを示す。ＶＴセンスアンプ８８の出力はデータバス８６から読み出される。トランジスタ３６の負のＶＴの値はＶＴセンスアンプ８８の出力に状態を変えさせる外部的に制御されるＶＤＤのレベルと、負の値のＶＴ１００およびＶＴ１０２の合計、すなわちトランジスタ３６の測定された負のＶＴ＝ＶＤＤ＋（ＶＴ１００＋ＶＴ１０２）として測定される。
【００４６】
ＥＥＰＲＯＭアレイ２４における他のメモリセルの負のＶＴは同様にして測定できる。例えば、トランジスタ４２の負のＶＴはＶＴセンスアンプ９０によって測定される。
【００４７】
【発明の効果】
以上のように、本発明はＰＤＣにおける集積回路として組み込まれるＥＥＰＲＯＭを提供する。該ＥＥＰＲＯＭはそれぞれビットラインに結合された出力を各々有する数多くの行のメモリセルを有する。ＥＥＰＲＯＭセルは共通アレイグランドノードを有する。プルアップトランジスタは共通アレイグランドノード上の第１の正の電圧を生成するために共通アレイグランドノードに結合され、これは次にメモリセルの負のしきい値電圧に対応するメモリセルの内の１つの出力上に第２の正の電圧を生成する。ＶＴセンスアンプが第２の正の電圧のレベルを検出するためにビットラインの各々に結合されかつしたがってメモリセルの負のしきい値電圧を決定するために結合される。フローティングゲートトランジスタの負のＶＴの値はＶＴセンスアンプの出力の状態を変えさせる外部的に印加されるＶＤＤのレベルと２つの負のしきい値電圧の和とを加えたものとして測定される。
【図面の簡単な説明】
【図１】組み込まれた集積回路を備えたＰＤＣの説明図である。
【図２】集積回路のレイアウトを示すブロック図である。
【図３】ＥＥＰＲＯＭアレイのブロック図である。
【図４】しきい値センスアンプの概略的回路図である。
【符号の説明】
１０ 携帯用データキャリア（ＰＤＣ）
１２ 組込み集積回路（ＩＣ）
１４ 動作電源モジュール
１６ マイクロプロセッサコア
１８ データＩ／Ｏモジュール
１９ 保安モジュール
２６ チャージポンプ
３２ 第１のＥＥＰＲＯＭセル
３４，４０ 選択トランジスタ
３６，４２ フローティングゲートトランジスタ
２４ ＥＥＰＲＯＭアレイ
５０，５４ ビットライン
５２ ローデコーダ
５６ 共通アレイグランドノード
６０，６６，７４，７５ トランジスタ
７６ 選択ネットワーク
７８，８０ データセンスアンプ
８８，９０ ＶＴセンスアンプ
９２，９４ 伝送ゲート
８６ データバス
１００，１０２，１０４，１０６ ＶＴセンスアンプ８８のトランジスタ
Claims (11)
- 不揮発性メモリ回路（２４）であって、
複数のビットライン（５０，５４）にそれぞれ結合された出力を有しかつ共通アレイグランドノード（５６）を有する複数のメモリセル（３２，３８）であって、前記複数のメモリセルの内の第１のメモリセル（３２）は第１の導電端子および第２の導電端子を有するトランジスタ（３６）を備え、前記第１の導電端子は前記共通アレイグランドノードに結合されている、複数のメモリセル（３２，３８）、
前記共通アレイグランドノードに結合され前記共通アレイグランドノード上に第１の正の電圧を生成し、これによって次に前記複数のメモリセルの内の前記第１のメモリセルの負のしきい値電圧に対応する前記複数のメモリセルの内の前記第１のメモリセルの出力上に第２の正の電圧を生成するプルアップ回路（７４）であって、前記第２の正の電圧は前記第１の導電端子に印加され、かつ前記トランジスタの前記第２の導電端子における電圧よりも大きいものである、前記プルアップ回路（７４）、そして
前記複数のビットラインの内の第１の１つに結合された入力を有し前記第２の正の電圧のレベルを検出するための第１のセンス回路（８８）、
を具備することを特徴とする不揮発性メモリ回路（２４）。 - さらに、前記複数のビットラインの内の前記第１の１つに結合された入力を有しかつデータバス（８６）上にデータ信号を提供するための出力を有する第２のセンス回路（７８）を含むことを特徴とする請求項１に記載の不揮発性メモリ回路。
- さらに、選択信号に応答しかつ前記第２のセンス回路と前記データバスとの間に結合された伝送ゲート（９２）を含むことを特徴とする請求項２に記載の不揮発性メモリ回路。
- 前記プルアップ回路は電源導体（ＶＰＳＷ）に結合された第１の導電端子、前記共通アレイグランドノードに結合された第２の導電端子、および制御信号（ＲＡＧＮＤＨ）を受けるよう結合された制御端子を有する第１のトランジスタ（７４）を含むことを特徴とする請求項１に記載の不揮発性メモリ回路。
- 前記第１のセンス回路は、
第１の電源導体（ＶＤＤ）に結合された第１の導電端子、前記第１のセンス回路の出力（１０８）に結合された第２の導電端子、および前記複数のビットラインの内の第１の１つに結合された制御端子を有する第１のトランジスタ（１０２）、そして
前記第１のセンス回路の出力に結合された第１の導電端子、第２の電源導体（６２）に結合された第２の導電端子、およびセンス選択信号（ＳＥＮＳＥＬ）を受けるよう結合された制御端子を有する第２のトランジスタ（１０６）、
を含むことを特徴とする請求項１に記載の不揮発性メモリ回路。 - 前記第１のセンス回路はさらに、
前記第１の電源導体に結合された第１の導電端子、前記第１のトランジスタの第１の導電端子に一緒に結合された第２の導電端子および制御端子を有する第３のトランジスタ（１００）、そして
前記第１のトランジスタの第２の導電端子に結合された第１の導電端子、前記第１のセンス回路の出力に結合された第２の導電端子、および反転されたセンス選択信号を受けるよう結合された制御端子を有する第４のトランジスタ（１０４）、
を含むことを特徴とする請求項５に記載の不揮発性メモリ回路。 - 前記第１のセンス回路は前記第１のセンス回路の出力が状態を変える場合に前記第２の正の電圧のレベルを検出するために変えられる電源電圧レベル（ＶＤＤ）を受けることを特徴とする請求項１に記載の不揮発性メモリ回路。
- 前記複数のメモリセルは携帯用データキャリア（１０）に組込まれた少なくとも１つの半導体ダイ（１２）上に配置されていることを特徴とする請求項１に記載の不揮発性メモリセル。
- 不揮発性メモリセルの負のしきい値電圧を測定する方法であって、
複数のビットライン（５０，５４）にそれぞれ結合された出力を有しかつ共通アレイグランドノード（５６）を有する第１の複数のメモリセル（３２，３８）を提供する段階であって、前記複数のメモリセルの内の第１のメモリセル（３２）は第１の導電端子および第２の導電端子を有するトランジスタ（３６）を備え、前記第１の導電端子は前記共通のアレイグランドノードに結合されている、段階、
前記共通アレイグランドノード上に第１の正の電圧を生成しそれによって次に前記複数のメモリセルの内の第１の１つの負のしきい値電圧に対応する前記複数のメモリセルの内の第１の１つの出力に第２の正の電圧を生成する段階であって、前記第２の正の電圧はまた前記第１の導電端子に生成されかつ前記トランジスタの前記第２の導電端子における電圧よりも大きい、段階、そして
前記第２の正の電圧のレベルを検出する段階、
を具備することを特徴とする不揮発性メモリセルの負のしきい値電圧を測定する方法。 - 前記第２の正の電圧のレベルを検出する段階は前記第２の正の電圧を可変電源レベルと比較しかつ前記可変電源レベルが前記第２の正の電圧より上のレベルに到達した時前記比較の状態を変える段階を含むことを特徴とする請求項９に記載の方法。
- さらに、前記複数のメモリセルを携帯用データキャリアに組込まれた少なくとも１つの半導体ダイ上に配置する段階を具備することを特徴とする請求項９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9701927A GB2321737A (en) | 1997-01-30 | 1997-01-30 | Circuit and method of measuring the negative threshold voltage of a non-volatile memory cell |
| GB9701927.7 | 1997-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214500A JPH10214500A (ja) | 1998-08-11 |
| JP4359346B2 true JP4359346B2 (ja) | 2009-11-04 |
Family
ID=10806835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143398A Expired - Fee Related JP4359346B2 (ja) | 1997-01-30 | 1998-01-19 | 不揮発性メモリセルの負のしきい値電圧を測定する回路および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5886926A (ja) |
| EP (1) | EP0858078A1 (ja) |
| JP (1) | JP4359346B2 (ja) |
| GB (1) | GB2321737A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959891A (en) * | 1996-08-16 | 1999-09-28 | Altera Corporation | Evaluation of memory cell characteristics |
| DE19642378C2 (de) * | 1996-10-14 | 2000-06-08 | Fraunhofer Ges Forschung | Kontaktlose Chipkarte |
| IT1314143B1 (it) * | 1999-12-20 | 2002-12-04 | St Microelectronics Srl | Dispositivo di memoria non volatile con elevate prestazioni e relativo processo di fabbricazione |
| US6370061B1 (en) * | 2001-06-19 | 2002-04-09 | Advanced Micro Devices, Inc. | Ceiling test mode to characterize the threshold voltage distribution of over programmed memory cells |
| KR100542701B1 (ko) * | 2003-11-18 | 2006-01-11 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 문턱전압 측정 방법 |
| US8423788B2 (en) * | 2005-02-07 | 2013-04-16 | Sandisk Technologies Inc. | Secure memory card with life cycle phases |
| US8321686B2 (en) * | 2005-02-07 | 2012-11-27 | Sandisk Technologies Inc. | Secure memory card with life cycle phases |
| US8108691B2 (en) * | 2005-02-07 | 2012-01-31 | Sandisk Technologies Inc. | Methods used in a secure memory card with life cycle phases |
| US7748031B2 (en) | 2005-07-08 | 2010-06-29 | Sandisk Corporation | Mass storage device with automated credentials loading |
| US7606076B2 (en) * | 2007-04-05 | 2009-10-20 | Sandisk Corporation | Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise |
| US7539060B2 (en) * | 2007-04-05 | 2009-05-26 | Sandisk Corporation | Non-volatile storage using current sensing with biasing of source and P-Well |
| JP5166894B2 (ja) * | 2008-01-30 | 2013-03-21 | セイコーインスツル株式会社 | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4253059A (en) * | 1979-05-14 | 1981-02-24 | Fairchild Camera & Instrument Corp. | EPROM Reliability test circuit |
| JP2790495B2 (ja) * | 1989-11-02 | 1998-08-27 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
| JPH03283200A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法 |
| US5420822A (en) * | 1992-03-31 | 1995-05-30 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US5477499A (en) * | 1993-10-13 | 1995-12-19 | Advanced Micro Devices, Inc. | Memory architecture for a three volt flash EEPROM |
| EP0675504B1 (en) * | 1994-03-31 | 2001-07-11 | STMicroelectronics S.r.l. | Circuit device for measuring the threshold voltage distribution of non-volatile memory cells |
| US5790459A (en) * | 1995-08-04 | 1998-08-04 | Micron Quantum Devices, Inc. | Memory circuit for performing threshold voltage tests on cells of a memory array |
| US5748534A (en) * | 1996-03-26 | 1998-05-05 | Invox Technology | Feedback loop for reading threshold voltage |
-
1997
- 1997-01-30 GB GB9701927A patent/GB2321737A/en not_active Withdrawn
- 1997-12-23 EP EP97122743A patent/EP0858078A1/en not_active Withdrawn
-
1998
- 1998-01-19 JP JP2143398A patent/JP4359346B2/ja not_active Expired - Fee Related
- 1998-01-20 US US09/010,042 patent/US5886926A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5886926A (en) | 1999-03-23 |
| JPH10214500A (ja) | 1998-08-11 |
| EP0858078A1 (en) | 1998-08-12 |
| GB9701927D0 (en) | 1997-03-19 |
| GB2321737A (en) | 1998-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050118 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050118 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071121 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071127 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071217 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080121 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20081114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090430 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090526 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090624 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090714 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090810 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130814 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |