JPS63106852A - 電気的にプログラム可能な不揮発性メモリのプログラミング用の安全デバイス - Google Patents
電気的にプログラム可能な不揮発性メモリのプログラミング用の安全デバイスInfo
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- JPS63106852A JPS63106852A JP62247782A JP24778287A JPS63106852A JP S63106852 A JPS63106852 A JP S63106852A JP 62247782 A JP62247782 A JP 62247782A JP 24778287 A JP24778287 A JP 24778287A JP S63106852 A JPS63106852 A JP S63106852A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の背景〕
光朋−加１
本発明は、プログラミング電流を必要とする電気的にプ
ログラム可能な不揮発性メモリ、例えばＥＰＲＯＭある
いはＥＥＰＲＯＭに係わる。本発明は特に、上記のよう
なメモリのプログラミング用の安全デバイスに係わる。
ログラム可能な不揮発性メモリ、例えばＥＰＲＯＭある
いはＥＥＰＲＯＭに係わる。本発明は特に、上記のよう
なメモリのプログラミング用の安全デバイスに係わる。
Ｌ斤狡丘久１画−
ＥＰＲＯＭあるいはＥ Ｆ、 Ｐ Ｒ，ＯＭのようなメ
モリでは通常、各データ記憶素子もしくはメモリセルは
フローティングゲート Ｍ ＯＳ ＋−ランジスタから
成る。フローティングゲート Ｍ ＯＳ ＋−ランジス
タは二つの状態を有し得る。ｎチャネルＭＯＳトランジ
スタの場合、第一の状態において電荷はフローティング
ゲートで捕獲されず、ソースとトレインとの間に導電チ
ャネルが創出され得る。そこで、ＮＭｏ５トランジスタ
は導通状態となり、閉じたスイッチのように機能する。
モリでは通常、各データ記憶素子もしくはメモリセルは
フローティングゲート Ｍ ＯＳ ＋−ランジスタから
成る。フローティングゲート Ｍ ＯＳ ＋−ランジス
タは二つの状態を有し得る。ｎチャネルＭＯＳトランジ
スタの場合、第一の状態において電荷はフローティング
ゲートで捕獲されず、ソースとトレインとの間に導電チ
ャネルが創出され得る。そこで、ＮＭｏ５トランジスタ
は導通状態となり、閉じたスイッチのように機能する。
第二の状態では電子がフローティングゲートで捕獲され
る。この捕獲によって、ソース及びドレイン間の基板中
に導電チャネルを生じることが妨げられる。この場合ト
ランジスタはオフ状態であり、開いたスイッチのように
機能する。
る。この捕獲によって、ソース及びドレイン間の基板中
に導電チャネルを生じることが妨げられる。この場合ト
ランジスタはオフ状態であり、開いたスイッチのように
機能する。
上述のようなフローティングゲートＭＯＳトランジスタ
をプログラムするには、通常の動作電圧より大きい電圧
を制御ゲー１〜並びに一方の電極に、フローティングゲ
ート４が電子の電荷を吸収して保持し得るように印加し
なければならない。丈な、このようにしてプログラムさ
れたメモリセルから読み出すには、特定の読み出し電圧
を制御ゲートに印加しなければならない。上記読み出し
電圧は、１〜ランジスタがオンあるいはオフ状態にある
ことを確認するのに用いられる。
をプログラムするには、通常の動作電圧より大きい電圧
を制御ゲー１〜並びに一方の電極に、フローティングゲ
ート４が電子の電荷を吸収して保持し得るように印加し
なければならない。丈な、このようにしてプログラムさ
れたメモリセルから読み出すには、特定の読み出し電圧
を制御ゲートに印加しなければならない。上記読み出し
電圧は、１〜ランジスタがオンあるいはオフ状態にある
ことを確認するのに用いられる。
フローティングゲ−１〜Ｍ ＯＳ ＋−ランジスタから
成るメモリセルをプログラムし、あるいは該メモリセル
から読み出すのに必要な電圧の印加を可能にするために
、上記トランジスタは通常第１図に示したように接続さ
れている。フローティングゲー１〜ＭＯ３Ｉ〜ランジス
ク１の一方の主要電極、即ち図示した具体例ではソース
２は接地を表す電圧Ｖｓｒｒと接続されており、他方の
電極もしくはドレイン３はビットライン（図示せず）並
びにスイッチ８を構成するＭｏ５ｔ〜ランジスタを介し
て列アドレスデコーダ７と接続されている。Ｍ ＯＳ
＋−ランジスタ１の制御ゲート５は、ワードラインとし
て公知の別の接続線（図示せず）を介して行アドレスデ
コーダと接続されている。ビットライン及びワードライ
ンは、フローティングゲートＭＯ９）ランジスタ１から
成るメモリセルを含むマトリクスを規定するべく、当業
者に公知の方法で行及び列状に配列されている。実際の
ところ、列アドレスデコーダ７はトランジスタ８のゲー
トと接続されており、このＩ・ランジスタ８のソースは
トランジスタ１のトレイン３と、また該トランジスタ８
のドレインは書き込み回路Ｅ並びにブロック１．で表し
た読み出し回路と接続されている。
成るメモリセルをプログラムし、あるいは該メモリセル
から読み出すのに必要な電圧の印加を可能にするために
、上記トランジスタは通常第１図に示したように接続さ
れている。フローティングゲー１〜ＭＯ３Ｉ〜ランジス
ク１の一方の主要電極、即ち図示した具体例ではソース
２は接地を表す電圧Ｖｓｒｒと接続されており、他方の
電極もしくはドレイン３はビットライン（図示せず）並
びにスイッチ８を構成するＭｏ５ｔ〜ランジスタを介し
て列アドレスデコーダ７と接続されている。Ｍ ＯＳ
＋−ランジスタ１の制御ゲート５は、ワードラインとし
て公知の別の接続線（図示せず）を介して行アドレスデ
コーダと接続されている。ビットライン及びワードライ
ンは、フローティングゲートＭＯ９）ランジスタ１から
成るメモリセルを含むマトリクスを規定するべく、当業
者に公知の方法で行及び列状に配列されている。実際の
ところ、列アドレスデコーダ７はトランジスタ８のゲー
トと接続されており、このＩ・ランジスタ８のソースは
トランジスタ１のトレイン３と、また該トランジスタ８
のドレインは書き込み回路Ｅ並びにブロック１．で表し
た読み出し回路と接続されている。
書き込み回路Ｅは、メモリセル１がプログラムされるべ
き場合、即ちメモリセル１が例えば“１゛′に対応する
データを記憶するべき場合に、実質的に書き込み制御電
圧ＶＰＰに対応する電圧が接続点Ｎに印加されるように
構成されている。これに対し、メモリセル１がプログラ
ムされるべきでない場合は、書き込みの間接続点Ｎの電
圧は浮動状態にある。第１図に示したように、書き込み
回路Ｅは、一方の電極が書き込み制御電圧を構成する電
圧ＶＰＰと接続されており、他方の電極がエンハンスメ
ント型ＭＯ３）−ランジスタ１２の一方の電極と接続さ
れているデプリーション型ＭＯＳトランジスタ１１を含
む負荷によって構成され得る。
き場合、即ちメモリセル１が例えば“１゛′に対応する
データを記憶するべき場合に、実質的に書き込み制御電
圧ＶＰＰに対応する電圧が接続点Ｎに印加されるように
構成されている。これに対し、メモリセル１がプログラ
ムされるべきでない場合は、書き込みの間接続点Ｎの電
圧は浮動状態にある。第１図に示したように、書き込み
回路Ｅは、一方の電極が書き込み制御電圧を構成する電
圧ＶＰＰと接続されており、他方の電極がエンハンスメ
ント型ＭＯ３）−ランジスタ１２の一方の電極と接続さ
れているデプリーション型ＭＯＳトランジスタ１１を含
む負荷によって構成され得る。
トランジスタ１２の他方の電極は、接続点Ｎと接続され
ている。２個のトランジスタ１１及び１２のゲートは共
に、電圧ＶＰＰによって給電されるＮＯＲゲート１３か
ら成るプログラミング制御回路と接続されている。ＮＯ
Ｒゲート１３はその２個の入力に、プログラムされるべ
きデータの逆に対応する信号１並びにプログラミング信
号の逆に対応する信号１１ＣＭをそれぞれ受信する。従
って、回路Ｅが上記のようである時、電圧ＶＰＰに実質
的に等しい電圧が点Ｎで得られるのは信号１及びＰＧＭ
が共にパｏ“″である場合のみであり、即ち図示した例
では、書き込み回路ＥはデータＤが’ ］ ”に等しい
場合にオン状態となり、データＤが“０”に笠しい場合
にオフ状態となる。実際、フローティングケ−１＝ Ｍ
Ｏ８１〜ランジスタ１がプログラムされる場合にのみ
ＶＰＰのレベルの電流が消費される。即ち、メモリ内の
書き込み電流の変化を観察することによって、所与のア
ドレスのメモリセルが論理レヘルパ１′”及び” ｏ
”のいずれに１１７グラムされているかを容易に確認で
きる。
ている。２個のトランジスタ１１及び１２のゲートは共
に、電圧ＶＰＰによって給電されるＮＯＲゲート１３か
ら成るプログラミング制御回路と接続されている。ＮＯ
Ｒゲート１３はその２個の入力に、プログラムされるべ
きデータの逆に対応する信号１並びにプログラミング信
号の逆に対応する信号１１ＣＭをそれぞれ受信する。従
って、回路Ｅが上記のようである時、電圧ＶＰＰに実質
的に等しい電圧が点Ｎで得られるのは信号１及びＰＧＭ
が共にパｏ“″である場合のみであり、即ち図示した例
では、書き込み回路ＥはデータＤが’ ］ ”に等しい
場合にオン状態となり、データＤが“０”に笠しい場合
にオフ状態となる。実際、フローティングケ−１＝ Ｍ
Ｏ８１〜ランジスタ１がプログラムされる場合にのみ
ＶＰＰのレベルの電流が消費される。即ち、メモリ内の
書き込み電流の変化を観察することによって、所与のア
ドレスのメモリセルが論理レヘルパ１′”及び” ｏ
”のいずれに１１７グラムされているかを容易に確認で
きる。
このことは、メモリが秘密情報の記録に用いられる場合
特に問題であり、なぜならメモリのプログラミングの際
に該メモリ内の情報の内容が容易に検出されるからであ
る。
特に問題であり、なぜならメモリのプログラミングの際
に該メモリ内の情報の内容が容易に検出されるからであ
る。
本発明は、プログラミング電流を必要とする電気的に１
１７グラム可能な不揮発性メモリ内の論理レベル″１°
“あるいは０゛の検出を防止する安全デバイスを提供す
ることによって上述の欠点を除去することを「Ｉ的とす
る。
１７グラム可能な不揮発性メモリ内の論理レベル″１°
“あるいは０゛の検出を防止する安全デバイスを提供す
ることによって上述の欠点を除去することを「Ｉ的とす
る。
光−明−ｏ１表１
即ち本発明は、電気的にプログラム可能な不揮発性メモ
リであって、各々行及び列によってアクセスされ得る複
数個のメモリセルのマトリクスから成り、各メモリセル
は、入力データに従いメモリセルを二つの状態のいずれ
か、即ち１′あるいは０゛′に１１コグラムすることと
、プログラムされた状態を読み出すこととを可能にする
書き込み回路及び読み出し回路と接続されており、これ
らの、メモリセルは第一・の状態″１“にプロクラムさ
れるのにプログラミング電流を必要とし、かつ第二の状
態“Ｏ°′にプログラムされるためには電流を必要とし
ない不揮発性メモリのブｖ７グラミング用の安全デバイ
スを提供し、このデバイスは、−１１＝ パＯ“へのプログラミングに対応するデータによって能
動化されて、１°°にブ１７グラムさｈたメモリセルの
電流と同し電流を発！１するシミーｌレージ雪１ン回路
を３む。
リであって、各々行及び列によってアクセスされ得る複
数個のメモリセルのマトリクスから成り、各メモリセル
は、入力データに従いメモリセルを二つの状態のいずれ
か、即ち１′あるいは０゛′に１１コグラムすることと
、プログラムされた状態を読み出すこととを可能にする
書き込み回路及び読み出し回路と接続されており、これ
らの、メモリセルは第一・の状態″１“にプロクラムさ
れるのにプログラミング電流を必要とし、かつ第二の状
態“Ｏ°′にプログラムされるためには電流を必要とし
ない不揮発性メモリのブｖ７グラミング用の安全デバイ
スを提供し、このデバイスは、−１１＝ パＯ“へのプログラミングに対応するデータによって能
動化されて、１°°にブ１７グラムさｈたメモリセルの
電流と同し電流を発！１するシミーｌレージ雪１ン回路
を３む。
」−記ジミュレーシ：１ン回路は、様７Ｚな変形が可能
である。第一の具体例によれば、シミ、！−トーション
回路は第一の書き込み回路に対して並列に配置された第
二の書き込み回路と接続されたイ４加的なメモリセルか
ら成り、上記第二の書き込み回路は” ｏ ”へのプロ
グラミングに対応するデータによって能動化される。特
に、第二の書き込み回路はエンハンスメント型ＭＯＳト
ランジスタと直列に接続されたテブリーシ］ン型ＭＯＳ
トランジスタを含む負荷から成る。上記両トランジスタ
のゲートは互いに接続され、かつ“０′′へのプログラ
ミングに対応するデータのための書き込み制御電圧ＶＰ
Ｐを印加する能動供回１？ｈとも接続されている１、こ
の負荷は書き込み制！３１１電月Ｖ ｌ’ ｌ、と１・
１加的なメ１Ｘ：リセルとの間に接続されており、その
際（＝１加的なメモリセルのゲートは、負荷を構成する
２個のｌ・ランジスタのゲー）−と直接、あるいは減算
器を介して接続されている。
である。第一の具体例によれば、シミ、！−トーション
回路は第一の書き込み回路に対して並列に配置された第
二の書き込み回路と接続されたイ４加的なメモリセルか
ら成り、上記第二の書き込み回路は” ｏ ”へのプロ
グラミングに対応するデータによって能動化される。特
に、第二の書き込み回路はエンハンスメント型ＭＯＳト
ランジスタと直列に接続されたテブリーシ］ン型ＭＯＳ
トランジスタを含む負荷から成る。上記両トランジスタ
のゲートは互いに接続され、かつ“０′′へのプログラ
ミングに対応するデータのための書き込み制御電圧ＶＰ
Ｐを印加する能動供回１？ｈとも接続されている１、こ
の負荷は書き込み制！３１１電月Ｖ ｌ’ ｌ、と１・
１加的なメ１Ｘ：リセルとの間に接続されており、その
際（＝１加的なメモリセルのゲートは、負荷を構成する
２個のｌ・ランジスタのゲー）−と直接、あるいは減算
器を介して接続されている。
別の具体例によれば、ジミブレーンヨン回路は、０“へ
のプロクラミンクに対応するデータのためのプロクラミ
ンク電流を受け取るへくメモリの古き込み回路と接続さ
れた（＝１加的なメモリセルから成る。この場合、書き
込み回路はエンハンスメンｌ−型Ｍ ＯＳ ｌ□ランジ
スタと直列に接続されたテブリーション型Ｍｏｓ＋・ラ
ンシスタを含む負荷から成る。上記両Ｉ・ランシスタの
ケートは互いに接続され、かつ書き込み制御電圧ＶＰＩ
、とも接続されている。この負荷（Ｊ書き込み制御電圧
Ｖ、、１、と、メモリ領域のメモリセル並ひに付加的な
メモリセル・ｂ！とそ〕Ｌとの間に、” １ ”へのプ
）−７クラミンクがあるいは′Ｏ゛°へのプロクラミン
クに対応するデータにｊ：−ラで制御されるＡ Ｎ Ｄ
′）−１−を介して接続されている。
のプロクラミンクに対応するデータのためのプロクラミ
ンク電流を受け取るへくメモリの古き込み回路と接続さ
れた（＝１加的なメモリセルから成る。この場合、書き
込み回路はエンハンスメンｌ−型Ｍ ＯＳ ｌ□ランジ
スタと直列に接続されたテブリーション型Ｍｏｓ＋・ラ
ンシスタを含む負荷から成る。上記両Ｉ・ランシスタの
ケートは互いに接続され、かつ書き込み制御電圧ＶＰＩ
、とも接続されている。この負荷（Ｊ書き込み制御電圧
Ｖ、、１、と、メモリ領域のメモリセル並ひに付加的な
メモリセル・ｂ！とそ〕Ｌとの間に、” １ ”へのプ
）−７クラミンクがあるいは′Ｏ゛°へのプロクラミン
クに対応するデータにｊ：−ラで制御されるＡ Ｎ Ｄ
′）−１−を介して接続されている。
本発明の別の特徴によれば、付加的なメモリセルはマト
リクスを構成するメモリセル同様フローティングゲート
ＭＯＳトランジスタから成る。しかし、付加的なメモリ
セルはメモリ面の一組のメモリセルのために用いられる
のでプログラム可能なセルである。既にプログラムされ
たメモリセルは、ブランクメモリセルのものとは異なる
電流消費曲線を示す。不揮発性メモリのブランクメモリ
セルはプログラミング開始時に約２％の電流消費ピーク
を示し、このピークは２ミリ秒後に実際上消滅する。セ
ルが再プログラムされる場合は、上記消費ピークはもは
や存在しない。しかし、現在用いられている電気的にプ
ロクラム可能な不揮発性メモリでは常にオフテラ１〜（
即ち８個の並列二進位置）がプログラムされるが、その
場合プログラミング条件下でのブランクセルとプログラ
ム済みセルとの電流に関する相違は非常に検出し難い。
リクスを構成するメモリセル同様フローティングゲート
ＭＯＳトランジスタから成る。しかし、付加的なメモリ
セルはメモリ面の一組のメモリセルのために用いられる
のでプログラム可能なセルである。既にプログラムされ
たメモリセルは、ブランクメモリセルのものとは異なる
電流消費曲線を示す。不揮発性メモリのブランクメモリ
セルはプログラミング開始時に約２％の電流消費ピーク
を示し、このピークは２ミリ秒後に実際上消滅する。セ
ルが再プログラムされる場合は、上記消費ピークはもは
や存在しない。しかし、現在用いられている電気的にプ
ロクラム可能な不揮発性メモリでは常にオフテラ１〜（
即ち８個の並列二進位置）がプログラムされるが、その
場合プログラミング条件下でのブランクセルとプログラ
ム済みセルとの電流に関する相違は非常に検出し難い。
そのうえ、プログラムされるブランクセルの平均電流と
既にプログラムされたセルの平均電流とは実質的に同じ
であり、なぜなら負荷曲線はセルのスナップバック領域
から得られるからである。従って、付加的なメモリセル
としてフローティングゲートＭＯ３）ランジスタを用い
ることによって通常良好な成果が得られ、“１”へのプ
ログラミングと“０”へのプログラミングとの間にいか
なる差異が生しることも防止される。しかし、特に１ビ
ツトずつのプログラミングでは、フローティングゲート
が制御ゲー１へと短絡したフローティンググー１−ＭＯ
Ｓトランジスタから成る付加的なメモリセルを用いるこ
とが好ましく、その際上記トランジスタは他のメモリセ
ルと同じゲート−ソース電圧を有する。
既にプログラムされたセルの平均電流とは実質的に同じ
であり、なぜなら負荷曲線はセルのスナップバック領域
から得られるからである。従って、付加的なメモリセル
としてフローティングゲートＭＯ３）ランジスタを用い
ることによって通常良好な成果が得られ、“１”へのプ
ログラミングと“０”へのプログラミングとの間にいか
なる差異が生しることも防止される。しかし、特に１ビ
ツトずつのプログラミングでは、フローティングゲート
が制御ゲー１へと短絡したフローティンググー１−ＭＯ
Ｓトランジスタから成る付加的なメモリセルを用いるこ
とが好ましく、その際上記トランジスタは他のメモリセ
ルと同じゲート−ソース電圧を有する。
本発明の他の特徴及び利点を、添付図面に基づく様々な
具体例によって以下に詳述する。
具体例によって以下に詳述する。
説明の簡略化のため、各図において同じ要素には同じ参
照符号を付す。また、ここでの説明は〆ＮＭＯ３技術で
製造されたＭＯ３回路に関して行なうが、本発明がその
他の技術にも適用可能であることは当業者には明らかで
ある。説明するメモリは、ＳＡＭＯ８（スタックドゲー
ト 間ＯＳ （ｓｔａｃｋｅｄ ｇａｔｅ ａｖａｌｎｎｃ
ｌ＋ｅ ｉｎｊｅｃｔ．ｉｏｎ ＭＯＳ））型のフロー
テイングゲ−１− Ｍ Ｏ Ｓ ＋ーランジスタから成
るメモリセルを有するＥ Ｐ ＲＯ Ｍである。本発明
は、ＦＡＭＯＳ（フローディングゲートなだれ注入Ｍ
Ｏ Ｓ （ｆｌｏａＬｉＢ−ｇａｔｅ ａｖａｌａｎｃ
ｈｅ ｉｎｊｅｃ−ｔｉｏｎ ＭＯＳ）Ｅ型のＭＯＳ）
ランジスタにも適用され得る。
照符号を付す。また、ここでの説明は〆ＮＭＯ３技術で
製造されたＭＯ３回路に関して行なうが、本発明がその
他の技術にも適用可能であることは当業者には明らかで
ある。説明するメモリは、ＳＡＭＯ８（スタックドゲー
ト 間ＯＳ （ｓｔａｃｋｅｄ ｇａｔｅ ａｖａｌｎｎｃ
ｌ＋ｅ ｉｎｊｅｃｔ．ｉｏｎ ＭＯＳ））型のフロー
テイングゲ−１− Ｍ Ｏ Ｓ ＋ーランジスタから成
るメモリセルを有するＥ Ｐ ＲＯ Ｍである。本発明
は、ＦＡＭＯＳ（フローディングゲートなだれ注入Ｍ
Ｏ Ｓ （ｆｌｏａＬｉＢ−ｇａｔｅ ａｖａｌａｎｃ
ｈｅ ｉｎｊｅｃ−ｔｉｏｎ ＭＯＳ）Ｅ型のＭＯＳ）
ランジスタにも適用され得る。
第２図に示すフローティングゲートＭＯＳ）ランジスタ
から成るメモリセルは、第１図の具体例の場合と同様に
して行アドレスデコーダ６、列アドレスデコーダ７、読
み出し回路り及び書き込み回路Ｅと接続されている。従
って、様々な上記口路について再度の説明は行なわない
。本発明によれば、そのメモリセル１によって概略的に
図示したＥＰＲＯＭは、１″あるいはＩＩ Ｏ ＩＩへ
のプログラミングの検出を防止する安全デバイスを更に
含む。
から成るメモリセルは、第１図の具体例の場合と同様に
して行アドレスデコーダ６、列アドレスデコーダ７、読
み出し回路り及び書き込み回路Ｅと接続されている。従
って、様々な上記口路について再度の説明は行なわない
。本発明によれば、そのメモリセル１によって概略的に
図示したＥＰＲＯＭは、１″あるいはＩＩ Ｏ ＩＩへ
のプログラミングの検出を防止する安全デバイスを更に
含む。
第２図に示したように、安全デバイスは実質的に、フロ
ーティングゲートＭＯＳ）ランジスタから成るメモリセ
ル１５を含むシミュレーション回路Ｅ２から成り、上記
トランジスタの一方の主要電極即ちソース１５′は電圧
Ｖ。と接続され、また他方の主要電極即ちトレイン１５
″は、２個のＭＯＳ）ランジスタ１８及び１９から成る
負荷と接続されている。
ーティングゲートＭＯＳ）ランジスタから成るメモリセ
ル１５を含むシミュレーション回路Ｅ２から成り、上記
トランジスタの一方の主要電極即ちソース１５′は電圧
Ｖ。と接続され、また他方の主要電極即ちトレイン１５
″は、２個のＭＯＳ）ランジスタ１８及び１９から成る
負荷と接続されている。
その際特に、ＭＯＳ）ランジスタ１８はデプリーション
型トランジスタ、ＭＯＳ）ランジスタ１９はエンハンス
メント型トランジスタである。２個のトランジスタ１８
と１９とは直列に接続されており、トランジスタ１８の
ドレインは書き込み制御電圧ＶＰＰと接続され、トラン
ジスタ１９のソースは、付加的なメモリセルを構成する
フＩ′１−ディングゲ−１・ｒｘｌＩＯ５１トランジス
タ１５のトレイン１５″と接続されている。更に、トラ
ンジスタ１８及び１９のゲートは互いに接続され、かつ
能動化回路とも接続されている。
型トランジスタ、ＭＯＳ）ランジスタ１９はエンハンス
メント型トランジスタである。２個のトランジスタ１８
と１９とは直列に接続されており、トランジスタ１８の
ドレインは書き込み制御電圧ＶＰＰと接続され、トラン
ジスタ１９のソースは、付加的なメモリセルを構成する
フＩ′１−ディングゲ−１・ｒｘｌＩＯ５１トランジス
タ１５のトレイン１５″と接続されている。更に、トラ
ンジスタ１８及び１９のゲートは互いに接続され、かつ
能動化回路とも接続されている。
また、フローティン２ケーＩ−Ｍ ＯＳ ＋−ランジス
タ１５の制御ゲート１Ｇも、トランジスタ１８及びＩ９
のグー１〜同士の接続点に接続されている。上記能動化
回路は、書き込み制御電圧ＶＰＰによって給電されるＮ
ＯＲゲー１〜】４から成る。Ｎ ＯＲグー１−１４は入
力データに対応する入力信号りと、プログラミング信号
ＰＧＨの逆に対応する信号ＰＧＭとを受信する。
タ１５の制御ゲート１Ｇも、トランジスタ１８及びＩ９
のグー１〜同士の接続点に接続されている。上記能動化
回路は、書き込み制御電圧ＶＰＰによって給電されるＮ
ＯＲゲー１〜】４から成る。Ｎ ＯＲグー１−１４は入
力データに対応する入力信号りと、プログラミング信号
ＰＧＨの逆に対応する信号ＰＧＭとを受信する。
第２図に示したように、それぞれＮＯＲゲート１３乃至
１４に入力する信ｊ’３Ｄ及びＤは、公知の種類のタイ
ナミックレジスタ１くから公知のよ−）に出力される。
１４に入力する信ｊ’３Ｄ及びＤは、公知の種類のタイ
ナミックレジスタ１くから公知のよ−）に出力される。
レジスタＲはデータの蓄積及び更新に用いられる。特に
、レジスタＲはその人力に、論理レベル“１゛°あるい
は゛” ０ ”の形態で占き込まれるノ＼きデータを受
信する。レジスタ１（は実質的に、インバータ１１及び
Ｉ２と、メモリのり１７ツク信号を表す信号ＣＬＫによ
って制御されるＭＯ８Ｉ〜ランンスタ２０との前段に配
置されたギヤパシタンス（図示せず）かｔ、成る記憶手
段を含む。Ｍ ＯＳ ＋−ランンスタ２０はデータ更新
に用いられる。インバータ１１の出力、即ぢ接続点Ｎ１
にデータ１）が現れ、Ｎ ＯＩＹゲート１３の入力に送
られる。次に、インバータＩ２の出力、即ち接続点Ｎ２
にデータＤが現れ、ＮＯＲゲー■・１４の入力に送られ
る。
、レジスタＲはその人力に、論理レベル“１゛°あるい
は゛” ０ ”の形態で占き込まれるノ＼きデータを受
信する。レジスタ１（は実質的に、インバータ１１及び
Ｉ２と、メモリのり１７ツク信号を表す信号ＣＬＫによ
って制御されるＭＯ８Ｉ〜ランンスタ２０との前段に配
置されたギヤパシタンス（図示せず）かｔ、成る記憶手
段を含む。Ｍ ＯＳ ＋−ランンスタ２０はデータ更新
に用いられる。インバータ１１の出力、即ぢ接続点Ｎ１
にデータ１）が現れ、Ｎ ＯＩＹゲート１３の入力に送
られる。次に、インバータＩ２の出力、即ち接続点Ｎ２
にデータＤが現れ、ＮＯＲゲー■・１４の入力に送られ
る。
本発明による回路は、次のように機能する。第２図に示
したようなメモリセルをレベル”１″にプログラムする
ためには、ＶＰＰに等しいプログラミング電圧が上記メ
モリセルの制御ゲー１へ５に印加され、その際この、メ
モリセル１はデコーダ６及び７によ−）で選択されたも
のである。この場合、トランジスタ８．１１及び１２は
負荷抵抗に対応する。
したようなメモリセルをレベル”１″にプログラムする
ためには、ＶＰＰに等しいプログラミング電圧が上記メ
モリセルの制御ゲー１へ５に印加され、その際この、メ
モリセル１はデコーダ６及び７によ−）で選択されたも
のである。この場合、トランジスタ８．１１及び１２は
負荷抵抗に対応する。
信号りか論理レベル” １ ”に対応し、かつ信号１１
ＧＭが有効であるので、ＮＯＲケ・＝１・１３の出力に
おい一１１〕 て論理レベル” ］ ”が得られる。その結果ＭＯ３＋
−ランジスタ１１及び１２がオン状態となり、フローテ
ィン２ケー１− Ｍ ＯＳ ＋−ランジスタ】のドｌ／
イン電圧は右、２−負荷Ｖに等しくなり、またそのター
１〜電圧Ｖａｉ、はＶＰＰに笠しくなる。ＭＯ３＋・ラ
ンジスタ１がプログラムされ、ＶＰＰての電流消費か観
察される。この間、ＮＯＲゲート１４の出力は論理レベ
ル゛′０“である。（ＩＹ・、−（トランジスタ１８及
び１９はオフ状態て、更にメモリセル１５の＞−−１−
＋Ｊ論理し・ベル” ｏ ”てあり、該セル１５のレベ
ルｌ＼のブロクラミングはなされない、。
ＧＭが有効であるので、ＮＯＲケ・＝１・１３の出力に
おい一１１〕 て論理レベル” ］ ”が得られる。その結果ＭＯ３＋
−ランジスタ１１及び１２がオン状態となり、フローテ
ィン２ケー１− Ｍ ＯＳ ＋−ランジスタ】のドｌ／
イン電圧は右、２−負荷Ｖに等しくなり、またそのター
１〜電圧Ｖａｉ、はＶＰＰに笠しくなる。ＭＯ３＋・ラ
ンジスタ１がプログラムされ、ＶＰＰての電流消費か観
察される。この間、ＮＯＲゲート１４の出力は論理レベ
ル゛′０“である。（ＩＹ・、−（トランジスタ１８及
び１９はオフ状態て、更にメモリセル１５の＞−−１−
＋Ｊ論理し・ベル” ｏ ”てあり、該セル１５のレベ
ルｌ＼のブロクラミングはなされない、。
これに対し２、デコーダ６及び７によ−）で選択された
、フローティン２ケ−１〜ＭＯ３＋−ランジスタ１のよ
うな、メモリセルを０“にプログラムすることが所望で
ある場合には、１ヘランジスタ１の制御ゲート５はＶＰ
Ｐに等しいプロクラミンク電圧を受け取る。この場合、
Ｗが論理レベル′量゛てかつ信号ＰＧＭか論理レベル″
０゛であるのて、１ヘランジスタ１１及び１２はそのケ
ートにおいて論理レベル” Ｏ”を受け取り、オフ状態
となる。その結果、メモリセル１が０“にプログラムさ
れた後ＶＰＰての電流消費は観察されｔ３ない。し２か
し、ＮＯＲゲート１４の出力はこめ場合論理ト・ベル”
１ ”であり、なＶゞなら信号り及びＰＧＭか論理レ
ベル” ｏ ”であるからである。従ってトランジスタ
１８及び１９がオン状態となり、付加的なメモリセル１
５のドレイン１５″の電圧はＶＰＰ−負荷Ｖに等し、く
なり、またケ−ｌ−１，６の電圧はＶＰＰに等しくなる
。その結果、（＝ｆ加的なメモリセル１５において“′
１“へのプログラミングのシミュレーショ１〉′か実現
するので電流がＶＰＰて消費される。
、フローティン２ケ−１〜ＭＯ３＋−ランジスタ１のよ
うな、メモリセルを０“にプログラムすることが所望で
ある場合には、１ヘランジスタ１の制御ゲート５はＶＰ
Ｐに等しいプロクラミンク電圧を受け取る。この場合、
Ｗが論理レベル′量゛てかつ信号ＰＧＭか論理レベル″
０゛であるのて、１ヘランジスタ１１及び１２はそのケ
ートにおいて論理レベル” Ｏ”を受け取り、オフ状態
となる。その結果、メモリセル１が０“にプログラムさ
れた後ＶＰＰての電流消費は観察されｔ３ない。し２か
し、ＮＯＲゲート１４の出力はこめ場合論理ト・ベル”
１ ”であり、なＶゞなら信号り及びＰＧＭか論理レ
ベル” ｏ ”であるからである。従ってトランジスタ
１８及び１９がオン状態となり、付加的なメモリセル１
５のドレイン１５″の電圧はＶＰＰ−負荷Ｖに等し、く
なり、またケ−ｌ−１，６の電圧はＶＰＰに等しくなる
。その結果、（＝ｆ加的なメモリセル１５において“′
１“へのプログラミングのシミュレーショ１〉′か実現
するので電流がＶＰＰて消費される。
従って、上述のような装置では、書き込み制御電圧Ｖ
１１１１の電流の消費を測定することによって′１°°
あるいは” Ｑ ” ／＼のプ［′Ｖクラミンクを検出
することは困難である。しかし、イ」前約なメモリセル
ての” １ ”への１０クラミングのシミュレージョン
は、既にプログラムされたメモリセルのブロクラミング
に対応する。１１凭Ｃ９ニフ゛ロクラムされなメモリ（
ニルは、ブランク、メモリセルのものとは作かに相違す
る電流消費曲線を７１する。例えばＩ’： ＰＲＯ閂−
＆＝ｅ＝４型の不揮発１１メモリのブランクメモリセル
は、アロゲラミンク開始時に約２′、；の電流消費ピー
クを有し、このピークは２ミリ秒後に実際士、消滅する
。しかｌ、 Ｅ Ｐ Ｆ＜、 ＯＭでは、プログラミン
グは個々のメモリセル毎に行なわれるのではない。
１１１１の電流の消費を測定することによって′１°°
あるいは” Ｑ ” ／＼のプ［′Ｖクラミンクを検出
することは困難である。しかし、イ」前約なメモリセル
ての” １ ”への１０クラミングのシミュレージョン
は、既にプログラムされたメモリセルのブロクラミング
に対応する。１１凭Ｃ９ニフ゛ロクラムされなメモリ（
ニルは、ブランク、メモリセルのものとは作かに相違す
る電流消費曲線を７１する。例えばＩ’： ＰＲＯ閂−
＆＝ｅ＝４型の不揮発１１メモリのブランクメモリセル
は、アロゲラミンク開始時に約２′、；の電流消費ピー
クを有し、このピークは２ミリ秒後に実際士、消滅する
。しかｌ、 Ｅ Ｐ Ｆ＜、 ＯＭでは、プログラミン
グは個々のメモリセル毎に行なわれるのではない。
プログラミングは通常、８個の並列のメモリセル毎に行
なわれる。実際のところ、上記８個の並列メモリセルに
おいて、プログラミング条件下でのブランクセルとプロ
グラム済みセルとの電流に関する相違を検出することは
非常に困難である。そのうえ、プログラムされるフラン
クセルの平均電流と既にプログラムされたセルの平均電
流とは実質的に同じであり、なぜなら負荷曲線はセルの
スナップバック領域から得られるからである。
なわれる。実際のところ、上記８個の並列メモリセルに
おいて、プログラミング条件下でのブランクセルとプロ
グラム済みセルとの電流に関する相違を検出することは
非常に困難である。そのうえ、プログラムされるフラン
クセルの平均電流と既にプログラムされたセルの平均電
流とは実質的に同じであり、なぜなら負荷曲線はセルの
スナップバック領域から得られるからである。
しかし、上記欠点を除去するために、イ」前約なメモリ
セル１５を第３図に示すメモリセル１５′に置き換える
ことか可能である。メモリセル１５′は、フローテ１′
ンタゲ・−川・１７′か制御ケ−１−１６′と短絡し）
、：フローディンスゲ−１−Ｍ ＯＳ ｌ−ランジスタ
から成る。メモリセル１５′はメモリセル１５の場合と
同様に接続されており、即ちソースはＶｓｓと接続され
、トレインＬｔＭＯ８ｌヘランジスタ１８及び１９から
成る負荷と接続されている。また、Ｍｏｓ＋・ランジス
タ１５′の制御ゲーｌ〜１６′はＮＯＲゲーｌ−１４の
出力において、Ｍｏ５ｔ〜ランジスタ１８及び１９のゲ
ートと共通の接続点に接続されている。その際ゲ−１−
１６′は、フローデイングゲ−１−Ｍ ＯＳ トランジ
スタから成るメモリセル１に印加するゲート−ソース電
圧■。５と同じゲー１〜 ソース電圧Ｖａｓをメモリセ
ル１５′にも印加するべく電圧減算器２１を介して接続
されている。 Ｖ、、はγＶａｔ、に等しく、従ってセ
ル１５′のための、通常のセル１のためのゲー１〜−−
ソース電圧と同ｊニゲートーソース電圧は係数１′を用
いることにＪニー、て）、：′ｆられる。Ｊまた、付加
的なセル１５′の制御ゲ〜 １１６′どフローティング
ゲート１７′とが構成するユニッ１〜にはＶＰＰを印加
する替わりに７”ＶＰＰに等しい電圧を印加する。この
電圧γＶＰＰは、電圧減算回路２１を用いることによっ
て電圧Ｖい４、から得ることができる。
セル１５を第３図に示すメモリセル１５′に置き換える
ことか可能である。メモリセル１５′は、フローテ１′
ンタゲ・−川・１７′か制御ケ−１−１６′と短絡し）
、：フローディンスゲ−１−Ｍ ＯＳ ｌ−ランジスタ
から成る。メモリセル１５′はメモリセル１５の場合と
同様に接続されており、即ちソースはＶｓｓと接続され
、トレインＬｔＭＯ８ｌヘランジスタ１８及び１９から
成る負荷と接続されている。また、Ｍｏｓ＋・ランジス
タ１５′の制御ゲーｌ〜１６′はＮＯＲゲーｌ−１４の
出力において、Ｍｏ５ｔ〜ランジスタ１８及び１９のゲ
ートと共通の接続点に接続されている。その際ゲ−１−
１６′は、フローデイングゲ−１−Ｍ ＯＳ トランジ
スタから成るメモリセル１に印加するゲート−ソース電
圧■。５と同じゲー１〜 ソース電圧Ｖａｓをメモリセ
ル１５′にも印加するべく電圧減算器２１を介して接続
されている。 Ｖ、、はγＶａｔ、に等しく、従ってセ
ル１５′のための、通常のセル１のためのゲー１〜−−
ソース電圧と同ｊニゲートーソース電圧は係数１′を用
いることにＪニー、て）、：′ｆられる。Ｊまた、付加
的なセル１５′の制御ゲ〜 １１６′どフローティング
ゲート１７′とが構成するユニッ１〜にはＶＰＰを印加
する替わりに７”ＶＰＰに等しい電圧を印加する。この
電圧γＶＰＰは、電圧減算回路２１を用いることによっ
て電圧Ｖい４、から得ることができる。
実際のと、：ろ、第３図に示した回路は第２図の回路Ｅ
２と同様に動作し、たたＶＰＰて消費される電流の曲線
か、通常のメモリセル１を′１゛にブログラノ、する間
に消費される電流の曲線と同じである点のみが相違する
。
２と同様に動作し、たたＶＰＰて消費される電流の曲線
か、通常のメモリセル１を′１゛にブログラノ、する間
に消費される電流の曲線と同じである点のみが相違する
。
本発明による、電気的にプロクラム可能な不揮発性メモ
リのブ１コグラミンク用の安全テバイスの別の一す、体
側を、第・１１２１を参ｆｌｉｔ ｔ−ｊ）つ以１・に
説明する。第、１図の置体側にＪ５いて、書き込み回路
はもはや独立しｌ’：： ２ ［Ｎｌの回路てはなく、
た）ご１個の書き込み回路か通常のメモリ（ｙ／Ｌ１乃
千ｆ・１加的な、メモリセル３２への占き込みに用いら
れる。第４図に示したフローデイングゲ−１・トランジ
スタ］−は行ア１−レスデコーダ６、列アトレステコー
ダ７及び読み出し回路りと、第１−図の例の場合と同様
にして接続されている。しかし、この例では書き込み回
路は接続点Ｎと直接にてはなくＡＮＤゲー１〜３６を介
して接続されており、このＡＮＤゲー川・用６はその−
・方の入力においてＮＯＲゲート１３からの信号を受信
し、かつ他方の入力において」−記書き込み回路からの
信号を受信する。書き込み回路自体は、ｌ荷として設置
されたデプリーション型Ｍ ＯＳ ｌ−ランジスタ３０
及びエンハ〉・スメント型Ｍ ＯＳ トランジスタ３１
から成る。Ｍ ＯＳ ＋・ランジスタ３０のドレ・ｆン
は書き込み制御電圧Ｖ４、いと接続されており、一方Ｍ
ＯＳ ＋−ランンスタ３１のソースはＡＮＤゲーｌ−
３６の入力と、後述するＡＮＤグー１−３５の入力とに
接続されている。トう〉ンスタ；（０及び３１のゲート
は互いに接続され、か１）書き込み制御電圧ＶＰＰとも
接続されている。本発明にＪ、る回路８Ｊ更に、フロー
ティンクケートＭＯＳトランジスタ３２から成る付加的
なメモリセルも含み、１〜ランジスタ３２グ）ソースは
ｖ５５．と、またそのドレインはＡＮＤケーＩ〜３５の
出力と接続されている。ＡＮＤゲート３５は、トランジ
スタ３０及び３１から成る書き込み回路からの入力信号
を受信する。Ａ Ｎ Ｉ）ゲート３５の他方の入力には
、Ｎ ＯＲケ−１・１４がへの信号が付与される。Ｎ
ＯＩ’ｓゲート１１（及び１４は第２１々１を参照しつ
つ説明したＮ Ｏ［Ｎ、 ’）−１・と同浴ａ）ものて
あり、第２図のＮ ＯＲゲートと同様に動１１する。Ｎ
ＯＲ’１−１−１４（７）出力ニハ、７１Ｖ−−ｊ−
４ン！シー）・ＭＯＳシＩ・ランジスタ：（２の制御ラ
−−１・：（４も接続されている。メモリセル：）？が
、フ１７−ゾインクケー１・；（３がゲー（・３４と短
絡したフローティングゲート Ｍ ＯＳｌ−ランシスタ
によ−）て構成され得ることは、当業者には明らかであ
る。第４図の回路において、入力データＤが論理しヘル
パ１“′である場合、ＮＯＦ？：メゲート１３の出力は
論理レベル” １ ”てあり、−・方Ｎ Ｏｎグー１−
１４の出力は論理レベル” ｏ ”である。Ａ Ｎ Ｄ
ケ−１−３６ハ、ｆｆｌ １２ 点Ｎ ３が電圧Ｖ
ｐ、 ニ対応して依然論理レベル“１パであるので、オ
ン状態にある。その結果、列アｌ−’レスデコーダ７及
び行アドレス−アコ−タロによって選択されたメモリセ
ル１がプログラムされ、ＶＰＰでの電流の変化が観察さ
れる。論理レベル″０′″のデータＤが入力すると、Ｎ
ＯＲゲート１３の出力は“０”となってＡＮＤゲート３
６をオフ状態にし、またＮＯＲゲート１４の出力はＶＰ
Ｐに対応する論理レベル゛′１”′に変わってＡＮＤゲ
ー■−３５をオン状態にして、付加的なメモリセル３２
において゛１パへのプロゲラミンクをシミュレー１〜す
る。この回路では、所与のアドレスのメモリセルが論理
レベル゛１′′及び０”のいずれにプログラムされてい
るかを電流検出によ−）で確認することはできない。
リのブ１コグラミンク用の安全テバイスの別の一す、体
側を、第・１１２１を参ｆｌｉｔ ｔ−ｊ）つ以１・に
説明する。第、１図の置体側にＪ５いて、書き込み回路
はもはや独立しｌ’：： ２ ［Ｎｌの回路てはなく、
た）ご１個の書き込み回路か通常のメモリ（ｙ／Ｌ１乃
千ｆ・１加的な、メモリセル３２への占き込みに用いら
れる。第４図に示したフローデイングゲ−１・トランジ
スタ］−は行ア１−レスデコーダ６、列アトレステコー
ダ７及び読み出し回路りと、第１−図の例の場合と同様
にして接続されている。しかし、この例では書き込み回
路は接続点Ｎと直接にてはなくＡＮＤゲー１〜３６を介
して接続されており、このＡＮＤゲー川・用６はその−
・方の入力においてＮＯＲゲート１３からの信号を受信
し、かつ他方の入力において」−記書き込み回路からの
信号を受信する。書き込み回路自体は、ｌ荷として設置
されたデプリーション型Ｍ ＯＳ ｌ−ランジスタ３０
及びエンハ〉・スメント型Ｍ ＯＳ トランジスタ３１
から成る。Ｍ ＯＳ ＋・ランジスタ３０のドレ・ｆン
は書き込み制御電圧Ｖ４、いと接続されており、一方Ｍ
ＯＳ ＋−ランンスタ３１のソースはＡＮＤゲーｌ−
３６の入力と、後述するＡＮＤグー１−３５の入力とに
接続されている。トう〉ンスタ；（０及び３１のゲート
は互いに接続され、か１）書き込み制御電圧ＶＰＰとも
接続されている。本発明にＪ、る回路８Ｊ更に、フロー
ティンクケートＭＯＳトランジスタ３２から成る付加的
なメモリセルも含み、１〜ランジスタ３２グ）ソースは
ｖ５５．と、またそのドレインはＡＮＤケーＩ〜３５の
出力と接続されている。ＡＮＤゲート３５は、トランジ
スタ３０及び３１から成る書き込み回路からの入力信号
を受信する。Ａ Ｎ Ｉ）ゲート３５の他方の入力には
、Ｎ ＯＲケ−１・１４がへの信号が付与される。Ｎ
ＯＩ’ｓゲート１１（及び１４は第２１々１を参照しつ
つ説明したＮ Ｏ［Ｎ、 ’）−１・と同浴ａ）ものて
あり、第２図のＮ ＯＲゲートと同様に動１１する。Ｎ
ＯＲ’１−１−１４（７）出力ニハ、７１Ｖ−−ｊ−
４ン！シー）・ＭＯＳシＩ・ランジスタ：（２の制御ラ
−−１・：（４も接続されている。メモリセル：）？が
、フ１７−ゾインクケー１・；（３がゲー（・３４と短
絡したフローティングゲート Ｍ ＯＳｌ−ランシスタ
によ−）て構成され得ることは、当業者には明らかであ
る。第４図の回路において、入力データＤが論理しヘル
パ１“′である場合、ＮＯＦ？：メゲート１３の出力は
論理レベル” １ ”てあり、−・方Ｎ Ｏｎグー１−
１４の出力は論理レベル” ｏ ”である。Ａ Ｎ Ｄ
ケ−１−３６ハ、ｆｆｌ １２ 点Ｎ ３が電圧Ｖ
ｐ、 ニ対応して依然論理レベル“１パであるので、オ
ン状態にある。その結果、列アｌ−’レスデコーダ７及
び行アドレス−アコ−タロによって選択されたメモリセ
ル１がプログラムされ、ＶＰＰでの電流の変化が観察さ
れる。論理レベル″０′″のデータＤが入力すると、Ｎ
ＯＲゲート１３の出力は“０”となってＡＮＤゲート３
６をオフ状態にし、またＮＯＲゲート１４の出力はＶＰ
Ｐに対応する論理レベル゛′１”′に変わってＡＮＤゲ
ー■−３５をオン状態にして、付加的なメモリセル３２
において゛１パへのプロゲラミンクをシミュレー１〜す
る。この回路では、所与のアドレスのメモリセルが論理
レベル゛１′′及び０”のいずれにプログラムされてい
るかを電流検出によ−）で確認することはできない。
」−述の諸回路は、−例として説明したものである。シ
ミュｌ／−ジョン回路として、特許請求の範囲各項に記
載しな諸！ｔ、’１′徴をＩｔする他力１５体例を用い
ることも可を指であることは、当業−ｈには明らかであ
る。
ミュｌ／−ジョン回路として、特許請求の範囲各項に記
載しな諸！ｔ、’１′徴をＩｔする他力１５体例を用い
ることも可を指であることは、当業−ｈには明らかであ
る。
更に、論理状！１ ” １”及び’ ０ ” １１−・
っの規定として選択したものであり、逆の規定も選択さ
１１得ることは１業１冒こは明ｌ′、がでＩＦ）る。Ｊ
ユ記７ＩＪ定は、特許請求の範囲を何等限定するもので
はない。
っの規定として選択したものであり、逆の規定も選択さ
１１得ることは１業１冒こは明ｌ′、がでＩＦ）る。Ｊ
ユ記７ＩＪ定は、特許請求の範囲を何等限定するもので
はない。
第１図は自身の制御回路と接続されたＦ、 Ｐ ｎ Ｏ
閉Ｉのメモリセルの概略的説明図、第２図は自身の制御
回路と接続された、本発明による安全デバイスを含むＥ
ＰＲＯＭのメモリセルの−・具体例の概略的説明図、第
３図は本発明による安全デバイスの変形例の概略的説明
図、第４図は自身の制御回路と接続された、本発明によ
る安全デバイスを含むＥ Ｐ Ｒ，ＯＭの、メモリセル
の別の具体例の概略的説明図である。 １．１５．３２・・・・・・フローティングゲートＭｏ
ｓ＋〜ランシスタ、２．１５′・・・・・・ソース、３
．１５″・・・・・トレイン、４．１７′、３３・・・
・フローティングゲー１へ、５．１６．１６′。 ３４・・・・・制御ゲー１へ、６・・・行アドレスデコ
ーダ、７・・・・・・列アトレスデコータ、８，２０・
・・・・Ｍｏ５ｔ〜ランジスタ、１１．．１８．３０・
・・・・テプリーション型ＭＯ３メトランンスタ、１２
，１９．３１・・・・・・エンハンスメント型Ｍｏ５ｔ
ヘランジスタ、１３．１４・・・・・・Ｎ ＯＲゲート
、２１・・・・・電圧減算器、３５．：１６・・・・・
ＡＮＤケ−１・。
閉Ｉのメモリセルの概略的説明図、第２図は自身の制御
回路と接続された、本発明による安全デバイスを含むＥ
ＰＲＯＭのメモリセルの−・具体例の概略的説明図、第
３図は本発明による安全デバイスの変形例の概略的説明
図、第４図は自身の制御回路と接続された、本発明によ
る安全デバイスを含むＥ Ｐ Ｒ，ＯＭの、メモリセル
の別の具体例の概略的説明図である。 １．１５．３２・・・・・・フローティングゲートＭｏ
ｓ＋〜ランシスタ、２．１５′・・・・・・ソース、３
．１５″・・・・・トレイン、４．１７′、３３・・・
・フローティングゲー１へ、５．１６．１６′。 ３４・・・・・制御ゲー１へ、６・・・行アドレスデコ
ーダ、７・・・・・・列アトレスデコータ、８，２０・
・・・・Ｍｏ５ｔ〜ランジスタ、１１．．１８．３０・
・・・・テプリーション型ＭＯ３メトランンスタ、１２
，１９．３１・・・・・・エンハンスメント型Ｍｏ５ｔ
ヘランジスタ、１３．１４・・・・・・Ｎ ＯＲゲート
、２１・・・・・電圧減算器、３５．：１６・・・・・
ＡＮＤケ−１・。
Claims (12)
- （１）電気的にプログラム可能な不揮発性メモリのプロ
グラミング用の安全デバイスであって、該メモリは各々
行及び列によってアクセスされ得る複数個のメモリセル
のマトリクスから成り、各メモリセルは、入力データに
従いメモリセルを二つの状態のいずれか、即ち“１”あ
るいは“０”にプログラムすることと、プログラムされ
た状態を読み出すこととを可能にする書き込み回路及び
読み出し回路と接続されており、これらのメモリセルは
第一の状態“１”にプログラムされるのにプログラミン
グ電流を必要とし、かつ第二の状態“０”にプログラム
されるためには電流を必要としないものであり、更に該
デバイスが“０”へのプログラミングに対応するデータ
によって能動化されて、“１”にプログラムされたメモ
リセルの電流と同じ電流を発生するシミュレーション回
路を含む安全デバイス。 - （２）シミュレーション回路が第一の書き込み回路に対
して並列に配置された第二の書き込み回路と接続された
付加的なメモリセルから成り、前記第二の書き込み回路
は“０”へのプログラミングに対応するデータによって
能動化されることを特徴とする特許請求の範囲第１項に
記載の安全デバイス。 - （３）シミュレーション回路が付加的なメモリセルから
成り、このメモリセルは“０”へのプログラミングに対
応するデータのためのプログラミング電流を受け取る手
段を介してメモリの書き込み回路と接続されていること
を特徴とする特許請求の範囲第１項に記載の安全デバイ
ス。 - （４）マトリクスを構成するメモリセルも付加的なメモ
リセルもフローティングゲートＭＯＳトランジスタから
成ることを特徴とする特許請求の範囲第２項に記載の安
全デバイス。 - （５）マトリクスを構成するメモリセルも付加的なメモ
リセルもフローティングゲートＭＯＳトランジスタから
成ることを特徴とする特許請求の範囲第３項に記載の安
全デバイス。 - （６）マトリクスを構成するメモリセルがフローティン
グゲートＭＯＳトランジスタから成り、また付加的なメ
モリセルはフローティングゲートが制御ゲートと短絡し
たフローティングゲートＭＯＳトランジスタから成り、
このトランジスタは他のメモリセルと同じゲート−ソー
ス電圧を示すことを特徴とする特許請求の範囲第２項に
記載の安全デバイス。 - （７）マトリクスを構成するメモリセルがフローティン
グゲートＭＯＳトランジスタから成り、また付加的なメ
モリセルはフローティングゲートが制御ゲートと短絡し
たフローティングゲートＭＯＳトランジスタから成り、
このトランジスタは他のメモリセルと同じゲート−ソー
ス電圧を示すことを特徴とする特許請求の範囲第３項に
記載の安全デバイス。 - （８）付加的なメモリセルのゲート−ソース電圧が該メ
モリセルの制御ゲートに他のメモリセルに印加される書
き込み制御電圧のγ倍に等しい書き込み制御電圧を印加
することによって得られ、γはフローティングゲートト
ランジスタの結合係数であることを特徴とする特許請求
の範囲第６項に記載の安全デバイス。 - （９）付加的なメモリセルのゲート−ソース電圧が該メ
モリセルの制御ゲートに他のメモリセルに印加される書
き込み制御電圧のγ倍に等しい書き込み制御電圧を印加
することによって得られ、γはフローティングゲートト
ランジスタの結合係数であることを特徴とする特許請求
の範囲第７項に記載の安全デバイス。 - （１０）第二の書き込み回路がエンハンスメント型ＭＯ
Ｓトランジスタと直列に接続されたデプリーション型Ｍ
ＯＳトランジスタを含む負荷から成り、その際前記２個
のトランジスタのゲートは互いに接続され、かつ“０”
へのプログラミングに対応するデータのための書き込み
制御電圧Ｖ＿Ｐ＿Ｐを印加する能動化回路とも接続され
ており、前記負荷は書き込み制御電圧Ｖ＿Ｐ＿Ｐと、制
御ゲートが２個の負荷トランジスタのゲートと接続され
ている付加的なメモリセルとの間に接続されていること
を特徴とする特許請求の範囲第２項に記載の安全デバイ
ス。 - （１１）能動化回路が書き込み制御電圧によって給電さ
れるＮＯＲゲートから成り、このＮＯＲゲートは逆プロ
グラミング制御信号＠ＰＧＭ＠とプログラムされるべき
データＤとをそれぞれ受信することを特徴とする特許請
求の範囲第１０項に記載の安全デバイス。 - （１２）書き込み回路がエンハンスメント型ＭＯＳトラ
ンジスタと直列に接続されたデプリーション型ＭＯＳト
ランジスタを含む負荷から成り、その際前記２個のトラ
ンジスタのゲートは互いに接続され、かつ書き込み制御
電圧Ｖ＿Ｐ＿Ｐとも接続されており、前記負荷は書き込
み制御電圧Ｖ＿Ｐ＿Ｐと、メモリ領域のメモリセル並び
に付加的なメモリセルそれぞれとの間に、“１”へのプ
ログラミングに対応するデータによってかあるいは“０
”へのプログラミングに対応するデータによって制御さ
れる能動化回路からの信号によって開かれるＡＮＤゲー
トを介して接続されていることを特徴とする特許請求の
範囲第３項に記載の安全デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8613575 | 1986-09-30 | ||
| FR8613575A FR2604554B1 (fr) | 1986-09-30 | 1986-09-30 | Dispositif de securite pourla programmation d'une memoire non volatile programmable electriquement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63106852A true JPS63106852A (ja) | 1988-05-11 |
Family
ID=9339377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP62247782A Pending JPS63106852A (ja) | 1986-09-30 | 1987-09-30 | 電気的にプログラム可能な不揮発性メモリのプログラミング用の安全デバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4827451A (ja) |
| EP (1) | EP0269468B1 (ja) |
| JP (1) | JPS63106852A (ja) |
| DE (1) | DE3766351D1 (ja) |
| ES (1) | ES2018843B3 (ja) |
| FR (1) | FR2604554B1 (ja) |
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-
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- 1987-09-28 DE DE8787402153T patent/DE3766351D1/de not_active Expired - Fee Related
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- 1987-09-29 US US07/102,527 patent/US4827451A/en not_active Expired - Lifetime
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