JPH023194A - 半導体不揮発性記憶素子 - Google Patents
半導体不揮発性記憶素子Info
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- JPH023194A JPH023194A JP63149461A JP14946188A JPH023194A JP H023194 A JPH023194 A JP H023194A JP 63149461 A JP63149461 A JP 63149461A JP 14946188 A JP14946188 A JP 14946188A JP H023194 A JPH023194 A JP H023194A
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- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000005669 field effect Effects 0.000 claims description 16
- 230000010354 integration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 238000004549 pulsed laser deposition Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、プログラマブル・ロジック・デバイスに内蔵
されるプログラム・データの保持用記憶素子等として使
用され、ＬＯＷ及びＨＩＧＨレベルのデジタル信号を小
さい面積で保持することができる半導体不揮発性記憶素
子に関するものである。
されるプログラム・データの保持用記憶素子等として使
用され、ＬＯＷ及びＨＩＧＨレベルのデジタル信号を小
さい面積で保持することができる半導体不揮発性記憶素
子に関するものである。
［従来の技術］
従来より、ユーザがプログラミングにより所望の回路を
手元で高集積に実現する集積回路（ＩＣ）として、ＰＬ
Ｄ（プログラマブル・ロジック・デバイス）等が知られ
ている。これらのプログラマブルな集積回路では、プロ
グラム・データ等を保持する必要があるため、不揮発性
記憶素子としてＥＰＲＯＭ（イレーザブル・プログラマ
ブル・リード・オンリ・メモリ）を用いた回路が内蔵さ
れている。その例としては、ＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ５ＯＬＩＤ−９ＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ、ＶＯＬ、５Ｃ−２１，ＮＯ，５，ＯＣＴ０ＢＥＲ
１９８６Ｐ７６６〜Ｐ７７３に述べられている。
手元で高集積に実現する集積回路（ＩＣ）として、ＰＬ
Ｄ（プログラマブル・ロジック・デバイス）等が知られ
ている。これらのプログラマブルな集積回路では、プロ
グラム・データ等を保持する必要があるため、不揮発性
記憶素子としてＥＰＲＯＭ（イレーザブル・プログラマ
ブル・リード・オンリ・メモリ）を用いた回路が内蔵さ
れている。その例としては、ＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ５ＯＬＩＤ−９ＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ、ＶＯＬ、５Ｃ−２１，ＮＯ，５，ＯＣＴ０ＢＥＲ
１９８６Ｐ７６６〜Ｐ７７３に述べられている。
第５図は、上記ＰＬＤで使用されるセレクタをプログラ
ムするためのデータを保持するＥＰＲＯＭの従来例の回
路図である。セレクタｌはプログラム端子２ｈ（ＬＯＷ
レベルの場合は出力３として入力４ａが選択され、プロ
グラム端子２がＨＩ ＧＨレベルの場合は出力３として
入力４ｂが選択されるようになっている。また、ＥＰＲ
ＯＭのセルであるフローティングゲートとコントロール
ゲートを有する電界効果トランジスタ１３は、ワード線
５及びビット線６に１２Ｖ以上の高電圧をかける（以下
これを書き込みと称す）と非能動状態になる。従って、
電界効果トランジスタ１３を書き込むと、ワード線５が
ＨＩＧＨレベルになっても、プルダウンの能力が強調さ
れたインバータ１４ａとプルアップの能力が強調された
インバータ！４ｂの環状接続によりノード１６はＬＯＷ
レベルの信号をデータとして保持する。上記の書き込み
状態は前記電界効果トランジスタｉ３に紫外線を照射す
ることにより書き込み前の状態に戻す（以下これを消去
と称す）ことができる。電界効果トランジスタ１３を書
き込まなかったり消去すると、ワード線５がＨＩＧＨな
らばノード１５は電界効果トランジスタ１３によってプ
ルダウンされるので、ノード１６はＨＩＧＨレベルの信
号をデータとして保持する。このノード１６は、セレク
タ１のプログラム端子２に接続されているので、電界効
果トランジスタ、１３の書き込みの有無によってセレク
タをプログラムすることができる。
ムするためのデータを保持するＥＰＲＯＭの従来例の回
路図である。セレクタｌはプログラム端子２ｈ（ＬＯＷ
レベルの場合は出力３として入力４ａが選択され、プロ
グラム端子２がＨＩ ＧＨレベルの場合は出力３として
入力４ｂが選択されるようになっている。また、ＥＰＲ
ＯＭのセルであるフローティングゲートとコントロール
ゲートを有する電界効果トランジスタ１３は、ワード線
５及びビット線６に１２Ｖ以上の高電圧をかける（以下
これを書き込みと称す）と非能動状態になる。従って、
電界効果トランジスタ１３を書き込むと、ワード線５が
ＨＩＧＨレベルになっても、プルダウンの能力が強調さ
れたインバータ１４ａとプルアップの能力が強調された
インバータ！４ｂの環状接続によりノード１６はＬＯＷ
レベルの信号をデータとして保持する。上記の書き込み
状態は前記電界効果トランジスタｉ３に紫外線を照射す
ることにより書き込み前の状態に戻す（以下これを消去
と称す）ことができる。電界効果トランジスタ１３を書
き込まなかったり消去すると、ワード線５がＨＩＧＨな
らばノード１５は電界効果トランジスタ１３によってプ
ルダウンされるので、ノード１６はＨＩＧＨレベルの信
号をデータとして保持する。このノード１６は、セレク
タ１のプログラム端子２に接続されているので、電界効
果トランジスタ、１３の書き込みの有無によってセレク
タをプログラムすることができる。
［発明が解決しようとする課題］
しかしながら、上記従来の技術におけるプログラム・デ
ータの保持回路では、ＥＰｒ（０Ｍセルのトランジスタ
のほかに複数素子で構成される２＠のインバータを使用
しているので、その分多くの面積を必要とし、記憶素子
ひいてはそれを内蔵するＰＬＤ等の集積度を低下させて
しまうという問題点があった。
ータの保持回路では、ＥＰｒ（０Ｍセルのトランジスタ
のほかに複数素子で構成される２＠のインバータを使用
しているので、その分多くの面積を必要とし、記憶素子
ひいてはそれを内蔵するＰＬＤ等の集積度を低下させて
しまうという問題点があった。
本発明は、上記問題点を解決するために創案されたもの
で、少ない素子数、従ってチップ上の小さい面積で実現
できる不揮発性記憶素子を提供することを目的とする。
で、少ない素子数、従ってチップ上の小さい面積で実現
できる不揮発性記憶素子を提供することを目的とする。
［課題を解決するための手段］
上記の目的を達成するための本発明の不揮発性記憶素子
の構成は、 フローティングゲートと第１のワード線に接続したコン
トロールゲートを有し、ソースを接地した第１の電界効
果トランジスタと、 フローティングゲートと第２のワード線に接続したコン
トロールゲートを有し、ソースをデータ書き込み時には
接地に、データ読み出し時には電源電圧に切り換え可能
な回路に接続し、ドレインを前記第１の電界効果トラン
ジスタのドレインに接続した第２の電界効果トランジス
タとを１ビットのデータを保持するメモリセルとし、前
記メモリセルのドレイン同士を接続したノードとビット
線との間に接続され、データ書き込み時にオンするスイ
ッチの役割を果たす回路を有し、前記ノードを前記１ビ
ットのデータを読み出すノードとすることを特徴とする
。
の構成は、 フローティングゲートと第１のワード線に接続したコン
トロールゲートを有し、ソースを接地した第１の電界効
果トランジスタと、 フローティングゲートと第２のワード線に接続したコン
トロールゲートを有し、ソースをデータ書き込み時には
接地に、データ読み出し時には電源電圧に切り換え可能
な回路に接続し、ドレインを前記第１の電界効果トラン
ジスタのドレインに接続した第２の電界効果トランジス
タとを１ビットのデータを保持するメモリセルとし、前
記メモリセルのドレイン同士を接続したノードとビット
線との間に接続され、データ書き込み時にオンするスイ
ッチの役割を果たす回路を有し、前記ノードを前記１ビ
ットのデータを読み出すノードとすることを特徴とする
。
［作用］
本発明は、メモリセルを構成している第１の電界効果ト
ランジスタ（以下ＦＥＴと記す）をプルダウン用のＦＥ
Ｔとし、第２のＦＥＴをプルアップ用のＰＥＴとして、
第１のワード線また第２のワード線の指示によりいずれ
か一方のＰＥＴに書き込みを行って、そのＦＥＴに非能
動状態を保持させる。このとき、プルダウン用の第１の
ＦＥＴを非能動状態とすれば、読み出しのために第１お
よび第２のワード線の両方に指示を与えた場合、能動状
態の第２のＦＥＴのプルアップの作用によってＨＩＧＨ
レベル信号が読み出され、プルアップ用の第２のＦＥＴ
を非能動状態にすれば、同様に第１のＦＥＴのプルダウ
ンの作用によって、ＬＯＷレベル信号が読み出せる。即
ち、メモリセルは上記書き込みによって１ビットのデー
タを保持する。
ランジスタ（以下ＦＥＴと記す）をプルダウン用のＦＥ
Ｔとし、第２のＦＥＴをプルアップ用のＰＥＴとして、
第１のワード線また第２のワード線の指示によりいずれ
か一方のＰＥＴに書き込みを行って、そのＦＥＴに非能
動状態を保持させる。このとき、プルダウン用の第１の
ＦＥＴを非能動状態とすれば、読み出しのために第１お
よび第２のワード線の両方に指示を与えた場合、能動状
態の第２のＦＥＴのプルアップの作用によってＨＩＧＨ
レベル信号が読み出され、プルアップ用の第２のＦＥＴ
を非能動状態にすれば、同様に第１のＦＥＴのプルダウ
ンの作用によって、ＬＯＷレベル信号が読み出せる。即
ち、メモリセルは上記書き込みによって１ビットのデー
タを保持する。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示す回路図である。
本実施例は、ユーザがＰＬＤで使用されるプログラム可
能なセレクタをプログラムするためのデータを保持して
いるメモリセル１個を含む回路例を示している。ユーザ
がプログラム可能なセレクタｌは、プログラム端子２が
ＬＯＷレベルの場合は出力３として入力４ａが選択され
、プログラム端子２がＨＩＧＨレベルの場合は出力３と
して入力４ｂが選択されるように構成されている。５ａ
は第１のワード線、５ｂは第２のワード線、６はビット
線、７はデータ書き込み時には接地側に書き込んだデー
タの読み出し時には電源電圧に、切り換え可能な回路に
接続された出力イネーブル線、８はデータ書き込み時に
書き込み電圧となるライトイネーブル線、９はデータ書
き込み時には書き込み電圧をメモリセルに与えるととも
に通常は書き込んだデータを読み出すためのノード、ｌ
Ｏはゲートをライトイネーブル線８に接続しドレインを
ビット線６に接続しソースをノード９に接続したＮチャ
ンネルＭＯＳＦＥＴから成るスイッチである。また、ｌ
ｌａはフローティングゲートと第１のワード線５ａに接
続したコントロールゲートを有しソースを接地したＮ型
のＭＯＳＦＥＴ （以下ＦＡＭＯＳＦＥＴと記す）であ
る第１のＦＡＭＯ８ＦＥＴ％ ｌｌｂはフローティング
ゲートと第２のワード線５ｂに接続したコントロールゲ
ートを有しソースを出力イネーブル線７に接続しドレイ
ンを第１のＦ’ＡＭＯＳＦＥＴのドレインに接続した第
２のＮ型のＦＡＭＯＳＦＥＴであり、この２つの第１．
第２のＦ’ＡＭＯ９ＦＥＴが１ビットのデータを保持す
るメモリセル１２を構成するとともに、両者のドレイン
同士を接続したノードが前記のノード９となっている。
能なセレクタをプログラムするためのデータを保持して
いるメモリセル１個を含む回路例を示している。ユーザ
がプログラム可能なセレクタｌは、プログラム端子２が
ＬＯＷレベルの場合は出力３として入力４ａが選択され
、プログラム端子２がＨＩＧＨレベルの場合は出力３と
して入力４ｂが選択されるように構成されている。５ａ
は第１のワード線、５ｂは第２のワード線、６はビット
線、７はデータ書き込み時には接地側に書き込んだデー
タの読み出し時には電源電圧に、切り換え可能な回路に
接続された出力イネーブル線、８はデータ書き込み時に
書き込み電圧となるライトイネーブル線、９はデータ書
き込み時には書き込み電圧をメモリセルに与えるととも
に通常は書き込んだデータを読み出すためのノード、ｌ
Ｏはゲートをライトイネーブル線８に接続しドレインを
ビット線６に接続しソースをノード９に接続したＮチャ
ンネルＭＯＳＦＥＴから成るスイッチである。また、ｌ
ｌａはフローティングゲートと第１のワード線５ａに接
続したコントロールゲートを有しソースを接地したＮ型
のＭＯＳＦＥＴ （以下ＦＡＭＯＳＦＥＴと記す）であ
る第１のＦＡＭＯ８ＦＥＴ％ ｌｌｂはフローティング
ゲートと第２のワード線５ｂに接続したコントロールゲ
ートを有しソースを出力イネーブル線７に接続しドレイ
ンを第１のＦ’ＡＭＯＳＦＥＴのドレインに接続した第
２のＮ型のＦＡＭＯＳＦＥＴであり、この２つの第１．
第２のＦ’ＡＭＯ９ＦＥＴが１ビットのデータを保持す
るメモリセル１２を構成するとともに、両者のドレイン
同士を接続したノードが前記のノード９となっている。
以上のように構成した実施例の作用を述べる。
第２図は、メモリセルにＨＩＧＨレベルのデータを書き
込む場合に必要な信号のタイミング図である。第１図の
メモリセル１２にＨＩＧＨレベルのデータを書き込む場
合には、まず、ライトイネーブル線８に書き込み電圧ｖ
ｐｐを与え、スイッチ（ＮチャンネルＭＯＳＦＥＴ）１
０をオンさせる。次に、第１のワード線５ａ及びビット
線６に書き込み電圧ｖｐｐを与えると、第１のＦ ＡＭ
ＯＳＦＥＴｌｌａのフローティングゲートには、ホット
エレクトロンが注入され、それが保持されて、第１のＦ
ＡＭＯＳＰＥＴｌ １ ａは非能動状態となる。もちろ
ん、書き込みを行う前には、紫外線の照射等によって第
１．第２のＦＡＭＯＳＦＥＴＩｌａ、ｌｌｂのフローテ
ィングゲートの電荷を光電流として除去し、能動状態に
しておく（消去）必要があり、上記書き込み時において
第２のワード線５ｂには書き込み電圧を与えず、出力イ
ネーブル線７は接地側（ＯＶ）にしておく。従って第２
のＦＡＭＯ９Ｆ’ＥＴ Ｉ ｌ ｂは上記書き込み後に
おいても能動状態のままである。
込む場合に必要な信号のタイミング図である。第１図の
メモリセル１２にＨＩＧＨレベルのデータを書き込む場
合には、まず、ライトイネーブル線８に書き込み電圧ｖ
ｐｐを与え、スイッチ（ＮチャンネルＭＯＳＦＥＴ）１
０をオンさせる。次に、第１のワード線５ａ及びビット
線６に書き込み電圧ｖｐｐを与えると、第１のＦ ＡＭ
ＯＳＦＥＴｌｌａのフローティングゲートには、ホット
エレクトロンが注入され、それが保持されて、第１のＦ
ＡＭＯＳＰＥＴｌ １ ａは非能動状態となる。もちろ
ん、書き込みを行う前には、紫外線の照射等によって第
１．第２のＦＡＭＯＳＦＥＴＩｌａ、ｌｌｂのフローテ
ィングゲートの電荷を光電流として除去し、能動状態に
しておく（消去）必要があり、上記書き込み時において
第２のワード線５ｂには書き込み電圧を与えず、出力イ
ネーブル線７は接地側（ＯＶ）にしておく。従って第２
のＦＡＭＯ９Ｆ’ＥＴ Ｉ ｌ ｂは上記書き込み後に
おいても能動状態のままである。
第３図は、メモリセルにＬＯＷレベルを書き込む場合に
必要な信号のタイミング図である。今度は上記とは逆に
、第１図のメモリセル１２にＬＯＷレベルのデータを書
き込む場合には、まず、ライトイネーブル線８に書き込
み電圧ＶｐＩ）を与え、スイッチ（ＮチャンネルＭＯＳ
ＦＥＴ）１０をオンさせる。次に、第２のワード線５ｂ
及びビット線６に書き込み電圧Ｖｌ）Ｉ）を与え、出力
イネーブル線７には接地側の０■を与えてＦＡＭＯ８Ｆ
Ｅ’ｒｔｔｂを非能動状態にする。このとき、第１のワ
ード線５ａには、書き込み電圧を与えない。従って第１
のＦＡＭＯＳＦＥＴｌ １ ａは、上記書き込み後も能
動状態のままである。
必要な信号のタイミング図である。今度は上記とは逆に
、第１図のメモリセル１２にＬＯＷレベルのデータを書
き込む場合には、まず、ライトイネーブル線８に書き込
み電圧ＶｐＩ）を与え、スイッチ（ＮチャンネルＭＯＳ
ＦＥＴ）１０をオンさせる。次に、第２のワード線５ｂ
及びビット線６に書き込み電圧Ｖｌ）Ｉ）を与え、出力
イネーブル線７には接地側の０■を与えてＦＡＭＯ８Ｆ
Ｅ’ｒｔｔｂを非能動状態にする。このとき、第１のワ
ード線５ａには、書き込み電圧を与えない。従って第１
のＦＡＭＯＳＦＥＴｌ １ ａは、上記書き込み後も能
動状態のままである。
第５図は、以上によってメモリセルに書き込まれたデー
タの読み出しのタイミング図である。第１図において、
ライトイネーブル線８にＯｖ（接地側）を与えてスイッ
チ（ＮチャンネルＭＯＳＦＥＴ）１０をオフさせ、第１
のワード線５ａ、第２のワード線５ｂおよび出力イネー
ブル線７のそれぞれに電源電圧Ｖｄｄを与えると、前記
メモリセル１２にＨＩＧＨレベルのデータ書き込みを行
っていれば、ＦＡＭＯＳＦＥＴ１１ ａが非能動状態か
つＦＡＭＯＳＦＥＴＩ ｌｂが能動状態なので、ノード
９はＦＡＭＯＳＦＥＴｌ ｌｂによってプルアップされ
てプログラム可能なセレクタ１のプログラム端子２にＨ
ＩＧＨレベルの信号を与える。
タの読み出しのタイミング図である。第１図において、
ライトイネーブル線８にＯｖ（接地側）を与えてスイッ
チ（ＮチャンネルＭＯＳＦＥＴ）１０をオフさせ、第１
のワード線５ａ、第２のワード線５ｂおよび出力イネー
ブル線７のそれぞれに電源電圧Ｖｄｄを与えると、前記
メモリセル１２にＨＩＧＨレベルのデータ書き込みを行
っていれば、ＦＡＭＯＳＦＥＴ１１ ａが非能動状態か
つＦＡＭＯＳＦＥＴＩ ｌｂが能動状態なので、ノード
９はＦＡＭＯＳＦＥＴｌ ｌｂによってプルアップされ
てプログラム可能なセレクタ１のプログラム端子２にＨ
ＩＧＨレベルの信号を与える。
また、前記メモリセル１２にＬＯＷレベルのデータを書
き込みを行っていれば、ＦＡＭＯ９ＦＥＴｚｂが非能動
状態かつＦＡＭＯＳＦＥＴ １ ＋＆が能動状態なので
、ノード９はＦＡＭＯＳＦＥＴｌｌａに上ってプルダウ
ンされてプログラム可能なセレクタ１のプログラム端子
２にＬＯＷレベルの信号を与える。
き込みを行っていれば、ＦＡＭＯ９ＦＥＴｚｂが非能動
状態かつＦＡＭＯＳＦＥＴ １ ＋＆が能動状態なので
、ノード９はＦＡＭＯＳＦＥＴｌｌａに上ってプルダウ
ンされてプログラム可能なセレクタ１のプログラム端子
２にＬＯＷレベルの信号を与える。
以上のように、本実施例のメモリセルはＨＩＧＨレベル
またはＬＯＷレベルのデータ、即ち１ビットのデータを
保持することができる。しかも、その回路はメモリセル
を構成する２個のＦＡＭＯＳＦＥＴと１個のスイッチ用
ＭＯ９ＦＥＴと極めて少ない素子数で構成することがで
き、集積化した場合にチップ上の面積を小さくすること
ができ高集積化が可能となる。
またはＬＯＷレベルのデータ、即ち１ビットのデータを
保持することができる。しかも、その回路はメモリセル
を構成する２個のＦＡＭＯＳＦＥＴと１個のスイッチ用
ＭＯ９ＦＥＴと極めて少ない素子数で構成することがで
き、集積化した場合にチップ上の面積を小さくすること
ができ高集積化が可能となる。
なお、上記実施例ではコントロールゲート等の電圧を正
にして構成しやすくするためにＮ型のＦＡＭＯＳＦＥＴ
を使用したが、Ｐ型１７）ＦＡＭＯＳＰＥＴによっても
構成可能であることは明らかである。また、複数個のメ
モリセルを備え、複数のビット線のそれぞれにスイッチ
を介して複数のメモリセルを接続するとともに、複数の
第１．第２のワード線方向にもそれぞれ複数のメモリセ
ルを接続してアレイ状に形成することも可能である。
にして構成しやすくするためにＮ型のＦＡＭＯＳＦＥＴ
を使用したが、Ｐ型１７）ＦＡＭＯＳＰＥＴによっても
構成可能であることは明らかである。また、複数個のメ
モリセルを備え、複数のビット線のそれぞれにスイッチ
を介して複数のメモリセルを接続するとともに、複数の
第１．第２のワード線方向にもそれぞれ複数のメモリセ
ルを接続してアレイ状に形成することも可能である。
また、その用途もＰＬＤに限るものではない。このよう
に、本発明はその主旨に沿って種々に応用され、種々の
実施態様を取り得るものある。
に、本発明はその主旨に沿って種々に応用され、種々の
実施態様を取り得るものある。
［発明の効果コ
以上の説明で明らかなように、本発明の不揮発性記憶素
子によれば、従来のＰＬＤ等に使用される不揮発性記憶
素子と同じ機能をもちながら、インバータを用いること
なしに２個のＦＡＭＯＳＦＥＴで一つのメモリセルを構
成できるのでその分面積を節約することができ高集積化
が可能になる。
子によれば、従来のＰＬＤ等に使用される不揮発性記憶
素子と同じ機能をもちながら、インバータを用いること
なしに２個のＦＡＭＯＳＦＥＴで一つのメモリセルを構
成できるのでその分面積を節約することができ高集積化
が可能になる。
第１図は本発明の不揮発性記憶素子の一実施例を示す回
路図、第２図はＨＩＧＨレベルのデータ書き込みの場合
のタイミング図、第３図はＬＯＷレベルのデータ書き込
みの場合のタイミング図、第４図はデータ読み出しのタ
イミング図、第５図は従来の不揮発性記憶素子であるＥ
ＰＲＯＭの回路図である。 ５ａ・・・第１のワード線、５ｂ・・・第２のワード線
、６・・・ビット線、７・・・出力イネーブル線、８・
・・ライトイネーブル線、９・・・ノード、１０・・・
スイッチ、１１ａ−第１のＦＡＭＯ９Ｆ’Ｅ、Ｔ、ｔ
１ ｂ・・・第２のＦＡＭＯＳＦＥＴ、１２・・・メモ
リセル。 ７−７フイ７−）゛ル伊暖 第１図 第２図 ＨＩＧＨＬＩ〜ルイ呂号
路図、第２図はＨＩＧＨレベルのデータ書き込みの場合
のタイミング図、第３図はＬＯＷレベルのデータ書き込
みの場合のタイミング図、第４図はデータ読み出しのタ
イミング図、第５図は従来の不揮発性記憶素子であるＥ
ＰＲＯＭの回路図である。 ５ａ・・・第１のワード線、５ｂ・・・第２のワード線
、６・・・ビット線、７・・・出力イネーブル線、８・
・・ライトイネーブル線、９・・・ノード、１０・・・
スイッチ、１１ａ−第１のＦＡＭＯ９Ｆ’Ｅ、Ｔ、ｔ
１ ｂ・・・第２のＦＡＭＯＳＦＥＴ、１２・・・メモ
リセル。 ７−７フイ７−）゛ル伊暖 第１図 第２図 ＨＩＧＨＬＩ〜ルイ呂号
Claims (1)
- （１）フローティングゲートと第１のワード線に接続し
たコントロールゲートを有し、ソースを接地した第１の
電界効果トランジスタと、 フローティングゲートと第２のワード線に接続したコン
トロールゲートを有し、ソースをデータ書き込み時には
接地に、データ読み出し時には電源電圧に切り換え可能
な回路に接続し、ドレインを前記第１の電界効果トラン
ジスタのドレインに接続した第２の電界効果トランジス
タとを１ビットのデータを保持するメモリセルとし、 前記メモリセルのドレイン同士を接続したノードとビッ
ト線との間に接続され、データ書き込み時にオンするス
イッチの役割を果たす回路を有し、前記ノードを前記１
ビットのデータを読み出すノードとすることを特徴とす
る半導体不揮発性記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946188A JP2579346B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体不揮発性記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946188A JP2579346B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体不揮発性記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023194A true JPH023194A (ja) | 1990-01-08 |
| JP2579346B2 JP2579346B2 (ja) | 1997-02-05 |
Family
ID=15475633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14946188A Expired - Fee Related JP2579346B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体不揮発性記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579346B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016946A1 (fr) * | 1991-03-19 | 1992-10-01 | Fujitsu Limited | Memoire a semi-conducteur dotee d'une cellule de memoire remanente a semi-conducteur |
| JP2012174319A (ja) * | 2011-02-23 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
| JP2013206509A (ja) * | 2012-03-28 | 2013-10-07 | Toshiba Corp | コンフィギュレーションメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457882A (en) * | 1977-10-17 | 1979-05-10 | Seiko Epson Corp | Semiconductor memory device |
| JPS5878467A (ja) * | 1981-11-05 | 1983-05-12 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
-
1988
- 1988-06-17 JP JP14946188A patent/JP2579346B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457882A (en) * | 1977-10-17 | 1979-05-10 | Seiko Epson Corp | Semiconductor memory device |
| JPS5878467A (ja) * | 1981-11-05 | 1983-05-12 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016946A1 (fr) * | 1991-03-19 | 1992-10-01 | Fujitsu Limited | Memoire a semi-conducteur dotee d'une cellule de memoire remanente a semi-conducteur |
| US5469381A (en) * | 1991-03-19 | 1995-11-21 | Fujitsu Limited | Semiconductor memory having non-volatile semiconductor memory cell |
| JP2012174319A (ja) * | 2011-02-23 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
| JP2013206509A (ja) * | 2012-03-28 | 2013-10-07 | Toshiba Corp | コンフィギュレーションメモリ |
| US8842475B2 (en) | 2012-03-28 | 2014-09-23 | Kabushiki Kaisha Toshiba | Configuration memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2579346B2 (ja) | 1997-02-05 |
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