JP2585348B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP2585348B2
JP2585348B2 JP3929488A JP3929488A JP2585348B2 JP 2585348 B2 JP2585348 B2 JP 2585348B2 JP 3929488 A JP3929488 A JP 3929488A JP 3929488 A JP3929488 A JP 3929488A JP 2585348 B2 JP2585348 B2 JP 2585348B2
Authority
JP
Japan
Prior art keywords
transistor
voltage
circuit
gate
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3929488A
Other languages
English (en)
Other versions
JPH01213022A (ja
Inventor
寿実夫 田中
滋 渥美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP3929488A priority Critical patent/JP2585348B2/ja
Priority to US07/291,933 priority patent/US4926070A/en
Priority to KR1019890002089A priority patent/KR910009077B1/ko
Publication of JPH01213022A publication Critical patent/JPH01213022A/ja
Application granted granted Critical
Publication of JP2585348B2 publication Critical patent/JP2585348B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/10—Arrangements incorporating converting means for enabling loads to be operated at will from different kinds of power supplies, e.g. from ac or dc
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置に関する。特にEP
ROM、E2PROM等の不揮発性メモリに内蔵され、読出し系
信号電圧を書込み系信号電圧にレベル変換する電圧レベ
ル変換回路に関する。
（従来の技術） EPROM（Erasable Programmable Read Only Memory）
やE2PROM（Electrical Erasable Programmable Read On
ly Memory）は電源電圧がなくなっても内部記憶データ
を保持することができ、前者は紫外線で、後者は電気的
に消去することにより再書込みが可能である。
第２図はEPROMの構成を示す回路図であり、図におい
て11は書込み及び読出し系の信号電圧を切換出力する制
御回路である。書込み系の電源電圧VPPが供給されるデ
プレッション型のMOSトランジスタ12のゲートには、読
出し系の電圧レベルであるライトイネーブル信号▲
▼を書込み系の電圧レベルにレベル変換する電圧レベル
変換回路13の出力が与えられる。また、読出し系の電源
電圧VCCが供給されるデプレッション型のMOSトランジス
タ14のゲートには上記ライトイネーブル信号▲▼が
２個のインバータ15、16を直列に介して与えられる。そ
して、２つのデプレッション型のトランジスタ12、14の
出力は共に列デコーダ17及び行デコーダ18に供給される
ようになっている。
19はデータ書込み制御回路であり、読出し系の電圧レ
ベルである書込みデータは、電圧レベル変換回路20で
書込み系の電圧レベルにレベル変換され、エンハンスメ
ント型のMOSトランジスタ21のゲートに供給される。こ
のトランジスタ21はデータ書込み時の負荷となるもので
あり、データ書込み時には書込みデータに応じ、この
トランジスタ21を介して書込み電圧VPPが列選択回路22
に供給制御される。この列選択回路22にはセンスアンプ
23が接続されている。
上記列デコーダ17の出力は列選択回路22内に設けら
れ、ビット線24を選択するための列選択トランジスタ25
のゲートに選択的に供給され、また、行デコーダ18の出
力はワード線26を介して、メモリセルアレイ27内に設け
られた不揮発性トランジスタからなるメモリセル28の制
御ゲートに選択的に供給される。
このような構成でなるEPROMにおけるデータの書込み
は、列デコーダ17の１つのデコード出力及び行デコーダ
18の１つのデコード出力をそれぞれ書込電圧VPPに設定
し、１個のメモリセル28を選択することにより行われ
る。すなわち、まず、ライトイネーブル信号▲▼が
“0"レベルにされる。このとき、制御回路11内の電圧レ
ベル変換回路13の出力は、“1"レベル、すなわち、レベ
ル変換された書込み電圧VPPとなる。これによりトラン
ジスタ12がオン状態になり、このトランジスタ12を介し
て書込み電圧VPPが列デコーダ17及び行デコーダ18にそ
れぞれ切換出力される。列デコーダ17及び行デコーダ18
ではアドレス入力に応じてそれぞれ１つのデコード出力
が書込み電圧VPPに設定される。列デコーダ17のデコー
ド出力により、列選択回路22内の１個の列選択トランジ
スタ25がオン状態にされ、１本のビット線24が選択され
る。これにより、選択されたビット線24とワード線26と
が交差する位置のメモリセル28が選択される。このと
き、書込みデータが“0"レベルにされていれば、デー
タ書込み制御回路19内の電圧レベル変換回路20の出力は
“1"レベル、すなわち、レベル変換された書込み電圧V
PPとなる。この場合には、トランジスタ21がオン状態に
なり、このトランジスタ21を介して書込み電圧VPPが上
記選択されたビット線24に供給され、上記選択したメモ
リセル28に対してデータ書込みが行われる。
上記した電圧レベル変換回路13及び20は、読出し系の
信号▲▼，の電圧レベルを書込み系の電圧レベル
に変換して出力するものであり、この回路は、従来、第
３図に示すように構成されている。入力信号電圧Ｓは２
つのインバータ29、30を介し、Ｎチャネルトランジスタ
からなるトランスファーゲート31、32を通ってＰチャネ
ルトランジスタ33、Ｎチャネルトランジスタ34の両ゲー
トに供給されるようになっている。このトランジスタ33
とトランジスタ34の両ドレインは共通接続されており、
その共通接続点から出力信号電圧Ｏが出力される。ま
た、出力信号電圧ＯはＰチャネルトランジスタ35のゲー
トにも供給され、このトランジスタ35のドレインはトラ
ンスファーゲート32の一端とトランジスタ33及び34の共
通ゲートとの接続点であるノードＢに接続されている。
そして、トランスファーゲート31のゲートには読出し系
の電源電圧VCC（例えば＋5V）が、トランスファーゲー
ト32のゲート及びトランジスタ33と35の各ソースには書
込み系の電源電圧VPP（例えば＋12.5V）が供給されるよ
うになっており、トランジスタ34のソースは接地電位V
SSに接続されている。
上記電圧レベル変換回路で入力信号電圧Ｓが“1"レベ
ルに変化したときは、インバータ30の出力側のノードＡ
も“1"レベルになる。これにより、トランジスタ33がオ
フ、トランジスタ34がオン状態になり、出力信号電圧Ｏ
は“0"レベルになろうとする。このとき、トランジスタ
35はオン状態となり、書込み電圧VPPがこのトランジス
タ35を介してノードＢに出力されるのでトランジスタ34
のオン状態はより強くなり、出力信号電圧Ｏは急速に
“0"レベルになる。
他方、入力信号電圧Ｓが“0"レベルに変化したときは
トランジスタ33がオン、トランジスタ34がオフ状態にな
り、出力信号電圧Ｏはトランジスタ33を介してVPPによ
る“1"レベルになろうとする。このとき、トランジスタ
35はオフ状態となり、ノードＢはこのトランジスタ35を
介してVPPから遮断されるので、トランジスタ33のオン
状態はより強くなり、出力信号電圧Ｏは急速に“1"レベ
ルになる。
しかし、このような構成では入力信号電圧Ｓが“1"レ
ベルのとき、VCCが供給されているトランスファーゲー
ト31を介すことにより、ノードＢの信号電圧がトランジ
スタ34を充分にオンさせるに至らない電圧にまで低下し
てしまう恐れがある。このため、さらに従来では第４図
のような電圧レベル変換回路を用いるようにしている。
第４図の回路ではノードＡの信号電圧をトランジスタ34
のゲートに直接印加することによって、前記第３図回路
の欠点を補っている。しかし、この回路にも欠点があ
る。読出し電圧VCC及び書込み電圧VPPが供給されておら
ず、ノードＡが仮想接地状態にある時、書込み電圧VPP
の端子にESD（Electro Static Discharge:静電気）のよ
うなノイズによるサージ電圧が印加された場合、トラン
ジスタ34はオフであり、トランジスタ33がオン状態であ
るため、出力信号電圧Ｏにはこのサージ電圧が出力され
てしまう。この結果、第２図回路内のメモリセルの制御
ゲートとドレインが高電位になり、メモリセルの酸化膜
にストレスが印加され、浮遊ゲート中に蓄積した電荷が
放出したり、誤書込みされたりしてデータが変化してし
まうという問題がある。
（発明が解決しようとする課題） このように従来では電圧レベル変換回路の非動作時に
高電位ノイズが印加されると、高電位をそのまま出力し
てしまい、誤書き込みされるという欠点がある。
この発明は上記事情を考慮してなされたものであり、
その目的は非動作時に高電位ノイズが印加されても誤出
力しないよう電圧レベル変換回路を改良し誤動作を抑え
た不揮発性半導体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体記憶装置は、メモリセルア
レイ内に配置される複数の不揮発性メモリセルと、この
メモリセルに繋がるビット線にそれぞれ接続される列選
択トランジスタと、この列選択トランジスタを介して上
記メモリセルに高電位を印加する書き込み用のトランジ
スタと、上記列選択トランジスタのゲートを制御する列
デコーダと、上記メモリセルに繋がるワード線を制御す
る行デコーダと、上記列、行デコーダに高電位を与える
書き込み制御系トランジスタと、信号線に複数のトラン
スファーゲートを介して入力ノードが接続されるCMOS型
の反転回路が上記高電位と基準電位間で出力動作するよ
うに構成され、少なくともさらにＮチャネルMOSトラン
ジスタがそのドレイン・ソース両端を上記反転回路出力
ノードと基準電位間に接続し、ゲートを上記トランスフ
ァーゲートを介する前の上記信号線の所定ノードに接続
した第１回路と、ＰチャネルMOSトランジスタがゲート
を上記反転回路出力ノードに、ソース・ドレイン両端を
上記高電位と上記反転回路入力ノード間に接続した第２
回路と、上記高電位と反転回路入力ノードとの間に設け
られた第１のMOS型容量と、上記反転回路出力ノードと
基準電位との間に設けられた第２のMOS型容量とを有し
て上記反転回路出力ノードの信号により上記書き込み用
及び書き込み制御系のトランジスタのゲートを制御する
電圧レベル変換回路とを具備したことを特徴とする。
（作用） 非動作時に高電位ノイズが印加された場合、速やかに
アース電位に逃がす。すなわち、サージ電圧による高電
位を後の回路、例えば書き込み用のトランジスタのゲー
トに伝達させない電圧レベル変換回路が提供できる。
（実施例） 以下、図面を参照してこの発明の一実施例について説
明する。
第１図はこの発明に係る不揮発性半導体記憶装置に用
いられる電圧レベル変換回路の構成を示す回路図であ
る。入力信号電圧Ｓはインバータ１及び２を直列に介
し、ＮチャネルMOSトランジスタからなるトランスファ
ーゲート３、４を通ってＰチャネルトランジスタ５、Ｎ
チャネルトランジスタ６の両ゲートに供給されるように
なっている。上記トランジスタ５とトランジスタ６の両
ドレインは共通接続されており、その共通接続点から出
力信号電圧Ｏが出力される。また、出力信号電圧ＯはＰ
チャネルトランジスタ７のゲートに供給され、このトラ
ンジスタ７のドレインはトランジスタ５、６の共通ゲー
トに接続されている。さらに、出力信号電圧ＯはＮチャ
ネルトランジスタ８のドレインに供給され、このトラン
ジスタ８のゲートはインバータ２とトランスファーゲー
ト３との接続点であるノードＡに接続されている。ま
た、この回路では書込み電圧VPP（例えば＋12.5V）と、
両トランジスタ５、６の共通ゲートとの接続点であるノ
ードＢとの間にMOS型容量９が、出力信号電圧Ｏと接地
電位VSSとの間にMOS型容量10がそれぞれ挿入されてい
る。そして、トランスファーゲート３のゲートには読出
し用の電源電圧VCC（例えば5V）が、トランスファーゲ
ート４のゲート及びトランジスタ５と７の各ソースには
書込み電圧VPPが供給されるようになっている。
上記構成でなる電圧レベル変換回路において、いま、
入力信号電圧Ｓが“1"レベルに変化したときは、インバ
ータ２の出力側であるノードＡも“1"レベルになる。こ
のとき、トランスファーゲート３の特性のばらつきによ
りその電圧降下が増加し、ノードＢの電圧がトランジス
タ６を十分にオン状態にさせるようなレベルに達しなく
とも、トランジスタ８がオン状態になるため、出力信号
電圧Ｏは“0"レベルになる。このとき、トランジスタ７
はオン状態となり、出力信号電圧Ｏは急速に“0"レベル
になる。
他方、入力信号電圧Ｓが“0"レベルに変化したとき
は、トランジスタ５がオン、トランジスタ６及び８がそ
れぞれオフ状態になり、出力信号電圧Ｏはトランジスタ
５を介してVPPによる“1"レベルになろうとする。この
とき、トランジスタ７はオフ状態となり、ノードＢはこ
のトランジスタ７を介してVPPから遮断されるので、ト
ランジスタ５のオン状態はより強くなり、出力信号電圧
Ｏは急速に“1"レベルになる。
このように、この実施例回路は、動作時には読出し系
の電圧レベルが書込み系の電圧レベルに変換されて出力
される。
次に、読出し電圧VCC及び書込み電圧VPPが供給されな
い非動作時に、VPPのノードにサージ電圧が印加された
時の動作を説明する。このとき、ノードＡは仮想接地状
態であるためにトランジスタ８はオフ状態である。ま
た、トランスファーゲート３もそのゲートが仮想接地状
態であるためにオフ状態である。この状態ではVPPのノ
ードにサージ電圧が印加されると、トランジスタ７を介
してノードＢに、また、トランジスタ５を介して出力信
号電圧Ｏにそれぞれサージ電圧が現われる。ところがノ
ードＢに現われたサージ電圧によりトランジスタ６がオ
ン状態になるため、出力信号電圧Ｏに現われたサージ電
圧はこのトランジスタ６を介してアース（VSS）に逃が
される。そして、トランジスタ５、６、７の素子サイズ
等を調整することによって、出力信号電圧Ｏを急速にア
ース電位に設定することが可能である。
また、MOS型容量９及び10は、このようなサージ電圧
に対し、ノードＢを高電圧に、出力信号電圧Ｏの出力側
をアースにそれぞれより速く設定するためのものであ
る。
このようにVPPのノードにサージ電圧が印加されたと
しても、出力信号電圧Ｏにはこのサージ電圧が出力され
ないようにすることができる。このため、この電圧レベ
ル変換回路を前記第２図に示すEPROMにおける電圧レベ
ル変換回路13や20に使用すれば、サージ電圧が印加され
てもメモリセルまで伝えられず、メモリセルの酸化膜は
このサージ電圧によるストレスを受けない。従って、メ
モリセルへの誤書込み等を防止することができ、保持デ
ータの信頼性が向上する。
［発明の効果］ 以上詳述したようにこの発明によれば、非動作時に高
電位ノイズが印加されても出力しない電圧レベル変換回
路を備えた不揮発性半導体記憶装置を提供することがで
きる。
【図面の簡単な説明】
第１図はこの発明の不揮発性半導体記憶装置に係る要部
の一実施例の構成を示す回路図、第２図はEPROMの構成
を示す回路図、第３図及び第４図はそれぞれ従来の不揮
発性半導体記憶装置に用いられる電圧レベル変換回路の
構成を示す回路図である。 1,2……インバータ、3,4……トランスファーゲート、5,
7……ＰチャネルMOSトランジスタ、6,8……ＮチャネルM
OSトランジスタ、9,10……MOS型容量。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルアレイ内に配置される複数の不
    揮発性メモリセルと、 このメモリセルに繋がるビット線にそれぞれ接続される
    列選択トランジスタと、 この列選択トランジスタを介して上記メモリセルに高電
    位を印加する書き込み用のトランジスタと、 上記列選択トランジスタのゲートを制御する列デコーダ
    と、 上記メモリセルに繋がるワード線を制御する行デコーダ
    と、 上記列、行デコーダに高電位を与える書き込み制御系ト
    ランジスタと、 信号線に複数のトランスファーゲートを介して入力ノー
    ドが接続されるCMOS型の反転回路が上記高電位と基準電
    位間で出力動作するように構成され、少なくともさらに
    ＮチャネルMOSトランジスタがそのドレイン・ソース両
    端を上記反転回路出力ノードと基準電位間に接続し、ゲ
    ートを上記トランスファーゲートを介する前の上記信号
    線の所定ノードに接続した第１回路と、ＰチャネルMOS
    トランジスタがゲートを上記反転回路出力ノードに、ソ
    ース・ドレイン両端を上記高電位と上記反転回路入力ノ
    ード間に接続した第２回路と、上記高電位と反転回路入
    力ノードとの間に設けられた第１のMOS型容量と、上記
    反転回路出力ノードと基準電位との間に設けられた第２
    のMOS型容量とを有して上記反転回路出力ノードの信号
    により上記書き込み用及び書き込み制御系のトランジス
    タのゲートを制御する電圧レベル変換回路と を具備したことを特徴とする不揮発性半導体記憶装置。
JP3929488A 1988-02-22 1988-02-22 不揮発性半導体記憶装置 Expired - Lifetime JP2585348B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3929488A JP2585348B2 (ja) 1988-02-22 1988-02-22 不揮発性半導体記憶装置
US07/291,933 US4926070A (en) 1988-02-22 1988-12-30 Voltage level converting circuit
KR1019890002089A KR910009077B1 (ko) 1988-02-22 1989-02-22 전압레벨 변환회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3929488A JP2585348B2 (ja) 1988-02-22 1988-02-22 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH01213022A JPH01213022A (ja) 1989-08-25
JP2585348B2 true JP2585348B2 (ja) 1997-02-26

Family

ID=12549122

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3929488A Expired - Lifetime JP2585348B2 (ja) 1988-02-22 1988-02-22 不揮発性半導体記憶装置

Country Status (3)

Country Link
US (1) US4926070A (ja)
JP (1) JP2585348B2 (ja)
KR (1) KR910009077B1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5039882A (en) * 1988-10-15 1991-08-13 Sony Corporation Address decoder circuit for non-volatile memory
US5095465A (en) * 1990-01-05 1992-03-10 Board Of Regents The University Of Texas System In situ testing with surface seismic waves of materials having properties that change with time
US5151616A (en) * 1990-01-23 1992-09-29 Nec Corporation Cmos high voltage switch
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
GB9007790D0 (en) * 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
JPH04123388A (ja) * 1990-09-13 1992-04-23 Nec Corp 半導体メモリ装置
US5223751A (en) * 1991-10-29 1993-06-29 Vlsi Technology, Inc. Logic level shifter for 3 volt cmos to 5 volt cmos or ttl
US5276366A (en) * 1992-10-02 1994-01-04 Motorola, Inc. Digital voltage level translator circuit
JP3194636B2 (ja) * 1993-01-12 2001-07-30 三菱電機株式会社 レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム
JP3267436B2 (ja) * 1993-04-19 2002-03-18 三菱電機株式会社 半導体装置
US5397941A (en) * 1993-08-20 1995-03-14 National Semiconductor Corporation Interface circuits between powered down devices and a bus
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
JP3213179B2 (ja) * 1994-10-21 2001-10-02 東芝マイクロエレクトロニクス株式会社 半導体集積回路
US5644265A (en) * 1995-05-01 1997-07-01 International Business Machines Corporation Off-chip driver for mixed voltage applications
JP3152867B2 (ja) * 1995-08-25 2001-04-03 株式会社東芝 レベルシフト半導体装置
US5684415A (en) * 1995-12-22 1997-11-04 Symbios Logic Inc. 5 volt driver in a 3 volt CMOS process
US6147511A (en) 1996-05-28 2000-11-14 Altera Corporation Overvoltage-tolerant interface for integrated circuits
US5819099A (en) * 1996-10-18 1998-10-06 Texas Instruments Incorporated Voltage converting I/O driver circuit
JP3705880B2 (ja) * 1996-11-28 2005-10-12 富士通株式会社 レベルコンバータ及び半導体装置
JP2002353805A (ja) * 2001-05-30 2002-12-06 Fujitsu Ltd 半導体回路
US20040061524A1 (en) * 2002-06-13 2004-04-01 Stmicroelectronics Pvt. Ltd. Digital electronic circuit for translating high voltage levels to low voltage levels
US20040032284A1 (en) * 2002-06-13 2004-02-19 Stmicroelectronics Pvt. Ltd. Digital electronic circuit for translating high voltage levels to low voltage levels
US6859084B2 (en) * 2002-08-19 2005-02-22 Elixent Ltd. Low-power voltage modulation circuit for pass devices
US6946903B2 (en) * 2003-07-28 2005-09-20 Elixent Limited Methods and systems for reducing leakage current in semiconductor circuits
KR100711108B1 (ko) * 2004-07-16 2007-04-24 삼성전자주식회사 레벨 쉬프터 및 레벨 쉬프팅 방법
US7385423B1 (en) * 2005-04-26 2008-06-10 Altera Corporation Low-power low-voltage buffer with half-latch
US7212060B1 (en) 2005-08-23 2007-05-01 Xilinx, Inc. Ground bounce protection circuit for a test mode pin
US7855574B2 (en) * 2006-10-10 2010-12-21 Altera Corporation Programmable multiple supply regions with switched pass gate level converters
CN113611245B (zh) * 2021-08-17 2022-08-26 深圳市绿源半导体技术有限公司 一种双向传输装置及控制方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384216A (en) * 1980-08-22 1983-05-17 International Business Machines Corporation Controlled power performance driver circuit
JPS5891680A (ja) * 1981-11-26 1983-05-31 Fujitsu Ltd 半導体装置
JPS5990292A (ja) * 1982-11-12 1984-05-24 Toshiba Corp 電圧変換回路
JPS6135617A (ja) * 1984-07-27 1986-02-20 Ricoh Co Ltd 高電圧駆動回路
US4672243A (en) * 1985-05-28 1987-06-09 American Telephone And Telegraph Company, At&T Bell Laboratories Zero standby current TTL to CMOS input buffer

Also Published As

Publication number Publication date
JPH01213022A (ja) 1989-08-25
US4926070A (en) 1990-05-15
KR890013862A (ko) 1989-09-26
KR910009077B1 (ko) 1991-10-28

Similar Documents

Publication Publication Date Title
JP2585348B2 (ja) 不揮発性半導体記憶装置
US4893275A (en) High voltage switching circuit in a nonvolatile memory
US5576987A (en) Semiconductor memory device
KR910007436B1 (ko) 반도체 비휘발성 메모리 장치
JPH02141994A (ja) 不揮発性半導体メモリ
KR930000963B1 (ko) 불휘발성 메모리 회로장치
US5243569A (en) Differential cell-type eprom incorporating stress test circuit
EP0377840B1 (en) Nonvolatile semiconductor memory device having reference potential generating circuit
KR950000029B1 (ko) 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로
JPH0766675B2 (ja) プログラマブルｒｏｍ
EP0377841B1 (en) Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise
US5327392A (en) Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise
JPS6027118B2 (ja) 半導体メモリ装置
JP2579346B2 (ja) 半導体不揮発性記憶素子
JPH0799635B2 (ja) 不揮発性メモリー
KR100221024B1 (ko) 불휘발성 반도체 메모리 장치
JPH11260087A (ja) 多値レベルの不揮発性メモリデバイスにおける復号回路用高電圧駆動回路および不揮発性メモリの選択されたワ―ド線を駆動する方法
JPH0560200B2 (ja)
JP2786028B2 (ja) 誤書き込み防止回路
JP3167309B2 (ja) 半導体集積回路
JPH0136200B2 (ja)
JPH07114078B2 (ja) 不揮発性半導体記憶装置
JPH05243531A (ja) 不揮発性記憶装置
JPS6259397B2 (ja)
JPH02129962A (ja) 読み出し専用メモリ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071121

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081121

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081121

Year of fee payment: 12