JPH04123388A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH04123388A
JPH04123388A JP2243085A JP24308590A JPH04123388A JP H04123388 A JPH04123388 A JP H04123388A JP 2243085 A JP2243085 A JP 2243085A JP 24308590 A JP24308590 A JP 24308590A JP H04123388 A JPH04123388 A JP H04123388A
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JP
Japan
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voltage
gate
input
power supply
signal
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JP2243085A
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Naohiko Sugibayashi
直彦 杉林
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は外部信号の印加される入力初段回路に間し、特
に半導体メモリ装置に含まれた人力初段回路に間する。
［従来の技術］ 半導体メモリ装置は、集積度の向上にともない、構成素
子の微細化が進んできた。４メガビツトのダイナミック
ランダムアクセスメモリ装置（以下、ＲＡＭという）は
外部から供給される５ｖの電源電圧で作動しているが、
１６メガビツトダイナミツクＲＡＭ（以下、１６ＭＤＲ
ＡＭという）では５■の電源電圧をそのまま使用すると
、微細化されたＭＯＳ）ランジスタのゲート酸化膜が破
壊されやすく、保持しているデータビットの信頼性が低
下する。したがって電源電圧を下げることが必要である
が、５Ｖの電源電圧は、メモリ装置を含めほとんどの集
積回路で標準となっており、半導体メモリ装置は電子回
路システムの構成部品であることを考えると、半導体メ
モリ装置の電源電圧だけを下げることは、電子回路シス
テムの設計上好ましくない。
そこで半導体メモリ装置に内部降圧電源回路を形成し、
外部から供給される電源電圧を内部回！で低下させ、電
子回路システムの電源は共通化コせたままメモリ装置の
信頼性を向上させている。
第２図は従来の入力初段回路を示しており、６靜ピンＲ
ＡＳに印加されたストローブ信号はｃｈＯＳインバータ
２】のＰチャンネルおよびＮチーンネルトランジスタＱ
２．Ｑｌのゲートに直接供身。
されている。１６ＭＤＲＡＭでは、内部電源を２３ｖに
設定しているが、ＤＲＡＭの場合、メモ１゜セルを選択
するワード線は約５．５Ｖに昇圧さえる。一方、半導体
メモリ装置の仕様では電源型Ｂに±１０％のマージンを
認めているので、外部力ら供給される電源電圧は最高５
．５ｖとなる。したがってＭＯＳ）ランジスタのゲート
酸化膜は５５Ｖに耐えるように設計すればよいことにな
る。
しかしながら、入力信号に間する仕様では、信号の入出
力時に必ずオーバーシュートが発生するので、その分の
マージンも必要であり、結局ゲート酸化膜は６．５■の
電圧に耐えられるように設計しなければならない。
従来の１６ＤＲＡＭは、このように入力初段回路を構成
するＭＯＳ）ランジスタの酸化膜によりメモリ装置全体
のＭＯＳ）ランジスタの酸化膜厚が決定されてしまうと
、構成素子の微細化が十分に図れないので入力初段回路
の構成ＭＯ５）ランジスタのみ酸化膜を厚くしていた。
しかしながら特定のトランジスタの酸化膜のみ厚くする
ことは半導体メモリ装置の製造工程数を増やし、１６Ｍ
ＤＲＡＭの製造コスト上昇の原因となっていた。
［発明が解決しようとする課題］ 上記従来の１６ＭＤＲＡＭでは、微細化を図り集積度を
向上させるため、内部回路のＭＯＳ）ランジスタはゲー
ト酸化膜を１＜シ、高電圧が印加される人力初段回路の
構成トランジスタは、耐圧を向上させるため、ゲート酸
化膜を厚くしていた。
その結果、ゲート酸化膜の成長を別々に図らなければな
らなくなり、製造工程数が増加し、半導体メモリ装置の
製造原価が上昇するという問題点があった。
［課題を解決するための手段］ 本発明の要旨は、外部電圧を降圧して内部電圧を発生す
る内部降圧電源回路と、内部電圧の供給されるメモリ祁
と、外部信号が供給され該外部信号に基づきメモリ部を
機能される入力回路とを備えた半導体メモリ装置におい
て、上記入力回路は、電界効果型トランジスタで構成さ
れた入力論理ゲートと、外部信号の印加される外部ピン
と入力論理ゲートとの間に介在し、内部電圧がゲートに
供給されたトランスファゲートとである。
［作用コ 外部ピンに供給された外部信号は、トランスファゲート
で降下され、その後に入力論理ゲートに供給される。
［実施例］ 次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例に係る入力初段回路を示す回
路図である。外部ピンＲＡＳから入力されたストローブ
信号は、入力初段回路のＣＭＯＳインバータ１に入力さ
れるが、ストローブ信号の電圧はＣＭＯＳインバータ１
を構成するＰチャンネルＭＯ５）ランジスタＱ２には直
接入力されるものの、ＮチャンネルＭＯＳ）ランジスタ
Ｑ１には内部電源ＶＩＮＴをゲート電位とするＮチャン
ネルＭＯＳ）ランジスタＱ３を介して供給される。
もし、入力されたストローブ信号が仕様で許容されてい
る電圧の上限値６．５Ｖになったとすると、第２図に示
した従来の入力初段回路では、トランジスタＱ１のゲー
トに、そのまま６．５Ｖの電圧が印加されるが本実施例
の場合、ＮチャンネルＭＯＳ）ランジスタＱ３を通過す
る際に電圧降下が生じるので、ＭＯＳトランジスタＱｌ
のゲートには内部電源電位３．３ＶからＮチャンネルＭ
ＯＳ）ランジスタＱ３のしきい値を差し引いた値約２．
３Ｖ〜２．８ｖの電圧しかかからない。
第３図は本発明の他の実施例を示す回路図である。入力
初段回路はＣＭＯＳインバータで構成されるノアゲート
２を有しており、ノアゲート２の構成トランジスタＱ２
と外部ピンＲＡＳとの間にＮチャンネルトランジスタロ
３と設けることによりトランジスタＱ２にかかる電圧を
下げることができる。
上述の入力初段回路は外部ピンＲＡＳに印加されるスト
ローブ信号に間してのみ設けられるものではない。例え
ば、第４図に示されている半導体メモリ装置では、メモ
リ部４１が入力初段回路４２と出力回路４３との間に介
在しており、外部電源は内部降圧電源回路４４で降圧さ
れた後各回路４１〜４３に供給されている。そして、こ
のような半導体メモリ装置には外部ピンＲＡＳだけでな
く、多数の外部ピン（例えばＣＳピン）などが設けられ
ており、これらの外部ピンは第１図または第３図に示さ
れたトランスフアゲ−）Ｑ３を含む入力初段４２を通フ
て半導体メモリを構成する各回路に供給されることにな
る。
以上説明してきたように、各実施例の入力初段回路には
、外部入力信号がトランスフアゲ−）Ｑ３て降圧した後
に印加されるので、構成トランジスタＱ２のゲート酸化
膜を厚くしなくてもよく、他の構成トランジスタと同時
にゲート酸化膜を形成できる。したがって、製造工程数
が減少し製造原価を低下させることができる。
［発明の効果コ 上述のように、本発明に係る入力初段回路では、外部入
力信号は論理ゲートの構成トランジスタのゲートにトラ
ンスファゲートで降圧された後に印加される。したがっ
て、論理ゲートの構成トランジスタのゲート酸化膜を他
の内部回路を構成するトランジスタのゲート酸化膜と同
時に形成でき、製造工程の簡素化、さらには製造原価の
低下を図ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図、第３図は本発明の他の実施例の第４図は半導体
メモリ装置のブロック図回路図、 である。 １１◆・・ ２・・φ壷・ ＶＣＣ・・・ ＩＮＴ−− ＧＮＤ・・・ Ｑｌ、Ｑ４・・ Ｑ２．Ｑ５・・ ・ＣＭＯＳインバータ、 ・ＣＭＯＳノアゲート、 ・外部電源、 ・内部降圧電源、 ・接地電源、 ・ＰチャンネルＭＯＳ）ランジスタ、 ・ＮチャンネルＭＯＳ）ランジスタ、 Ｑ３・・・・・・ＮチャンネルＭＯＳ）ランジスタ（ト
ランスファゲート）、 ４１　・ ４２　・ ４３　・ ４４　φ ・メモリ部、 ・入力初段回路、 ・出力回路、 ・内部降圧電源回路。 特許出願人　　日本電気株式会社

Claims (1)

  1. 【特許請求の範囲】 外部電圧を降圧して内部電圧を発生する内部降圧電源回
    路と、内部電圧の供給されるメモリ部と、外部信号が供
    給され該外部信号に基づきメモリ部を機能される入力回
    路とを備えた半導体メモリ装置において、 上記入力回路は、電界効果型トランジスタで構成された
    入力論理ゲートと、外部信号の印加される外部ピンと入
    力論理ゲートとの間に介在し、内部電圧がゲートに供給
    されたトランスファゲートとを有することを特徴とする
    半導体メモリ装置。
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EP0475448A3 (en) 1992-10-14
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