JP3804633B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧で動作する外部回路との間で信号の入出力を行うことが可能なインターフェース回路を含む半導体集積回路に関し、特に、外部回路とのアクセスが実行されない非アクセスモードにおいてインターフェース回路の動作を停止する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電圧で動作する複数の半導体集積回路が、半導体集積回路に内蔵されたインターフェース回路を介して互いに接続される場合が生じる。
【０００３】
例えば、パーソナルコンピュータ用のＰＣＩ（Peripheral Component Interconnect）カードにおいては、そのカード自体の電源電圧は３．３Ｖであるが、そのカードを接続するバスラインに接続されている他のカードの電源電圧が５Ｖである場合が考えられる。そのような場合には、３．３Ｖ電源で動作するＰＣＩカードのＩＣにおいて、５Ｖ電源で動作する外部回路の出力信号が入力されても問題の起こらないインターフェース回路が要求される。
【０００４】
一般に、３．３Ｖ電源で動作する半導体集積回路におけるＭＯＳトランジスタのドレイン・ゲート間の最大定格電圧の絶対値（以下、「耐圧」ともいう）は、電源電圧である３．３Ｖよりは高いが、高速動作に適するように、５Ｖ電源で動作する半導体集積回路におけるＭＯＳトランジスタの耐圧よりも小さくするので、５Ｖよりも小さいことが多い。そのような場合には、３．３Ｖ電源で動作する半導体集積回路に対して、５Ｖ電源で動作する半導体集積回路の出力信号を入力することができない。
【０００５】
そこで、異なる電源電圧で動作する外部回路との接続における耐圧の問題を解決したインターフェース回路が考えられている。図４は、このような従来のインターフェース回路の構成の一部を示す回路図である。図４に示すように、このインターフェース回路には、外部入出力端子（パッド）ＰＤと、入力バッファＩＢと、パッドＰＤと入力バッファＩＢとの間にドレイン・ソースが接続されたＮチャネルＭＯＳトランジスタＱＮ１０とが設けられている。
【０００６】
入力バッファＩＢと、トランジスタＱＮ１０のゲートには、３．３Ｖの電源電圧が供給される。一方、パッドＰＤには、０Ｖ〜５Ｖの信号が入力される。トランジスタＱＮ１０は、５Ｖ系の回路の出力信号を、３．３Ｖ系の回路に適合するように変換するトランスファーゲート又はトランスミッションゲートとして機能する。
【０００７】
図５は、パッド電位とトランスファーゲートの入出力電位との関係を示す図である。図５において、横軸にはパッド電位ＶＰＤをとり、縦軸にはトランスファーゲートとして働くトランジスタＱＮ１０のドレイン電位ＶＤ及びソース電位ＶＳをとっている。パッド電位ＶＰＤが０Ｖ〜５Ｖの範囲で変化した場合に、トランジスタＱＮ１０のドレイン電位ＶＤは、これに追従して変化する。
【０００８】
一方、トランジスタＱＮ１０のソース電位ＶＳは、ＮチャネルＭＯＳトランジスタＱＮ１０のしきい電圧をＶＴＮで表した場合に、パッド電位ＶＰＤが３．３Ｖ以上となっても、（３．３−ＶＴＮ）Ｖまでしか上昇しない。これにより、トランスファーゲートは、５Ｖ系の回路の出力信号を、３．３Ｖの電源電位よりも低い電位に変換して、入力バッファＩＢに供給することができる。
【０００９】
ここで、パッド電位ＶＰＤが５Ｖである場合には、トランジスタＱＮ１０のドレイン・ゲート間電圧ＶＤＧは、１．７Ｖであり、パッド電位ＶＰＤが０Ｖである場合には、トランジスタＱＮ１０のドレイン・ゲート間電圧ＶＤＧは、−３．３Ｖである。一方、トランジスタＱＮ１０の耐圧は、３．３Ｖよりも大きいので、トランジスタＱＮ１０が破壊されることはない。
【００１０】
ところで、半導体集積回路の低消費電力化をさらに図るために、インターフェース回路の電源電圧を３．３Ｖとしたまま、インターフェース回路以外の内部回路の電源電圧を、例えば１．８Ｖに低下させることが考えられている。このような半導体集積回路の場合には、外部回路とのアクセスが実行されない非アクセスモードにおいて、３．３Ｖ電源の供給を停止して、インターフェース回路を動作させないようにすることが、低消費電力化の面で有利である。
【００１１】
しかしながら、このようなインターフェース回路として、図４に示すようなインターフェース回路を用いると、次のような問題が発生する。即ち、図６に示すように、３．３Ｖ電源の供給が停止されると、トランジスタＱＮ１０のゲート電位が０Ｖとなるので、パッド電位ＶＰＤが５Ｖである場合には、トランジスタＱＮ１０のドレイン・ゲート間電圧ＶＤＧが、５Ｖとなってしまう。一方、トランジスタＱＮ１０の耐圧は、３．３Ｖよりは大きいものの５Ｖよりも小さいので、トランジスタＱＮ１０の劣化又は破壊を招くことになる。
【００１２】
関連する技術として、下記の特許文献１には、電圧トレラント回路としてのインターフェース回路において、信号入出力時に考えられるどのような電圧遷移状態においても、実質的に問題となる電流リークを防止することが、開示されている。しかしながら、インターフェース回路への主電源の供給を停止した際のトランジスタの劣化又は破壊を防止することに関しては、開示されていない。
【００１３】
【特許文献１】
特開２０００−７７９９６号公報 （第１頁、図２）
【００１４】
【発明が解決しようとする課題】
そこで上記の点に鑑み、本発明は、異なる電源電圧で動作する外部回路との間で信号の入出力を行うことが可能なインターフェース回路を含む半導体集積回路において、インターフェース回路への主電源の供給を停止した際のトランジスタの劣化又は破壊を防止することを目的とする。
【００１５】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、外部回路との間で信号の入出力を行う半導体集積回路であって、所定のゲート電圧が供給されたときに、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達するトランジスタと、制御信号が第１のレベルのときに、第１の電源電圧が供給され、トランジスタのゲートに第１の電源電圧を供給する第１のゲート電圧供給回路と、第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときに、トランジスタのゲートに第２の電源電圧を供給する第２のゲート電圧供給回路と、第１の電源電圧が供給されたときに、トランジスタを介して外部回路に信号を出力し、第１の電源電圧が供給されていないときに、外部回路から信号が供給されてもリーク電流を発生しない出力ドライバと、第１の電源電圧が供給され、外部回路からトランジスタを介して信号を入力する第１の回路と、第１及び第２の電源電圧が供給されたときに、外部回路からトランジスタを介して入力される信号の電圧範囲を第２の電源電圧に適合するように変換する入力バッファとを具備する。
【００１６】
また、本発明の第２の観点に係る半導体集積回路は、外部回路との間で信号の入出力を行う半導体集積回路であって、所定のゲート電圧が供給されたときに、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達する第１のトランジスタと、制御信号が第１のレベルのときに、第１の電源電圧が供給され、第１のトランジスタのゲートに電圧を供給する第１のゲート電圧供給回路であって、半導体基板内に設けられたウエルにおいて形成され制御信号が第１のレベルのときに第１のトランジスタのゲートに電圧を供給する第２のトランジスタと、ウエルにおいて形成され制御信号が第１のレベルのときにウエルに電圧を供給する第３のトランジスタとを含む第１のゲート電圧供給回路と、第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときに、第１のトランジスタのゲートに電圧を供給する第２のゲート電圧供給回路であって、ウエルにおいて形成され制御信号が第２のレベルのときに第１のトランジスタのゲートに電圧を供給する第４のトランジスタと、ウエルにおいて形成され制御信号が第２のレベルのときにウエルに電圧を供給する第５のトランジスタとを含む第２のゲート電圧供給回路とを具備する。
【００１７】
また、本発明の第１又は第２の観点に係る半導体集積回路は、第１のゲート電圧供給回路に供給される制御信号を反転して第２のゲート電圧供給回路に供給するインバータを具備するようにしても良い。
【００１８】
以上の様に構成した本発明に係る半導体集積回路によれば、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達するトランジスタのゲートに電圧を供給するために、制御信号が第１のレベルのときに第１の電源電圧が供給されて動作する第１のゲート電圧供給回路と、第２の電源電圧が供給されて制御信号が第２のレベルのときに動作する第２のゲート電圧供給回路とを設けたので、第１の電源電圧の供給を停止しても、第２のゲート電圧供給回路を動作させることにより、トランジスタの劣化又は破壊を防止することができる。
【００１９】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成の一部を示す回路図である。この半導体集積回路は、外部入出力端子（パッド）ＰＤと、外部回路との間で信号の受け渡しを行うインターフェース回路１００とを含んでいる。なお、一般的には、複数系統のパッド及びインターフェース回路が設けられるが、図１においては、１系統のパッド及びインターフェース回路のみを示している。
【００２０】
インターフェース回路１００は、入力バッファ１０と、出力ドライバ２０と、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達するトランスファーゲートとして働くＮチャネルＭＯＳトランジスタＱＮ１と、トランジスタＱＮ１のゲートに電圧を供給するゲート電圧供給回路３０及び４０と、制御信号ＣＮを反転して反転制御信号ＣＮバーを出力するインバータ５０と、外部回路から印加される信号をクランプするクランプ回路６０とを有している。
【００２１】
インターフェース回路１００には、主電源として、電源電圧ＨＶＤＤ（本実施形態においては、３．３Ｖとする）が供給され、副電源として、電源電圧ＬＶＤＤ（本実施形態においては、１．８Ｖとする）が供給される。インターフェース回路以外の内部回路には、電源電圧ＬＶＤＤのみが供給される。
【００２２】
外部回路とのアクセスが実行されない非アクセスモードにおいては、制御信号ＣＮがハイレベルとなり、電源電圧ＨＶＤＤの供給が停止されるので、インターフェース回路は動作しない。しかしながら、パッドＰＤには、例えば、５Ｖの電源電圧で動作する外部回路の出力信号が印加されるので、０Ｖ〜５Ｖの電位が印加されることになる。
【００２３】
一方、トランスファーゲートとして働くトランジスタＱＮ１のドレイン・ゲート間の最大定格電圧の絶対値は、電源電圧ＨＶＤＤ（３．３Ｖ）よりは高いが、５Ｖよりも小さい。例えば、トランジスタＱＮ１のゲート酸化膜の厚さは約７０Åであり、ドレイン・ゲート間、及び、ソース・ゲート間の最大定格電圧の絶対値は、４Ｖ〜４．６Ｖの範囲内である。従って、トランジスタＱＮ１のゲート電圧が０Ｖになると、ドレイン・ゲート間の電圧が５Ｖとなり、トランジスタＱＮ１が劣化又は破壊するおそれがある。
【００２４】
そこで、本実施形態においては、電源電圧ＨＶＤＤが供給されて動作するゲート電圧供給回路３０と、電源電圧ＬＶＤＤが供給されて動作するゲート電圧供給回路４０との内のいずれか一方が、トランジスタＱＮ１にゲート電圧を供給するようにしている。
【００２５】
ゲート電圧供給回路３０は、ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２を含んでいる。トランジスタＱＰ１及びＱＰ２のソースには、電源電位ＨＶＤＤが供給され、ゲートには、制御信号ＣＮが印加される。トランジスタＱＰ１のドレインは、トランジスタＱＮ１のゲートに電気的に接続され、トランジスタＱＰ２のドレインは、トランジスタＱＰ１〜ＱＰ５のバックゲート電極に電気的に接続されている。外部回路とのアクセスが実行されるアクセスモード（通常モード）において、制御信号ＣＮがローレベルとなるので、トランジスタＱＰ１及びＱＰ２がオン状態となり、トランジスタＱＮ１のゲートに約３．３Ｖの電圧を供給すると共に、トランジスタＱＰ１〜ＱＰ５のバックゲート電極に約３．３Ｖの電圧を供給する。
【００２６】
ゲート電圧供給回路４０は、ＰチャネルＭＯＳトランジスタＱＰ３及びＱＰ４を含んでいる。トランジスタＱＰ３及びＱＰ４のソースには、電源電圧ＬＶＤＤが供給され、ゲートには、反転制御信号ＣＮバーが供給される。トランジスタＱＰ３のドレインは、トランジスタＱＮ１のゲートに電気的に接続され、トランジスタＱＰ４のドレインは、トランジスタＱＰ１〜ＱＰ５のバックゲート電極に電気的に接続されている。外部回路とのアクセスが実行されない非アクセスモードにおいて、制御信号ＣＮがハイレベルとなって反転制御信号ＣＮバーがローレベルとなるので、トランジスタＱＰ３及びＱＰ４がオン状態となり、トランジスタＱＮ１のゲートに約１．８Ｖの電圧を供給すると共に、トランジスタＱＰ１〜ＱＰ５のバックゲート電極に約１．８Ｖの電圧を供給する。
【００２７】
インバータ５０は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ５とＮチャネルＭＯＳトランジスタＱＮ２とを含み、制御信号ＣＮを反転して反転制御信号ＣＮバーを生成し、これをゲート電圧供給回路４０に供給する。
【００２８】
入力バッファ１０は、電源電圧ＨＶＤＤが供給されて動作するインバータ１１と、電源電圧ＬＶＤＤが供給されて動作するインバータ１２と、制御信号ＣＮがゲートに供給されるＮチャネルＭＯＳトランジスタＱＮ３とを含んでいる。入力バッファ１０は、外部回路とのアクセスが実行されるアクセスモードにおいて、パッドＰＤからトランジスタＱＮ１を介して供給された信号の電圧範囲を電源電圧ＬＶＤＤに適合するように変換し、入力データＤＩＮとして他の内部回路に出力する。トランジスタＱＮ３は、インバータ１１に電源電圧ＨＶＤＤが供給されない非アクセスモードにおいて、インバータ１２の入力電位を固定するために設けられている。
【００２９】
出力ドライバ２０は、イネーブル信号ＥＮがアクティブのときに、他の内部回路から出力された出力データＤＯＵＴの電圧範囲を電源電圧ＨＶＤＤに適合するように変換し、トランジスタＱＮ１を介してパッドＰＤに供給する。一方、イネーブル信号ＥＮが非アクティブのときには、出力ドライバ２０の出力端子は、ハイインピーダンス状態となる。なお、出力ドライバ２０は、電源電圧ＨＶＤＤの供給が停止されたときに外部回路から信号が供給されてもリーク電流が発生しないように、フェールセーフ機能を有している。
【００３０】
クランプ回路６０は、直列に接続されたＮチャネルＭＯＳトランジスタＱＮ４〜ＱＮ８を含んでいる。トランジスタＱＮ８のゲートには、制御信号ＣＮが印加されており、外部回路とのアクセスが実行されない非アクセスモードにおいて、制御信号ＣＮがハイレベルとなるので、トランジスタＱＮ８がオン状態となり、クランプ回路６０が動作する。トランジスタＱＮ４〜ＱＮ７の各々は飽和接続されており、ＮチャネルＭＯＳトランジスタのしきい電圧ＶＴＮが約０．６Ｖであるとすると、入力バッファ１０の入力端子に印加される電位がしきい電圧ＶＴＮの４倍の約２．４Ｖ以上とならないように、入力信号をクランプする。一方、外部回路とのアクセスが実行されるアクセスモードにおいては、制御信号ＣＮがローレベルとなるので、トランジスタＱＮ８がオフ状態となり、クランプ回路６０は動作しない。
【００３１】
次に、図１に示すトランジスタＱＮ１と、ゲート電圧供給回路３０及び４０の動作について説明する。
トランスファーゲートとして働くトランジスタＱＮ１のドレインは、パッドＰＤに電気的に接続されており、ソースは、入力バッファ１０の入力端子と、出力ドライバ２０の出力端子と、クランプ回路６０とに電気的に接続されている。トランジスタＱＮ１のゲート（ノードＮ１）に所定の電圧が供給されると、トランジスタＱＮ１はオン状態となり、パッドＰＤを介して外部回路と内部回路との間で信号を伝達する。トランジスタＱＮ１のしきい電圧ＶＴＮは、理想的には０Ｖであることが望ましく、例えば、しきい電圧ＶＴＮが約０．２Ｖ以下であるトランジスタが使用される。
【００３２】
外部回路とのアクセスが実行されるアクセスモード（通常モード）においては、ゲート電圧供給回路３０のトランジスタＱＰ１がオン状態となり、電源電位ＨＶＤＤからトランジスタＱＰ１を介してトランジスタＱＮ１のゲートに、約３．３Ｖの電圧が供給される。
【００３３】
一方、外部回路とのアクセスが実行されない非アクセスモードにおいては、ゲート電圧供給回路４０のトランジスタＱＰ３がオン状態となり、電源電位ＬＶＤＤからトランジスタＱＰ３を介してトランジスタＱＮ１のゲートに、約１．８Ｖの電圧が供給される。
【００３４】
ここで、アクセスモード（通常モード）から非アクセスモードに移行する際に、電源電位ＨＶＤＤが３．３Ｖから０Ｖに減衰するまでに長い時間がかかったとしても、ゲート電圧供給回路３０及び４０は、制御信号ＣＮ又は反転制御信号ＣＮバーに従って動作を切り換えるので、トランジスタＱＮ１のゲートにおける電位が不安定となることはない。ただし、トランジスタＱＰ１及びＱＰ３として通常のトランジスタを使用すると、以下に説明するような問題点が生じる。
【００３５】
通常、ＰチャネルＭＯＳトランジスタのバックゲート電極には、電源電位が印加される。即ち、トランジスタＱＰ１のバックゲート電極には、電源電位ＨＶＤＤ（３．３Ｖ）が印加され、トランジスタＱＰ３のバックゲート電極には、電源電位ＬＶＤＤ（１．８Ｖ）が印加される。
【００３６】
図２は、図１に示すトランジスタＱＰ１及びＱＰ３を通常の構造とした場合の問題点を説明するための図である。図２に示すように、Ｐ型の半導体基板２００内には、Ｎウエル２１０及び２２０が形成されている。Ｎウエル２１０上には、トランジスタＱＰ１のゲート電極２１８が、ゲート絶縁膜を介して形成されている。また、Ｎウエル２２０上には、トランジスタＱＰ３のゲート電極２２８が、ゲート絶縁膜を介して形成されている。
【００３７】
Ｎウエル２１０内には、トランジスタＱＰ１のドレイン・ソースとなるＰ型不純物拡散領域２１２及び２１４と、トランジスタＱＰ１のバックゲート電極に相当するＮ型不純物拡散領域２１６とが形成されている。また、Ｎウエル２２０内には、トランジスタＱＰ３のドレイン・ソースとなる不純物拡散領域２２２及び２２４と、トランジスタＱＰ３のバックゲート電極に相当するＮ型不純物拡散領域２２６とが形成されている。
【００３８】
トランジスタＱＰ１及びＱＰ３のドレインとなるＰ型不純物拡散領域２１２及び２２２は、トランジスタＱＮ１のゲート（ノードＮ１）に電気的に接続される。トランジスタＱＰ１のソースとなるＰ型不純物拡散領域２１４及びバックゲート電極に相当するＮ型不純物拡散領域２１６には、電源電圧ＨＶＤＤ（３．３Ｖ）が供給される。一方、トランジスタＱＰ３のソースとなるＰ型不純物拡散領域２２４及びバックゲート電極に相当するＮ型不純物拡散領域２２６には、電源電圧ＬＶＤＤ（１．８Ｖ）が供給される。また、トランジスタＱＰ１のゲート電極２１８には、制御信号ＣＮが印加され、トランジスタＱＰ３のゲート電極２２８には、反転制御信号ＣＮバーが印加される。
【００３９】
ここで、制御信号ＣＮがローレベルとなって、トランジスタＱＰ１がオン状態となり、トランジスタＱＰ３がオフ状態となる場合を考える。このとき、トランジスタＱＰ３はオフ状態であるにもかかわらず、Ｐ型不純物拡散領域２２２とＮウエル２２０との接合面（ＰＮ接合）が順方向にバイアスされることにより、Ｐ型不純物拡散領域２１４からＮウエル２１０を介してＰ型不純物拡散領域２１２に流れる電流の一部が、Ｐ型不純物拡散領域２２２からＮウエル２２０を介してＰ型不純物拡散領域２２６に流れ込み、異なる電源電位間にリーク電流が流れてしまう。そのようなリーク電流を防止するために、本実施形態においては、図３に示すような構造を採用している。
【００４０】
図３は、本実施形態におけるトランジスタＱＰ１〜ＱＰ４の構造を示す図である。図３に示すように、Ｐ型の半導体基板３００内には、Ｎウエル３１０が形成されている。Ｎウエル３１０上には、トランジスタＱＰ１のゲート電極３１８、トランジスタＱＰ２のゲート電極３２８、トランジスタＱＰ３のゲート電極３３８、及び、トランジスタＱＰ４のゲート電極３４８が、それぞれゲート絶縁膜を介して形成されている。
【００４１】
Ｎウエル３１０内には、トランジスタＱＰ１のドレイン・ソースとなるＰ型不純物拡散領域３１２及び３１４と、トランジスタＱＰ２のドレイン・ソースとなるＰ型不純物拡散領域３２２及び３２４と、トランジスタＱＰ３のドレイン・ソースとなるＰ型不純物拡散領域３３２及び３３４と、トランジスタＱＰ４のドレイン・ソースとなるＰ型不純物拡散領域３４２及び３４４とが形成されている。トランジスタＱＰ１〜ＱＰ４のバックゲートは、実質的に共通化されており、バックゲート電極に相当するＮ型不純物拡散領域３２６及び３４６が、トランジスタＱＰ２及びＱＰ４のドレインとなるＰ型不純物拡散領域３２２及び３４２に電気的に接続されている。
【００４２】
トランジスタＱＰ１及びＱＰ３のドレインとなるＰ型不純物拡散領域３１２及び３３２は、トランジスタＱＮ１のゲート（ノードＮ１）に電気的に接続される。トランジスタＱＰ１及びＱＰ２のソースとなるＰ型不純物拡散領域３１４及び３２４には、電源電圧ＨＶＤＤ（３．３Ｖ）が供給され、トランジスタＱＰ３及びＱＰ４のソースとなるＰ型不純物拡散領域３３４及び３４４には、電源電圧ＬＶＤＤ（１．８Ｖ）が供給される。また、トランジスタＱＰ１及びＱＰ２のゲート電極３１８及び３２８には、制御信号ＣＮが印加され、トランジスタＱＰ３及びＱＰ４のゲート電極３３８及び３４８には、反転制御信号ＣＮバーが印加される。
【００４３】
このような構成によれば、外部回路とのアクセスが実行されるアクセスモード（通常モード）において、制御信号ＣＮがローレベルとなるので、トランジスタＱＰ１及びＱＰ２がオン状態となり、トランジスタＱＰ３及びＱＰ４がオフ状態となる。トランジスタＱＰ２がオン状態となることにより、Ｎ型不純物拡散領域３２６を介して、Ｎウエル３１０が、約３．３Ｖとなるように充電される。その結果、トランジスタＱＰ３及びＱＰ４におけるＰＮ接合が順方向にバイアスされることはなくなり、リーク電流は発生しない。
【００４４】
一方、外部回路とのアクセスが実行されない非アクセスモードにおいては、制御信号ＣＮがハイレベルとなるので、トランジスタＱＰ１及びＱＰ２がオフ状態となり、トランジスタＱＰ３及びＱＰ４がオン状態となる。トランジスタＱＰ４がオン状態となることにより、Ｎ型不純物拡散領域３４６を介して、Ｎウエル３１０が、約１．８Ｖとなるように充電される。電源電圧ＨＶＤＤは０Ｖとなっているが、トランジスタＰ１及びＱＰ２におけるＰＮ接合が順方向にバイアスされることがないので、リーク電流は発生しない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の構成の一部を示す回路図。
【図２】トランジスタを通常の構造とした場合の問題点を説明するための図。
【図３】本実施形態におけるトランジスタＱＰ１〜ＱＰ４の構造を示す図。
【図４】従来のインターフェース回路の構成の一部を示す回路図。
【図５】パッド電位とトランスファーゲートの入出力電位との関係を示す図。
【図６】図４の回路において３．３Ｖ電源の供給が停止された場合を示す回路図。
【符号の説明】
１０ 入力バッファ、 １１、１２ インバータ、 ２０ 出力ドライバ、 ３０、４０ ゲート電圧供給回路、 ５０ インバータ、 ６０ クランプ回路、 １００ インターフェース回路、 ３００ 半導体基板、 ３１０ Ｎウエル、 ３１８、３２８、３３８、３４８ ゲート電極、 ３１２、３１４、３２２、３２４、３３２、３３４、３４２、３４４ Ｐ型不純物拡散領域、 ３２６、３４６ Ｎ型不純物拡散領域、 ＰＤ 外部入出力端子（パッド）、 ＱＰ１〜ＱＰ５ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ８ ＮチャネルＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、異なる電源電圧で動作する外部回路との間で信号の入出力を行うことが可能なインターフェース回路を含む半導体集積回路に関し、特に、外部回路とのアクセスが実行されない非アクセスモードにおいてインターフェース回路の動作を停止する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電圧で動作する複数の半導体集積回路が、半導体集積回路に内蔵されたインターフェース回路を介して互いに接続される場合が生じる。
【０００３】
例えば、パーソナルコンピュータ用のＰＣＩ（Peripheral Component Interconnect）カードにおいては、そのカード自体の電源電圧は３．３Ｖであるが、そのカードを接続するバスラインに接続されている他のカードの電源電圧が５Ｖである場合が考えられる。そのような場合には、３．３Ｖ電源で動作するＰＣＩカードのＩＣにおいて、５Ｖ電源で動作する外部回路の出力信号が入力されても問題の起こらないインターフェース回路が要求される。
【０００４】
一般に、３．３Ｖ電源で動作する半導体集積回路におけるＭＯＳトランジスタのドレイン・ゲート間の最大定格電圧の絶対値（以下、「耐圧」ともいう）は、電源電圧である３．３Ｖよりは高いが、高速動作に適するように、５Ｖ電源で動作する半導体集積回路におけるＭＯＳトランジスタの耐圧よりも小さくするので、５Ｖよりも小さいことが多い。そのような場合には、３．３Ｖ電源で動作する半導体集積回路に対して、５Ｖ電源で動作する半導体集積回路の出力信号を入力することができない。
【０００５】
そこで、異なる電源電圧で動作する外部回路との接続における耐圧の問題を解決したインターフェース回路が考えられている。図４は、このような従来のインターフェース回路の構成の一部を示す回路図である。図４に示すように、このインターフェース回路には、外部入出力端子（パッド）ＰＤと、入力バッファＩＢと、パッドＰＤと入力バッファＩＢとの間にドレイン・ソースが接続されたＮチャネルＭＯＳトランジスタＱＮ１０とが設けられている。
【０００６】
入力バッファＩＢと、トランジスタＱＮ１０のゲートには、３．３Ｖの電源電圧が供給される。一方、パッドＰＤには、０Ｖ〜５Ｖの信号が入力される。トランジスタＱＮ１０は、５Ｖ系の回路の出力信号を、３．３Ｖ系の回路に適合するように変換するトランスファーゲート又はトランスミッションゲートとして機能する。
【０００７】
図５は、パッド電位とトランスファーゲートの入出力電位との関係を示す図である。図５において、横軸にはパッド電位ＶＰＤをとり、縦軸にはトランスファーゲートとして働くトランジスタＱＮ１０のドレイン電位ＶＤ及びソース電位ＶＳをとっている。パッド電位ＶＰＤが０Ｖ〜５Ｖの範囲で変化した場合に、トランジスタＱＮ１０のドレイン電位ＶＤは、これに追従して変化する。
【０００８】
一方、トランジスタＱＮ１０のソース電位ＶＳは、ＮチャネルＭＯＳトランジスタＱＮ１０のしきい電圧をＶＴＮで表した場合に、パッド電位ＶＰＤが３．３Ｖ以上となっても、（３．３−ＶＴＮ）Ｖまでしか上昇しない。これにより、トランスファーゲートは、５Ｖ系の回路の出力信号を、３．３Ｖの電源電位よりも低い電位に変換して、入力バッファＩＢに供給することができる。
【０００９】
ここで、パッド電位ＶＰＤが５Ｖである場合には、トランジスタＱＮ１０のドレイン・ゲート間電圧ＶＤＧは、１．７Ｖであり、パッド電位ＶＰＤが０Ｖである場合には、トランジスタＱＮ１０のドレイン・ゲート間電圧ＶＤＧは、−３．３Ｖである。一方、トランジスタＱＮ１０の耐圧は、３．３Ｖよりも大きいので、トランジスタＱＮ１０が破壊されることはない。
【００１０】
ところで、半導体集積回路の低消費電力化をさらに図るために、インターフェース回路の電源電圧を３．３Ｖとしたまま、インターフェース回路以外の内部回路の電源電圧を、例えば１．８Ｖに低下させることが考えられている。このような半導体集積回路の場合には、外部回路とのアクセスが実行されない非アクセスモードにおいて、３．３Ｖ電源の供給を停止して、インターフェース回路を動作させないようにすることが、低消費電力化の面で有利である。
【００１１】
しかしながら、このようなインターフェース回路として、図４に示すようなインターフェース回路を用いると、次のような問題が発生する。即ち、図６に示すように、３．３Ｖ電源の供給が停止されると、トランジスタＱＮ１０のゲート電位が０Ｖとなるので、パッド電位ＶＰＤが５Ｖである場合には、トランジスタＱＮ１０のドレイン・ゲート間電圧ＶＤＧが、５Ｖとなってしまう。一方、トランジスタＱＮ１０の耐圧は、３．３Ｖよりは大きいものの５Ｖよりも小さいので、トランジスタＱＮ１０の劣化又は破壊を招くことになる。
【００１２】
関連する技術として、下記の特許文献１には、電圧トレラント回路としてのインターフェース回路において、信号入出力時に考えられるどのような電圧遷移状態においても、実質的に問題となる電流リークを防止することが、開示されている。しかしながら、インターフェース回路への主電源の供給を停止した際のトランジスタの劣化又は破壊を防止することに関しては、開示されていない。
【００１３】
【特許文献１】
特開２０００−７７９９６号公報 （第１頁、図２）
【００１４】
【発明が解決しようとする課題】
そこで上記の点に鑑み、本発明は、異なる電源電圧で動作する外部回路との間で信号の入出力を行うことが可能なインターフェース回路を含む半導体集積回路において、インターフェース回路への主電源の供給を停止した際のトランジスタの劣化又は破壊を防止することを目的とする。
【００１５】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、外部回路との間で信号の入出力を行う半導体集積回路であって、所定のゲート電圧が供給されたときに、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達するトランジスタと、制御信号が第１のレベルのときに、第１の電源電圧が供給され、トランジスタのゲートに第１の電源電圧を供給する第１のゲート電圧供給回路と、第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときに、トランジスタのゲートに第２の電源電圧を供給する第２のゲート電圧供給回路と、第１の電源電圧が供給されたときに、トランジスタを介して外部回路に信号を出力し、第１の電源電圧が供給されていないときに、外部回路から信号が供給されてもリーク電流を発生しない出力ドライバと、第１の電源電圧が供給され、外部回路からトランジスタを介して信号を入力する第１の回路と、第１及び第２の電源電圧が供給されたときに、外部回路からトランジスタを介して入力される信号の電圧範囲を第２の電源電圧に適合するように変換する入力バッファとを具備する。
【００１６】
また、本発明の第２の観点に係る半導体集積回路は、外部回路との間で信号の入出力を行う半導体集積回路であって、所定のゲート電圧が供給されたときに、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達する第１のトランジスタと、制御信号が第１のレベルのときに、第１の電源電圧が供給され、第１のトランジスタのゲートに電圧を供給する第１のゲート電圧供給回路であって、半導体基板内に設けられたウエルにおいて形成され制御信号が第１のレベルのときに第１のトランジスタのゲートに電圧を供給する第２のトランジスタと、ウエルにおいて形成され制御信号が第１のレベルのときにウエルに電圧を供給する第３のトランジスタとを含む第１のゲート電圧供給回路と、第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときに、第１のトランジスタのゲートに電圧を供給する第２のゲート電圧供給回路であって、ウエルにおいて形成され制御信号が第２のレベルのときに第１のトランジスタのゲートに電圧を供給する第４のトランジスタと、ウエルにおいて形成され制御信号が第２のレベルのときにウエルに電圧を供給する第５のトランジスタとを含む第２のゲート電圧供給回路とを具備する。
【００１７】
また、本発明の第１又は第２の観点に係る半導体集積回路は、第１のゲート電圧供給回路に供給される制御信号を反転して第２のゲート電圧供給回路に供給するインバータを具備するようにしても良い。
【００１８】
以上の様に構成した本発明に係る半導体集積回路によれば、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達するトランジスタのゲートに電圧を供給するために、制御信号が第１のレベルのときに第１の電源電圧が供給されて動作する第１のゲート電圧供給回路と、第２の電源電圧が供給されて制御信号が第２のレベルのときに動作する第２のゲート電圧供給回路とを設けたので、第１の電源電圧の供給を停止しても、第２のゲート電圧供給回路を動作させることにより、トランジスタの劣化又は破壊を防止することができる。
【００１９】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成の一部を示す回路図である。この半導体集積回路は、外部入出力端子（パッド）ＰＤと、外部回路との間で信号の受け渡しを行うインターフェース回路１００とを含んでいる。なお、一般的には、複数系統のパッド及びインターフェース回路が設けられるが、図１においては、１系統のパッド及びインターフェース回路のみを示している。
【００２０】
インターフェース回路１００は、入力バッファ１０と、出力ドライバ２０と、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達するトランスファーゲートとして働くＮチャネルＭＯＳトランジスタＱＮ１と、トランジスタＱＮ１のゲートに電圧を供給するゲート電圧供給回路３０及び４０と、制御信号ＣＮを反転して反転制御信号ＣＮバーを出力するインバータ５０と、外部回路から印加される信号をクランプするクランプ回路６０とを有している。
【００２１】
インターフェース回路１００には、主電源として、電源電圧ＨＶＤＤ（本実施形態においては、３．３Ｖとする）が供給され、副電源として、電源電圧ＬＶＤＤ（本実施形態においては、１．８Ｖとする）が供給される。インターフェース回路以外の内部回路には、電源電圧ＬＶＤＤのみが供給される。
【００２２】
外部回路とのアクセスが実行されない非アクセスモードにおいては、制御信号ＣＮがハイレベルとなり、電源電圧ＨＶＤＤの供給が停止されるので、インターフェース回路は動作しない。しかしながら、パッドＰＤには、例えば、５Ｖの電源電圧で動作する外部回路の出力信号が印加されるので、０Ｖ〜５Ｖの電位が印加されることになる。
【００２３】
一方、トランスファーゲートとして働くトランジスタＱＮ１のドレイン・ゲート間の最大定格電圧の絶対値は、電源電圧ＨＶＤＤ（３．３Ｖ）よりは高いが、５Ｖよりも小さい。例えば、トランジスタＱＮ１のゲート酸化膜の厚さは約７０Åであり、ドレイン・ゲート間、及び、ソース・ゲート間の最大定格電圧の絶対値は、４Ｖ〜４．６Ｖの範囲内である。従って、トランジスタＱＮ１のゲート電圧が０Ｖになると、ドレイン・ゲート間の電圧が５Ｖとなり、トランジスタＱＮ１が劣化又は破壊するおそれがある。
【００２４】
そこで、本実施形態においては、電源電圧ＨＶＤＤが供給されて動作するゲート電圧供給回路３０と、電源電圧ＬＶＤＤが供給されて動作するゲート電圧供給回路４０との内のいずれか一方が、トランジスタＱＮ１にゲート電圧を供給するようにしている。
【００２５】
ゲート電圧供給回路３０は、ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２を含んでいる。トランジスタＱＰ１及びＱＰ２のソースには、電源電位ＨＶＤＤが供給され、ゲートには、制御信号ＣＮが印加される。トランジスタＱＰ１のドレインは、トランジスタＱＮ１のゲートに電気的に接続され、トランジスタＱＰ２のドレインは、トランジスタＱＰ１〜ＱＰ５のバックゲート電極に電気的に接続されている。外部回路とのアクセスが実行されるアクセスモード（通常モード）において、制御信号ＣＮがローレベルとなるので、トランジスタＱＰ１及びＱＰ２がオン状態となり、トランジスタＱＮ１のゲートに約３．３Ｖの電圧を供給すると共に、トランジスタＱＰ１〜ＱＰ５のバックゲート電極に約３．３Ｖの電圧を供給する。
【００２６】
ゲート電圧供給回路４０は、ＰチャネルＭＯＳトランジスタＱＰ３及びＱＰ４を含んでいる。トランジスタＱＰ３及びＱＰ４のソースには、電源電圧ＬＶＤＤが供給され、ゲートには、反転制御信号ＣＮバーが供給される。トランジスタＱＰ３のドレインは、トランジスタＱＮ１のゲートに電気的に接続され、トランジスタＱＰ４のドレインは、トランジスタＱＰ１〜ＱＰ５のバックゲート電極に電気的に接続されている。外部回路とのアクセスが実行されない非アクセスモードにおいて、制御信号ＣＮがハイレベルとなって反転制御信号ＣＮバーがローレベルとなるので、トランジスタＱＰ３及びＱＰ４がオン状態となり、トランジスタＱＮ１のゲートに約１．８Ｖの電圧を供給すると共に、トランジスタＱＰ１〜ＱＰ５のバックゲート電極に約１．８Ｖの電圧を供給する。
【００２７】
インバータ５０は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ５とＮチャネルＭＯＳトランジスタＱＮ２とを含み、制御信号ＣＮを反転して反転制御信号ＣＮバーを生成し、これをゲート電圧供給回路４０に供給する。
【００２８】
入力バッファ１０は、電源電圧ＨＶＤＤが供給されて動作するインバータ１１と、電源電圧ＬＶＤＤが供給されて動作するインバータ１２と、制御信号ＣＮがゲートに供給されるＮチャネルＭＯＳトランジスタＱＮ３とを含んでいる。入力バッファ１０は、外部回路とのアクセスが実行されるアクセスモードにおいて、パッドＰＤからトランジスタＱＮ１を介して供給された信号の電圧範囲を電源電圧ＬＶＤＤに適合するように変換し、入力データＤＩＮとして他の内部回路に出力する。トランジスタＱＮ３は、インバータ１１に電源電圧ＨＶＤＤが供給されない非アクセスモードにおいて、インバータ１２の入力電位を固定するために設けられている。
【００２９】
出力ドライバ２０は、イネーブル信号ＥＮがアクティブのときに、他の内部回路から出力された出力データＤＯＵＴの電圧範囲を電源電圧ＨＶＤＤに適合するように変換し、トランジスタＱＮ１を介してパッドＰＤに供給する。一方、イネーブル信号ＥＮが非アクティブのときには、出力ドライバ２０の出力端子は、ハイインピーダンス状態となる。なお、出力ドライバ２０は、電源電圧ＨＶＤＤの供給が停止されたときに外部回路から信号が供給されてもリーク電流が発生しないように、フェールセーフ機能を有している。
【００３０】
クランプ回路６０は、直列に接続されたＮチャネルＭＯＳトランジスタＱＮ４〜ＱＮ８を含んでいる。トランジスタＱＮ８のゲートには、制御信号ＣＮが印加されており、外部回路とのアクセスが実行されない非アクセスモードにおいて、制御信号ＣＮがハイレベルとなるので、トランジスタＱＮ８がオン状態となり、クランプ回路６０が動作する。トランジスタＱＮ４〜ＱＮ７の各々は飽和接続されており、ＮチャネルＭＯＳトランジスタのしきい電圧ＶＴＮが約０．６Ｖであるとすると、入力バッファ１０の入力端子に印加される電位がしきい電圧ＶＴＮの４倍の約２．４Ｖ以上とならないように、入力信号をクランプする。一方、外部回路とのアクセスが実行されるアクセスモードにおいては、制御信号ＣＮがローレベルとなるので、トランジスタＱＮ８がオフ状態となり、クランプ回路６０は動作しない。
【００３１】
次に、図１に示すトランジスタＱＮ１と、ゲート電圧供給回路３０及び４０の動作について説明する。
トランスファーゲートとして働くトランジスタＱＮ１のドレインは、パッドＰＤに電気的に接続されており、ソースは、入力バッファ１０の入力端子と、出力ドライバ２０の出力端子と、クランプ回路６０とに電気的に接続されている。トランジスタＱＮ１のゲート（ノードＮ１）に所定の電圧が供給されると、トランジスタＱＮ１はオン状態となり、パッドＰＤを介して外部回路と内部回路との間で信号を伝達する。トランジスタＱＮ１のしきい電圧ＶＴＮは、理想的には０Ｖであることが望ましく、例えば、しきい電圧ＶＴＮが約０．２Ｖ以下であるトランジスタが使用される。
【００３２】
外部回路とのアクセスが実行されるアクセスモード（通常モード）においては、ゲート電圧供給回路３０のトランジスタＱＰ１がオン状態となり、電源電位ＨＶＤＤからトランジスタＱＰ１を介してトランジスタＱＮ１のゲートに、約３．３Ｖの電圧が供給される。
【００３３】
一方、外部回路とのアクセスが実行されない非アクセスモードにおいては、ゲート電圧供給回路４０のトランジスタＱＰ３がオン状態となり、電源電位ＬＶＤＤからトランジスタＱＰ３を介してトランジスタＱＮ１のゲートに、約１．８Ｖの電圧が供給される。
【００３４】
ここで、アクセスモード（通常モード）から非アクセスモードに移行する際に、電源電位ＨＶＤＤが３．３Ｖから０Ｖに減衰するまでに長い時間がかかったとしても、ゲート電圧供給回路３０及び４０は、制御信号ＣＮ又は反転制御信号ＣＮバーに従って動作を切り換えるので、トランジスタＱＮ１のゲートにおける電位が不安定となることはない。ただし、トランジスタＱＰ１及びＱＰ３として通常のトランジスタを使用すると、以下に説明するような問題点が生じる。
【００３５】
通常、ＰチャネルＭＯＳトランジスタのバックゲート電極には、電源電位が印加される。即ち、トランジスタＱＰ１のバックゲート電極には、電源電位ＨＶＤＤ（３．３Ｖ）が印加され、トランジスタＱＰ３のバックゲート電極には、電源電位ＬＶＤＤ（１．８Ｖ）が印加される。
【００３６】
図２は、図１に示すトランジスタＱＰ１及びＱＰ３を通常の構造とした場合の問題点を説明するための図である。図２に示すように、Ｐ型の半導体基板２００内には、Ｎウエル２１０及び２２０が形成されている。Ｎウエル２１０上には、トランジスタＱＰ１のゲート電極２１８が、ゲート絶縁膜を介して形成されている。また、Ｎウエル２２０上には、トランジスタＱＰ３のゲート電極２２８が、ゲート絶縁膜を介して形成されている。
【００３７】
Ｎウエル２１０内には、トランジスタＱＰ１のドレイン・ソースとなるＰ型不純物拡散領域２１２及び２１４と、トランジスタＱＰ１のバックゲート電極に相当するＮ型不純物拡散領域２１６とが形成されている。また、Ｎウエル２２０内には、トランジスタＱＰ３のドレイン・ソースとなる不純物拡散領域２２２及び２２４と、トランジスタＱＰ３のバックゲート電極に相当するＮ型不純物拡散領域２２６とが形成されている。
【００３８】
トランジスタＱＰ１及びＱＰ３のドレインとなるＰ型不純物拡散領域２１２及び２２２は、トランジスタＱＮ１のゲート（ノードＮ１）に電気的に接続される。トランジスタＱＰ１のソースとなるＰ型不純物拡散領域２１４及びバックゲート電極に相当するＮ型不純物拡散領域２１６には、電源電圧ＨＶＤＤ（３．３Ｖ）が供給される。一方、トランジスタＱＰ３のソースとなるＰ型不純物拡散領域２２４及びバックゲート電極に相当するＮ型不純物拡散領域２２６には、電源電圧ＬＶＤＤ（１．８Ｖ）が供給される。また、トランジスタＱＰ１のゲート電極２１８には、制御信号ＣＮが印加され、トランジスタＱＰ３のゲート電極２２８には、反転制御信号ＣＮバーが印加される。
【００３９】
ここで、制御信号ＣＮがローレベルとなって、トランジスタＱＰ１がオン状態となり、トランジスタＱＰ３がオフ状態となる場合を考える。このとき、トランジスタＱＰ３はオフ状態であるにもかかわらず、Ｐ型不純物拡散領域２２２とＮウエル２２０との接合面（ＰＮ接合）が順方向にバイアスされることにより、Ｐ型不純物拡散領域２１４からＮウエル２１０を介してＰ型不純物拡散領域２１２に流れる電流の一部が、Ｐ型不純物拡散領域２２２からＮウエル２２０を介してＰ型不純物拡散領域２２６に流れ込み、異なる電源電位間にリーク電流が流れてしまう。そのようなリーク電流を防止するために、本実施形態においては、図３に示すような構造を採用している。
【００４０】
図３は、本実施形態におけるトランジスタＱＰ１〜ＱＰ４の構造を示す図である。図３に示すように、Ｐ型の半導体基板３００内には、Ｎウエル３１０が形成されている。Ｎウエル３１０上には、トランジスタＱＰ１のゲート電極３１８、トランジスタＱＰ２のゲート電極３２８、トランジスタＱＰ３のゲート電極３３８、及び、トランジスタＱＰ４のゲート電極３４８が、それぞれゲート絶縁膜を介して形成されている。
【００４１】
Ｎウエル３１０内には、トランジスタＱＰ１のドレイン・ソースとなるＰ型不純物拡散領域３１２及び３１４と、トランジスタＱＰ２のドレイン・ソースとなるＰ型不純物拡散領域３２２及び３２４と、トランジスタＱＰ３のドレイン・ソースとなるＰ型不純物拡散領域３３２及び３３４と、トランジスタＱＰ４のドレイン・ソースとなるＰ型不純物拡散領域３４２及び３４４とが形成されている。トランジスタＱＰ１〜ＱＰ４のバックゲートは、実質的に共通化されており、バックゲート電極に相当するＮ型不純物拡散領域３２６及び３４６が、トランジスタＱＰ２及びＱＰ４のドレインとなるＰ型不純物拡散領域３２２及び３４２に電気的に接続されている。
【００４２】
トランジスタＱＰ１及びＱＰ３のドレインとなるＰ型不純物拡散領域３１２及び３３２は、トランジスタＱＮ１のゲート（ノードＮ１）に電気的に接続される。トランジスタＱＰ１及びＱＰ２のソースとなるＰ型不純物拡散領域３１４及び３２４には、電源電圧ＨＶＤＤ（３．３Ｖ）が供給され、トランジスタＱＰ３及びＱＰ４のソースとなるＰ型不純物拡散領域３３４及び３４４には、電源電圧ＬＶＤＤ（１．８Ｖ）が供給される。また、トランジスタＱＰ１及びＱＰ２のゲート電極３１８及び３２８には、制御信号ＣＮが印加され、トランジスタＱＰ３及びＱＰ４のゲート電極３３８及び３４８には、反転制御信号ＣＮバーが印加される。
【００４３】
このような構成によれば、外部回路とのアクセスが実行されるアクセスモード（通常モード）において、制御信号ＣＮがローレベルとなるので、トランジスタＱＰ１及びＱＰ２がオン状態となり、トランジスタＱＰ３及びＱＰ４がオフ状態となる。トランジスタＱＰ２がオン状態となることにより、Ｎ型不純物拡散領域３２６を介して、Ｎウエル３１０が、約３．３Ｖとなるように充電される。その結果、トランジスタＱＰ３及びＱＰ４におけるＰＮ接合が順方向にバイアスされることはなくなり、リーク電流は発生しない。
【００４４】
一方、外部回路とのアクセスが実行されない非アクセスモードにおいては、制御信号ＣＮがハイレベルとなるので、トランジスタＱＰ１及びＱＰ２がオフ状態となり、トランジスタＱＰ３及びＱＰ４がオン状態となる。トランジスタＱＰ４がオン状態となることにより、Ｎ型不純物拡散領域３４６を介して、Ｎウエル３１０が、約１．８Ｖとなるように充電される。電源電圧ＨＶＤＤは０Ｖとなっているが、トランジスタＰ１及びＱＰ２におけるＰＮ接合が順方向にバイアスされることがないので、リーク電流は発生しない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の構成の一部を示す回路図。
【図２】トランジスタを通常の構造とした場合の問題点を説明するための図。
【図３】本実施形態におけるトランジスタＱＰ１〜ＱＰ４の構造を示す図。
【図４】従来のインターフェース回路の構成の一部を示す回路図。
【図５】パッド電位とトランスファーゲートの入出力電位との関係を示す図。
【図６】図４の回路において３．３Ｖ電源の供給が停止された場合を示す回路図。
【符号の説明】
１０ 入力バッファ、 １１、１２ インバータ、 ２０ 出力ドライバ、 ３０、４０ ゲート電圧供給回路、 ５０ インバータ、 ６０ クランプ回路、 １００ インターフェース回路、 ３００ 半導体基板、 ３１０ Ｎウエル、 ３１８、３２８、３３８、３４８ ゲート電極、 ３１２、３１４、３２２、３２４、３３２、３３４、３４２、３４４ Ｐ型不純物拡散領域、 ３２６、３４６ Ｎ型不純物拡散領域、 ＰＤ 外部入出力端子（パッド）、 ＱＰ１〜ＱＰ５ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ８ ＮチャネルＭＯＳトランジスタ
Claims (3)
- 外部回路との間で信号の入出力を行う半導体集積回路であって、
所定のゲート電圧が供給されたときに、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達するトランジスタと、
制御信号が第１のレベルのときに、第１の電源電圧が供給され、前記トランジスタのゲートに前記第１の電源電圧を供給する第１のゲート電圧供給回路と、
前記第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときに、前記トランジスタのゲートに前記第２の電源電圧を供給する第２のゲート電圧供給回路と、
前記第１の電源電圧が供給されたときに、前記トランジスタを介して外部回路に信号を出力し、前記第１の電源電圧が供給されていないときに、外部回路から信号が供給されてもリーク電流を発生しない出力ドライバと、
前記第１及び第２の電源電圧が供給されたときに、外部回路から前記トランジスタを介して入力される信号の電圧範囲を前記第２の電源電圧に適合するように変換する入力バッファと、
を具備する半導体集積回路。 - 外部回路との間で信号の入出力を行う半導体集積回路であって、
所定のゲート電圧が供給されたときに、ドレイン・ソースを介して外部回路と内部回路との間で信号を伝達する第１のトランジスタと、
制御信号が第１のレベルのときに、第１の電源電圧が供給され、前記第１のトランジスタのゲートに電圧を供給する第１のゲート電圧供給回路であって、半導体基板内に設けられたウエルにおいて形成され制御信号が第１のレベルのときに前記第１のトランジスタのゲートに電圧を供給する第２のトランジスタと、前記ウエルにおいて形成され制御信号が第１のレベルのときに前記ウエルに電圧を供給する第３のトランジスタとを含む前記第１のゲート電圧供給回路と、
前記第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときに、前記第１のトランジスタのゲートに電圧を供給する第２のゲート電圧供給回路であって、前記ウエルにおいて形成され制御信号が第２のレベルのときに前記第１のトランジスタのゲートに電圧を供給する第４のトランジスタと、前記ウエルにおいて形成され制御信号が第２のレベルのときに前記ウエルに電圧を供給する第５のトランジスタとを含む前記第２のゲート電圧供給回路と、
を具備する半導体集積回路。 - 前記第１のゲート電圧供給回路に供給される制御信号を反転して前記第２のゲート電圧供給回路に供給するインバータをさらに具備する請求項１又は２記載の半導体集積回路。
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