JP3693049B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部アクセスが実行されない非アクセスモードにおいて、外部との信号の受け渡しを行うインタフェース回路の動作を停止する半導体集積回路に関し、特に、インタフェース回路に印加される電源電圧よりも高電位の外部信号の受け取りを可能とするインタフェース回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
各種電子機器に含まれるＩＣやＬＳＩ（半導体集積回路）などの電子デバイスは、省電力化を図るために、供給される電源電圧の低電圧化が図られており、３．３Ｖあるいは３Ｖ等（以下、「３Ｖ系」とも呼ぶ。）の電源電圧で動作するものがある。また、さらには、１．８Ｖあるいは１．５Ｖ等（以下、「１Ｖ系」とも呼ぶ。）の電源電圧で動作するものもある。
【０００３】
しかしながら、電子機器に実装される電子デバイスの全てが同様に低電圧化されているわけではなく、従来の５Ｖ等（以下、「５Ｖ系」とも呼ぶ。）の電源電圧で動作する電子デバイスと、３Ｖ系の電源電圧で動作する電子デバイスとが混在している場合がある。
【０００４】
３Ｖ系の電源電圧で動作する電子デバイス（以下、単に「３Ｖ系の電子デバイス」と呼ぶ。）を構成するトランジスタのゲート電極の最大定格電圧（「耐圧」とも呼ぶ。）は、３Ｖ系の電源電圧よりも高いが、５Ｖ系の電源電圧で動作する電子デバイス（以下、単に「５Ｖ系の電子デバイス」と呼ぶ。）を構成するトランジスタにおける耐圧に比べて低く、５Ｖ系の電子デバイスから出力される信号（以下、「５Ｖ系の信号」と呼ぶ。）の電位よりも低いことが一般的である。このため、３Ｖ系の電子デバイスに対して、外部から５Ｖ系の信号を入力することができないことになる。
【０００５】
そこで、以下に示すように、この耐圧の問題を解決して、３Ｖ系の電子デバイスにおいて、３Ｖ系の電子デバイスから出力された信号（以下、「３Ｖ系の信号」と呼ぶ。）だけでなく、５Ｖ系の信号も受け取り可能とする方式が考えられている。
【０００６】
図６は、３Ｖ系および５Ｖ系の両方の信号を受け取ることができるインタフェース回路を示す説明図である。図６（Ａ）に示すように、このインタフェース回路には、外部入力端子（パッド）ＰＤと、入力バッファＩＢとの間にｎ型ＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」とも呼ぶ。）によるトランスファゲートＱＴＮ（「トランスミッションゲート」とも呼ぶ。）が設けられている。そして、このトランスファゲートＱＴＮのゲート電極Ｇには、入力バッファＩＢに供給される電源電圧と同じ３Ｖ系の電圧（本例では３．３Ｖ）がゲート電圧ＶGとして印加されている。
【０００７】
図６（Ｂ）に示すように、トランスファゲートＱＴＮのドレイン電極Ｄの電位ＶDは、外部入力パッドＰＤから入力される入力データ信号の電位VPDに等しく、電位ＶPDの変化に応じて変化する。具体的には、電位ＶPDが０Ｖから５Ｖに変化した場合、ドレイン電極Ｄの電位ＶDも０Ｖ〜５Ｖに変化する。一方、ソース電極Ｓの電位ＶSは、電位ＶPDがゲート電圧ＶG（＝３．３Ｖ）に対してしきい値電圧ＶTNだけ低い電圧（ＶG−ＶTN）［Ｖ］よりも低い間は、電位ＶPDの変化に応じて変化するが、それ以上の場合は、（ＶG−ＶTN）［Ｖ］で一定となる。従って、このインタフェース回路においては、入力バッファＩＢを構成しているＭＯＳトランジスタの耐圧よりも高い５Ｖ系の信号を、トランスファゲートＱＴＮを介して外部入力パッドＰＤから入力することによって、電源電圧（３．３Ｖ）よりも低い信号に変換して、入力バッファＩＢに入力することができる。
【０００８】
なお、外部入力パッドＰＤから入力される外部データ信号の信号電位が５Ｖであるとすると、トランスファゲートＱＴＮのドレイン電極Ｄに印加されるドレイン電圧ＶDは５Ｖとなる。従って、トランスファゲートＱＴＮのドレイン電極Ｄとゲート電極Ｇとの間のドレイン−ゲート間電圧ＶDGは１．７Ｖとなる。また、外部入力パッドＰＤから入力される外部データ信号の信号電位が０Ｖであるとすると、トランスファゲートＱＴＮのドレイン電極Ｄに印加されるドレイン電圧ＶDは０Ｖとなる。従って、トランスファゲートＱＴＮのドレイン−ゲート間電圧ＶDGは−３．３Ｖとなる。ここで、３．３Ｖ系の電源電圧で動作する回路に通常利用されるＭＯＳトランジスタとしては、少なくとも、ゲート電極に許容される最大定格電圧（耐圧）が電源電圧３．３Ｖよりも高く、ドレイン−ゲート間電圧に許容される最大定格電圧も電源電圧３．３Ｖよりも高いＭＯＳトランジスタが用いられる。従って、トランスファゲートＱＴＮのドレイン電極とゲート電極との間に印加される電圧は、最大定格電圧よりも低くなっていることがわかる。
【０００９】
【発明が解決しようとする課題】
ここで、電子デバイスの省電力化をさらに図るために、インタフェース回路の供給電源電圧を３Ｖ系とし、電子デバイスの内部回路の供給電源電圧を３Ｖ系の電圧よりも低い１Ｖ系の電圧とするとともに、外部アクセスが実行されない非アクセスモードにおいて、３Ｖ系の電源電圧の供給を停止（遮断）して、インタフェース回路の動作を停止する電子デバイスが考えられている。
【００１０】
しかしながら、このような電源供給が遮断されるインタフェース回路として上記図６に示した構成を適用するとすると、次の問題が発生する。すなわち、図７において、３．３Ｖの電源電圧の供給が停止されると、トランスファゲートＱＴＮのゲート電極Ｇに印加されるゲート電圧ＶGが３．３Ｖから０Ｖとなる。
【００１１】
この場合、外部入力パッドＰＤの接続先が、他のデバイスと共通の信号線、例えば、バスであった場合、他のデバイスに供給される外部データ信号であっても外部入力パッドＰＤから入力されることになる。このとき、トランスファゲートＱＴＮのドレイン−ゲート間電圧ＶDGがほぼ５Ｖとなってしまう。
【００１２】
ここで、トランスファゲートＱＴＮの耐圧は、動作速度を考慮すると低い方が好ましく、３．３Ｖ系の電源電圧で動作する回路を構成するＭＯＳトランジスタには、５Ｖよりも低く、ドレイン−ゲート間電圧ＶDGに許容される最大定格電圧も５Ｖよりも低いトランジスタが用いられることが一般的である。
【００１３】
従って、トランスファゲートＱＴＮを構成するｎＭＯＳトランジスタのゲートードレイン間電圧ＶDGが、許容されている最大定格電圧よりも高くなってしまい、素子の信頼性の劣化を招く要因となる。特に、絶対最大定格電圧よりも高くなると素子の故障等を招く要因ともなりうる。
【００１４】
従って、インタフェース回路への電源供給が遮断される非アクセスモードにおいても、インタフェース回路に供給される電源電圧よりも高く、インタフェース回路を構成するＭＯＳトランジスタのゲート電極に許容される最大定格電圧よりも高い電位の信号の入力を許容するインタフェース回路の実現が望まれている。
【００１５】
この発明は、従来技術における上述の課題を解決するためになされたものであり、非アクセスモードの場合に、インタフェース回路への電源供給が遮断される半導体集積回路において、インタフェース回路に供給される電源電圧よりも高く、インタフェース回路を構成するトランジスタのゲート電極に許容される最大定格電圧よりも高い電位の信号の入力を許容する技術を提供することを目的とする。
【００１６】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の半導体集積回路は、
電源電圧として印加される比較的高い第１の電圧と比較的低い第２の電圧のうち、外部からの信号を受け取るためのインタフェース回路に印加される前記第１の電圧の供給が遮断されることにより、外部アクセスが実行されない非アクセスモードにおいて、前記インタフェース回路の動作を停止することが可能な半導体集積回路であって、
前記インタフェース回路は、
前記第１の電圧が電源電圧として少なくとも印加されて動作する入力バッファと、
外部入力端子と、前記入力バッファの入力端との間で接続され、前記外部入力端子から入力される外部信号を前記入力バッファの入力端に伝えるためのトランスファゲートと、
前記トランスファゲートのゲート電極に印加するゲート電圧を出力するゲート電圧制御回路と、を備えており、
前記ゲート電圧制御回路は、
外部アクセスが実行されるアクセスモードにおいて、前記第１の電圧に基づいて生成された電圧を前記ゲート電圧として出力し、
前記非アクセスモードにおいて、前記第２の電圧に基づいて生成された電圧を前記ゲート電圧として出力することを特徴とする。
【００１７】
上記構成の半導体集積回路によれば、従来問題となっていた、外部アクセスが実行されない非アクセスモードにおいて、インタフェース回路への第１の電圧を有する電源電圧の供給が遮断された場合に、トランスファゲートのゲート電極に第２の電圧に基づいて生成された電圧を印加することができる。これにより、発明が解決しようとする課題で説明したように、トランスファゲートのゲート電極の電位が０Ｖとなって、トランスファゲートのドレインーゲート間電圧が、許容される最大定格電圧よりも大きくなることを防止することができる。
【００１８】
ここで、前記ゲート電圧制御回路は、同一のｎ型基板領域内に形成された４つのｐ型ＭＯＳトランジスタにより構成されており、
前記４つのｐ型ＭＯＳトランジスタのうち、
第１のｐ型ＭＯＳトランジスタは、ソース電極に前記第１の電圧が印加され、ドレイン電極に前記トランスファゲートのゲート電極が接続されており、前記アクセスモードにおいてオン状態となって、前記第１の電圧にほぼ等しい電圧を前記トランスファゲートのゲート電極に出力し、
第２のｐ型ＭＯＳトランジスタは、ソース電極に前記第２の電圧が印加され、ドレイン電極に前記トランスファゲートのゲート電極が接続されており、前記非アクセスモードにおいてオン状態となって、前記第２の電圧にほぼ等しい電圧を前記トランスファゲートのゲート電極に出力し、
第３のｐ型ＭＯＳトランジスタは、ソース電極に前記第１の電圧が印加され、ドレイン電極に前記ｎ型基板領域の第１の電極が接続されており、前記アクセスモードにおいてオン状態となって、前記ｎ型基板領域の電位が前記第１の電圧にほぼ等しくなるように充電し、
第４のｐ型ＭＯＳトランジスタは、ソース電極に前記第２の電圧が印加され、ドレイン電極に前記ｎ型基板領域の第２の電極が接続されており、前記非アクセスモードにおいてオン状態となって、前記ｎ型基板領域の電位が前記第２の電圧にほぼ等しくなるように充電することが好ましい。
【００１９】
上記構成によれば、ゲート電圧制御回路を半導体集積回路内に容易に形成することができる。
【００２０】
なお、前記インタフェース回路を構成する各ＭＯＳトランジスタは、ゲート電極の最大定格電圧が、前記第１の電圧よりも高く、前記外部信号のハイレベルの電圧に相当する第３の電圧よりも低いＭＯＳトランジスタであり、
前記第２の電圧は、前記第３の電圧と前記第２の電圧との電圧差が前記最大定格電圧よりも低い電圧であることが好ましい。
【００２１】
上記第１の電圧と第２の電圧と第３の電圧の関係を有する半導体集積回路では、外部アクセスが実行されない非アクセスモードの場合に、インタフェース回路への第１の電圧を有する電源電圧の供給が遮断されて、トランスファゲートのドレインーゲート間電圧が許容される最大定格電圧よりも大きくなることを効果的に防止することができる。なお、最大定格電圧には、絶対最大定格電圧も含まれる。
【００２２】
なお、例えば、前記第１の電圧を３Ｖ〜３．６Ｖとし、前記第２の電圧を１．６５Ｖ〜１．９５Ｖとし、前記第３の電圧を４．５Ｖ〜５．５Ｖとすることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順に従って説明する。
Ａ．インタフェース回路の構成：
Ｂ．ゲート電圧制御回路の構成および動作：
Ｂ１．ゲート電圧制御回路
Ｂ２．アクセスモードにおける動作：
Ｂ３．非アクセスモードにおける動作：
Ｃ．実施例の効果：
Ｄ．変形例：
【００２４】
Ａ．インタフェース回路の構成：
図１は、本発明の一実施例としての半導体集積回路に含まれるインタフェース回路の回路図である。この半導体集積回路は、外部との信号の受け渡しを行うためのインタフェース回路を含むインタフェースブロックと、種々の内部回路を含む内部ブロックとに大きく分けられる。この集積回路には図示しない２種類の電源入力端子ＨＶｄｄ，ＬＶｄｄから２種類の電源電圧が供給される。第１の電源入力端子ＨＶｄｄの電圧は（３．３±０．３）Ｖで、第２の電源入力端子ＬＶｄｄの電圧は（１．８±０．１５）Ｖであるとする。なお、以下では、第１の電源入力端子ＨＶｄｄの電圧を第１の電源ＨＶｄｄあるいは第１の電源電圧ＨＶｄｄと呼び、第２の電源入力端子ＬＶｄｄの電圧を第２の電源ＬＶｄｄあるいは第２の電源電圧ＬＶｄｄと呼ぶ。第１の電源ＨＶｄｄはインタフェース回路用の電源あり、第２の電源ＬＶｄｄは内部回路用の電源である。また、「（３．３±０．３）Ｖ」とは、標準電圧が３．３Ｖで、誤差範囲が±０．３Ｖであることを意味しており、第１の電源電圧ＨＶｄｄは３Ｖ〜３．６Ｖの範囲内のいずれかの電圧値を取りうることを意味している。他の電圧も同様である。
【００２５】
図１は、インタフェースブロックに含まれる１つのインタフェース回路１００を示している。このインタフェース回路１００は、入力バッファ１１０と、出力ドライバ１２０と、トランスファゲート１３０と、ゲート電圧制御回路１４０とから構成されている。各回路を構成するｐ型ＭＯＳトランジスタ（以下、単に「ｐＭＯＳトランジスタ」と呼ぶ。）およびｎ型ＭＯＳトランジスタ（以下、単に「ｎＭＯＳトランジスタ」と呼ぶ。）は、ゲート酸化膜の厚さｔｏｘ≒７０Åであり、ゲート電極、ゲート−ドレイン間、およびゲートソース間に許容される絶対最大定格電圧は４〜４．６Ｖの範囲内であるとして説明する。
【００２６】
入力バッファ１１０は、２つのＣＭＯＳタイプのインバータ１１２，１１４により構成されている。入力バッファ１１０の入力端ｎ２は第１のインバータ１１２の入力端となり、第１のインバータ１１２の出力端ｎ３は第２のインバータ１１４の入力端に接続されている。第２のインバータ１１４の出力端は入力バッファ１１０の出力端ｎ４となる。第１のインバータ１１２の一方の電源入力端は、第１の電源端子ＨＶｄｄに接続されて、インタフェース回路用の第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。第２のインバータ１１４の一方の電源入力端は、第２の電源端子ＬＶｄｄに接続されて、内部回路用の第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。
【００２７】
入力バッファ１１０は、トランスファゲート１３０を介して入力される外部データ信号Ｄｉｎ−ｅｘｔを入力データ信号Ｄｉｎとして内部ブロックの図示しない内部回路へ出力する。
【００２８】
なお、第１のインバータ１１２の出力端ｎ３と接地電位ＧＮＤとの間には、ドレイン電極がノードｎ３に接続され、ソース電極が接地電位ＧＮＤに接続されたｎＭＯＳトランジスタ１１６が挿入されている。また、このｎＭＯＳトランジスタ１１６のゲート電極は、内部ブロックの図示しない制御回路からのインタフェ−ス制御信号ＩＦｃｎｔが入力される制御信号入力端ｎ５に接続されている。
【００２９】
インタフェース制御信号ＩＦｃｎｔは、第１の電源ＨＶｄｄとして３．３Ｖの電圧が供給されて、外部アクセスが実行されるアクセスモードにおいてロウレベル（”Ｌ”レベル）となり、第１の電源ＨＶｄｄの供給が遮断されて、外部アクセスが実行されない非アクセスモードにおいてハイレベル（”Ｈ”レベル）となる。インタフェース制御信号ＩＦｃｎｔは内部ブロック内の内部回路により生成され、”Ｈ”レベルはほぼ第２の電源電圧に等しい電圧であり、”Ｌ”レベルは接地電位ＧＮＤに等しい電圧（ほぼ０Ｖ）である。
【００３０】
このｎＭＯＳトランジスタ１１６は、以下で説明するようにクランプ回路として機能する。非アクセスモードにおいて、第１の電源ＨＶｄｄの電圧は３．３Ｖから０Ｖとなり、第１のインバータ１１２の動作は停止するので、出力端ｎ３のレベルは不安定となる。このとき、インタフェース制御信号ＩＦｃｎｔが”Ｈ”レベルとなるので、ｎＭＯＳトランジスタ１１６はオン状態となって出力端ｎ３の電位を、接地電位ＧＮＤ、すなわち、”L”レベルに固定する。なお、アクセスモードにおいては、ｎＭＯＳトランジスタ１１６はオフ状態となるので、出力端ｎ３の電位は、入力端ｎ２のレベルに応じて変化する。
【００３１】
出力ドライバ１２０も、ＣＭＯＳタイプの回路により構成されている。出力ドライバ１２０の一方の電源入力端は第１の電源端子ＨＶｄｄに接続されて、インタフェース回路用の第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。データ入力端ｎ６には、内部ブロックの図示しない内部回路から出力されるデータ信号Ｄｏｕｔが入力されており、出力端は入力バッファ１１０の入力端ｎ２に接続されている。なお、入力されるデータ信号Ｄｏｕｔの出力可否を決定するイネーブル信号入力端ｎ８には、内部ブロックの図示しない制御回路から出力されるイネーブル信号Ｄｅｎｂが入力されている。イネーブル信号Ｄｅｎｂがアクティブの場合、データ入力端ｎ６から入力されるデータ信号Ｄｏｕｔがトランスファゲート１３０を介して外部入出力パッド１５０から出力される。イネーブル信号Ｄｅｎｂが非アクティブの場合、出力ドライバ１２０の出力端はハイインピーダンスとなるので、実効的に入力バッファ１１０の入力端ｎ２から切り離される。なお、この出力ドライバ１２０としては、第１の電源電圧ＨＶｄｄの供給が遮断されたとき、入力端ｎ２に外部信号が入力されたとしても、回路内部にリーク電流等が発生するのを防止することが可能なフェ−ルセーフ機能を備えた出力バッファが用いられる。このフェ−ルセーフ機能を備えた出力ドライバは、一般的であるのでここでは説明を省略する。
【００３２】
トランスファゲート１３０は、ｎＭＯＳトランジスタにより構成されており、ドレイン電極は接続端ｎ１を介して外部入出力パッド１５０に接続されている。また、ソース電極は入力バッファ１１０の入力端ｎ２に接続されており、ゲート電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。なお、このｎＭＯＳトランジスタとしては、インタフェース回路１００の他の回路を構成するｎＭＯＳトランジスタよりも低いしきい値電圧ＶTNを有するトランジスタが利用されている。このしきい値電圧ＶTNは、小さい方が好ましく、理想的には０Ｖである。本例では、例えば、約０．２Ｖ以下のｎＭＯＳトランジスタが利用される。
【００３３】
なお、入力バッファ１１０の入力端ｎ２と接地電位ＧＮＤとの間には、４個のｎＭＯＳトランジスタ１３１〜１３４をカスケード接続したクランプ回路が設けられている。接地電位ＧＮＤに接続されているｎＭＯＳトランジスタ１３１のゲート電極は入力バッファ１１０の制御信号入力端ｎ５に接続されており、上記入力バッファ１１０に含まれるｎＭＯＳトランジスタ１１６と同様に、インタフェ−ス制御信号ＩＦｃｎｔが入力される。他のｎＭＯＳトランジスタ１３２，１３３，１３４は、ゲート電極とドレイン電極とが接続されて、ダイオードを構成している。このクランプ回路は、非アクセスモードにおいて、ｎＭＯＳトランジスタ１３１がオン状態となると、入力端ｎ２から接地電位ＧＮＤに電流が流れて、例えば、各トランジスタのしきい値電圧ＶTNを約０．６Ｖとすると、入力端ｎ２の電位が、しきい値電圧ＶTNの４倍の約２．４Ｖ以上とならないようにクランプする。アクセスモードにおいては、ｎＭＯＳトランジスタ１３１がオフ状態となるので、このクランプ回路は動作せず、入力端ｎ２の電位は、トランスファゲート１３０を介して入力される外部データ信号Ｄｉｎ−ｅｘｔの変化に応じて変化する。
【００３４】
ゲート電圧制御回路１４０は、トランスファゲート１３０のゲート電極に印加するためのゲート電圧を、アクセスモードか非アクセスモードかに応じて出力端ｎ７を介してトランスファゲート１３０のゲート電極に出力する。
【００３５】
Ｂ．ゲート電圧制御回路の構成および動作：
Ｂ１．ゲート電圧制御回路の構成：
ゲート電圧制御回路１４０は、４つのｐＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４により構成されている。第１のｐＭＯＳトランジスタＱＰ１のソース電極は第１の電源入力端子ＨＶｄｄに接続されており、ドレイン電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。ゲート電極は入力バッファ１１０の制御信号入力端ｎ５に接続されており、インタフェ−ス制御信号ＩＦｃｎｔが入力される。この第１のｐＭＯＳトランジスタＱＰ１は、後述するように第１の電源電圧ＨＶｄｄを、トランスファゲート１３０のゲート電圧としてゲート電極に印加するための第１のスイッチ回路として機能する。
【００３６】
第２のｐＭＯＳトランジスタＱＰ２のソース電極は第２の電源入力端子ＬＶｄｄに接続されており、ドレイン電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。ゲート電極は第１の電源入力端子ＨＶｄｄに接続されており、第１の電源電圧ＨＶｄｄがゲート電圧としてゲート電極に印加される。この第２のｐＭＯＳトランジスタＱＰ２は、後述するように第２の電源電圧ＬＶｄｄを、トランスファゲート１３０のゲート電圧としてゲート電極に印加するための第２のスイッチ回路として機能する。
【００３７】
ここで、ｐＭＯＳトランジスタのバックゲート電極には、通常、電源電圧が印加される。例えば、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極には、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が印加され、第２のｐＭＯＳトランジスタＱＰ２のバックゲート電極には、第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）が印加される。しかしながら、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極に第１の電源電ＨＶｄｄが印加され、第２のｐＭＯＳトランジスタＱＰ２のバックゲート電極に第２の電源電圧ＬＶｄｄが印加されると、以下のような問題が発生する。
【００３８】
図２は、第１および第２のｐＭＯＳトランジスタＱＰ１，ＱＰ２のバックゲート電極をそれぞれに対応する電源電圧ＨＶｄｄ、ＬＶｄｄに接続した場合の断面構造を概略的に示す説明図である。第１のトランジスタＱＰ１は、ｐ型半導体基板２００に形成されたＮウェル２１０（「ｎ型基板領域」あるいは「バックゲート」とも呼ぶ。）内に形成されている。Ｎウェル２１０内にはドレイン電極用のｐ型不純物領域２１２（以下、単に「ドレイン電極」とも呼ぶ。）と、ソース電極用のｐ型不純物領域２１４（以下、単に「ソース電極」とも呼ぶ。）と、バックゲート電極用のｎ型不純物領域２１６（以下、単に「バックゲート電極」とも呼ぶ。）が形成されている。２つのｐ型不純物領域２１２，２１４の間のＮウェル２１０（チャネル領域）の表面上には第１のｐＭＯＳトランジスタＱＰ１のゲート電極２１８が形成されている。
【００３９】
同様に、第２のトランジスタＱＰ２は、ｐ型半導体基板２００に形成されたＮウェル２２０内に形成されている。Ｎウェル２２０内にはドレイン電極用のｐ型不純物領域２２２（以下、単に「ドレイン電極」とも呼ぶ。）と、ソース電極用のｐ型不純物領域２２４（以下、単に「ソース電極」とも呼ぶ。）と、バックゲート電極用のｎ型不純物領域２２６（以下、単に「バックゲート電極」とも呼ぶ。）が形成されている。２つのｐ型不純物領域２２２，２２４の間のＮウェル２２０（チャネル領域）の表面上には第２のｐＭＯＳトランジスタＱＰ２のゲート電極２２８が形成されている。
【００４０】
第１のｐＭＯＳトランジスタＱＰ１のソース電極２１４およびバックゲート電極２１６は、第１の電源端子ＨＶｄｄ（３．３Ｖ）に接続されている。第２のｐＭＯＳＯトランジスタＱＰ２のソース電極２２４およびバックゲート電極２２６は、第２の電源端子ＬＶｄｄ（１．８Ｖ）に接続されている。第１のｐＭＯＳトランジスタのドレイン電極２１２と第２のｐＭＯＳＯトランジスタのドレイン電極２２２とは、出力端ｎ７として共通に接続されている。第１のｐＭＯＳＯトランジスタＱＰ１のゲート電極２１８にはインタフェース制御信号ＩＦｃｎｔが入力される。第２のｐＭＯＳトランジスタＱＰ２のゲート電極２２８は第２の電源端子ＨＶｄｄに接続されている。
【００４１】
ここで、例えば、インタフェース制御信号ＩＦｃｎｔが”Ｌ”レベルとなって、第１のｐＭＯＳトランジスタＱＰ１がオンとなり、第２のｐＭＯＳトランジスタＱＰ２がオフとなっている場合を考える。このとき、第２のｐＭＯＳトランジスタＱＰ２はオフ状態であるにもかかわらず、第２のｐＭＯＳトランジスタＱＰ２のドレイン電極２２２とＮウェル２２０との接合面が順方向にバイアスされるので、第１のｐＭＯＳトランジスタＱＰ１のソース電極２１４からドレイン電極２１２へ向かって流れ出した電流の一部が、第２のｐＭＯＳトランジスタＱＰ２のドレイン電極２２２、Ｎウェル２２０、バックゲート電極２２６を介して第２の電源端子ＬＶｄｄに流れ出す。このように、オフ状態であるはずの第２のｐＭＯＳトランジスタＱＰ２にリーク電流が流れることになる。従って、第１のｐＭＯＳトランジスタＱＰ１および第２のｐＭＯＳトランジスタのバックゲート電極をそれぞれ対応する電源電圧とすることはできない。そこで、本実施例では、以下のような回路構成を採用している。
【００４２】
すなわち、図３に示すように、第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４を同一のＮウェル２１０内に形成することにより、それぞれのバックゲート電極を実質的に共通化する。そして、第３のｐＭＯＳトランジスタＱＰ３のソース電極に相当するｐ型不純物領域２３４を第１の電源入力端子ＨＶｄｄに接続し、ドレイン電極に相当するｐ型不純物領域２３２を、バックゲート電極に相当するｎ型不純物領域２３６に接続する。また、第４のｐＭＯＳトランジスタＱＰ４のソース電極に相当するｐ型不純物領域２４４を第２の電源入力端子ＬＶｄｄに接続し、ドレイン電極に相当するｐ型不純物領域２４２を、バックゲート電極に相当するｎ型不純物領域２４６に接続する。
【００４３】
以上の回路構成を採れば、第１のスイッチ回路に相当する第１のｐＭＯＳトランジスタＱＰ１がオンし、第２のスイッチ回路に相当する第２のｐＭＯＳトランジスタＱＰ２がオフしている場合において、第３のｐＭＯＳトランジスタＱＰ３がオンとなって、Ｎウェル２１０の電位が第１の電源電圧ＨＶｄｄとなるように充電することができる。また、第１のｐＭＯＳトランジスタＱＰ１がオフして、第２のｐＭＯＳトランジスタＱＰ２がオンしている場合、第４のｐＭＯＳトランジスタＱＰ４がオンとなって、Ｎウェル２１０の電位が第２の電源電圧ＬＶｄｄとなるように充電する。これにより、いずれかのトランジスタのドレイン電極またはソース電極に相当するｐ型不純物層とＮウェル２１０との接合面が順方向にバイアスされることを防止することができ、リーク電流が発生してしまうことを防止することができる。
【００４４】
次に、ゲート電圧制御回路１４０およびトランスファゲート１３０の動作をアクセスモードおよび非アクセスモードに分けて説明する。
【００４５】
Ｂ２．アクセスモードにおける動作：
図４は、アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。アクセスモードでは、２つの電源電圧ＨＶｄｄ，ＬＶｄｄのどちらも半導体集積回路に供給されている。また、インタフェース制御信号ＩＦｃｎｔは”Ｌ”レベル（≒０Ｖ）となる。このとき、第２，第４のＰＭＯＳトランジスタＱＰ２，ＱＰ４は、第２の電源電圧ＬＶｄｄが印加されているソース電極の電位よりも、第１の電源電圧ＨＶｄｄが印加されているゲート電極の電位の方が高いため、オフ状態となる。一方、第３のｐＭＯＳトランジスタＱＰ３はオン状態となって、上述したように、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極（図３のｎ型不純物領域２３６）に第１の電源電圧ＨＶｄｄにほぼ等しい電圧を印加する。これにより、第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４が形成されているＮウェル２１０が第１の電源電圧ＨＶｄｄにほぼ等しい電位となるように充電される。そして、第１のｐＭＯＳトランジスタＱＰ１はオン状態となって、ゲート電圧制御回路１４０の出力端ｎ７、すなわち、トランスファゲート１３０のゲート電極に、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）にほぼ等しい電圧が印加される。
【００４６】
以上のように、アクセスモードにおいては、従来のインタフェース回路と同様に、トランスファゲート１３０のゲート電極に第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）にほぼ等しい電圧が印加される。これにより、入力バッファ１１０を構成しているＭＯＳトランジスタの耐圧（ゲート電極に許容される最大定格電圧）よりも高い５Ｖの電位を有するの信号が、外部入出力パッド１５０から入力されても、トランスファゲート１３０によって電源電圧（本例では３．３Ｖ）よりも低い信号に変換されて、入力バッファ１１０に入力される。
【００４７】
ここで、外部入出力パッド１５０から入力される外部データ信号Ｄｉｎ−ｅｘｔの”Ｈ”レベルの電位が（５±０．５）Ｖであるとする。
【００４８】
このとき、トランスファゲート１３０のドレイン電極に印加されるドレイン電圧ＶDの最大値ＶD［ｍａｘ］は５．５Ｖである。また、ゲート電極に印加されるゲート電圧ＶGの最小値ＶG［ｍｉｎ］は３．０Ｖである。従って、トランスファゲート１３０のドレイン−ゲート間電圧ＶDGの最大値ＶDG［ｍａｘ］も２．５Ｖとなる。上述したようにインタフェース回路を構成するｎＭＯＳトランジスタのドレイン−ゲート間電圧ＶDGに許容される絶対最大定格電圧の最低値は４．０Ｖであるから、トランスファゲート１３０のドレインーソース間電圧の最大値ＶDG［ｍａｘ］もその絶対最大定格電圧よりも低くなる。
【００４９】
Ｂ３．非アクセスモードにおける動作：
図５は、非アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。非アクセスモードでは、２つの電源電圧ＨＶｄｄ，ＬＶｄｄのうち、第１の電源電圧ＨＶｄｄの供給が遮断され、電源電圧ＨＶｄｄの電圧はほぼ０Ｖとなる。このとき、入力バッファ１１０の動作は停止されるので、外部データ信号Ｄｉｎ−ｅｘｔが外部入出力パッド１５０から入力されたとしても、内部ブロックに入力データ信号Ｄｉｎが出力されることはない。また、インタフェース制御信号ＩＦｃｎｔは”Ｈ”レベル（≒１．８Ｖ）となる。
【００５０】
このとき、第１，第３のｐＭＯＳトランジスタＱＰ１，ＱＰ３は、ソース電極の電位（≒０Ｖ）よりも、”Ｈ”レベル（≒１．８Ｖ）のインタフェース制御信号ＩＦｃｎｔが入力されているゲート電極の電位の方が高いため、オフ状態となる。一方、第４のｐＭＯＳトランジスタはオン状態となって、上述したように、第２のｐＭＯＳトランジスタＱＰ２のバックゲート（図３のＮウェル２１０）に電荷を充電して、バックゲートの電位を第２の電源電圧ＬＶｄｄとする。そして、第２のｐＭＯＳトランジスタＱＰ２はオン状態となって、ゲート電圧制御回路１４０の出力端ｎ７、すなわち、トランスファゲート１３０のゲート電極に、第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）にほぼ等しい電圧を印加する。
【００５１】
ここで、他のデバイスに供給されるべき外部データ信号Ｄｉｎ−ｅｘｔが、外部入出力パッド１５０から入力されるとする。この外部データ信号Ｄｉｎ−ｅｘｔの”Ｈ”レベルの電位は４．５Ｖ〜５．５Ｖの範囲内であるとする。
【００５２】
このとき、トランスファゲート１３０のドレイン電極に印加されるドレイン電圧ＶDの最大値ＶD［ｍａｘ］は５．５Ｖとなる。また、ゲート電極に印加されるゲート電圧ＶGの最小値ＶG［ｍｉｎ］は１．６５Ｖとなる。従って、トランスファゲート１３０のドレイン−ゲート間電圧ＶDGの最大値ＶDG［ｍａｘ］は３．８５Ｖとなる。上述したようにインタフェース回路を構成するｎＭＯＳトランジスタのドレイン−ゲート間電圧ＶDGに許容される絶対最大定格電圧の最低値は４．０Ｖであるから、トランスファゲート１３０のドレインーソース間電圧の最大値ＶDG［ｍａｘ］はその絶対最大定格電圧よりも低くなる。
【００５３】
以上のように、ゲート電圧制御回路１４０は、非アクセスモードとなって、インタフェース回路用の第１の電源ＨＶｄｄの供給が遮断された場合においても、トランスファゲート１３０のゲート電圧として電源電圧ＬＶｄｄにほぼ等しい電圧を供給することができるので、従来のインタフェース回路において問題となっていたトランスファゲート１３０のドレインーソース間電圧ＶDGが許容されている絶対最大定格電圧を超えてしまうことを防止することができる。
【００５４】
Ｃ．実施例の効果：
以上、説明したように、本実施例のインタフェース回路１００によれば、アクセスモードにおいて、外部データ信号Ｄｉｎ−ｅｘｔとして、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）よりも高く、入力バッファ１１０を構成するＭＯＳトランジスタのゲート電圧に許容される絶対最大定格電圧よりも高い”Ｈ”レベル（５±０．５Ｖ）の信号を受け取ることが可能である。また、非アクセスモードにおいて従来のインタフェース回路において問題となっていた、他のデバイスに供給される外部データ信号の”Ｈ”レベルの電位が外部入出力パッド１５０から入力されて、トランスファゲート１３０のドレインーソース間電圧ＶDGが許容されている絶対最大定格電圧を超えてしまうという点を解消することができる。
【００５５】
以上の説明からわかるように、第１の電源電圧が本発明の第１の電圧に相当し、第２の電源電圧が本発明の第２の電圧に相当し、外部データ信号の”Ｈ”レベル電位が第３の電圧に相当する。
【００５６】
Ｄ．変形例：
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００５７】
（１）上記実施例のインタフェース回路１００は、入力バッファ１１０および出力ドライバを備える入出力インタフェース回路を示しているが、入力バッファ１１０のみを備える入力インタフェース回路に本発明を適用することも可能である。
【００５８】
（２）上記実施例では、第１の電源電圧ＨＶｄｄが３．３Ｖ、第２の電源電圧ＬＶｄｄが１．８Ｖ、外部データ信号の”Ｈレベル”の電位が５Ｖで、トランスファゲート１３０のドレインーゲート間電圧ＶDGの絶対最大定格電圧が４．０Ｖである場合を例に説明しているが、これに限定されるものではない。トランスファゲートは、ゲート電極およびドレイン電極間の最大定格電圧が、第１の電源電圧ＨＶｄｄに相当する第１の電圧よりも高く、外部データ信号の”Ｈ”レベルの電位に相当する第３の電圧よりも低いｎＭＯＳトランジスタにより構成されており、かつ、第３の電圧と、第２の電源電圧ＬＶｄｄに相当する第２の電圧との電圧差が、ゲート電極の最大定格電圧よりも低くなって、ゲート電極およびドレイン電極間の最大定格電圧よりも小さくなるように、第１の電圧と、第２の電圧と、第３の電圧が設定されていれば、本発明を適用することが可能である。
【図面の簡単な説明】
【図１】 本発明の一実施例としての半導体集積回路に含まれるにおけるインタフェース回路の回路図である。
【図２】 第１および第２のｐＭＯＳトランジスタＱＰ１，ＱＰ２のバックゲートをそれぞれに対応する電源電圧ＨＶｄｄ，ＬＶｄｄに接続した場合の断面構造を概略的に示す説明図である。
【図３】 本実施例における第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４の断面構造を概略的に示す説明図である。
【図４】 アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。
【図５】 非アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。
【図６】 従来のインタフェース回路を示す説明図である。
【図７】 従来のインタフェース回路の問題点を示す説明図である。
【符号の説明】
１００…インタフェース回路
１１０…入力バッファ
１１２…第１のインバータ
１１４…第２のインバータ
１１６…ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタ
１２０…出力ドライバ
１３０…トランスファゲート
１３０…トランスファゲート
１３１，１３２，１３３，１３４…ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタ
１４０…ゲート電圧制御回路
ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４…ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタ
１５０…外部入出力パッド
２００…ｐ型半導体基板）
２１０…Ｎウェル（ｎ型基板領域）
２１２…ｐ型不純物領域（ドレイン電極）
２１４…ｐ型不純物領域（ソース電極）
２１６…ｎ型不純物領域（バックゲート電極）
２１８…ゲート電極
２２０…Ｎウェル（ｎ型基板領域）
２２２…ｐ型不純物領域（ドレイン電極）
２２４…ｐ型不純物領域（ソース電極）
２２６…ｎ型不純物領域（バックゲート電極）
２２８…ゲート電極
２３２…ｐ型不純物領域（ドレイン電極）
２３４…ｐ型不純物領域（ソース電極）
２３６…ｎ型不純物領域（バックゲート電極）
２３８…ゲート電極
２４２…ｐ型不純物領域（ドレイン電極）
２４４…ｐ型不純物領域（ソース電極）
２４６…ｎ型不純物領域（バックゲート電極）
２４８…ゲート電極
【発明の属する技術分野】
本発明は、外部アクセスが実行されない非アクセスモードにおいて、外部との信号の受け渡しを行うインタフェース回路の動作を停止する半導体集積回路に関し、特に、インタフェース回路に印加される電源電圧よりも高電位の外部信号の受け取りを可能とするインタフェース回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
各種電子機器に含まれるＩＣやＬＳＩ（半導体集積回路）などの電子デバイスは、省電力化を図るために、供給される電源電圧の低電圧化が図られており、３．３Ｖあるいは３Ｖ等（以下、「３Ｖ系」とも呼ぶ。）の電源電圧で動作するものがある。また、さらには、１．８Ｖあるいは１．５Ｖ等（以下、「１Ｖ系」とも呼ぶ。）の電源電圧で動作するものもある。
【０００３】
しかしながら、電子機器に実装される電子デバイスの全てが同様に低電圧化されているわけではなく、従来の５Ｖ等（以下、「５Ｖ系」とも呼ぶ。）の電源電圧で動作する電子デバイスと、３Ｖ系の電源電圧で動作する電子デバイスとが混在している場合がある。
【０００４】
３Ｖ系の電源電圧で動作する電子デバイス（以下、単に「３Ｖ系の電子デバイス」と呼ぶ。）を構成するトランジスタのゲート電極の最大定格電圧（「耐圧」とも呼ぶ。）は、３Ｖ系の電源電圧よりも高いが、５Ｖ系の電源電圧で動作する電子デバイス（以下、単に「５Ｖ系の電子デバイス」と呼ぶ。）を構成するトランジスタにおける耐圧に比べて低く、５Ｖ系の電子デバイスから出力される信号（以下、「５Ｖ系の信号」と呼ぶ。）の電位よりも低いことが一般的である。このため、３Ｖ系の電子デバイスに対して、外部から５Ｖ系の信号を入力することができないことになる。
【０００５】
そこで、以下に示すように、この耐圧の問題を解決して、３Ｖ系の電子デバイスにおいて、３Ｖ系の電子デバイスから出力された信号（以下、「３Ｖ系の信号」と呼ぶ。）だけでなく、５Ｖ系の信号も受け取り可能とする方式が考えられている。
【０００６】
図６は、３Ｖ系および５Ｖ系の両方の信号を受け取ることができるインタフェース回路を示す説明図である。図６（Ａ）に示すように、このインタフェース回路には、外部入力端子（パッド）ＰＤと、入力バッファＩＢとの間にｎ型ＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」とも呼ぶ。）によるトランスファゲートＱＴＮ（「トランスミッションゲート」とも呼ぶ。）が設けられている。そして、このトランスファゲートＱＴＮのゲート電極Ｇには、入力バッファＩＢに供給される電源電圧と同じ３Ｖ系の電圧（本例では３．３Ｖ）がゲート電圧ＶGとして印加されている。
【０００７】
図６（Ｂ）に示すように、トランスファゲートＱＴＮのドレイン電極Ｄの電位ＶDは、外部入力パッドＰＤから入力される入力データ信号の電位VPDに等しく、電位ＶPDの変化に応じて変化する。具体的には、電位ＶPDが０Ｖから５Ｖに変化した場合、ドレイン電極Ｄの電位ＶDも０Ｖ〜５Ｖに変化する。一方、ソース電極Ｓの電位ＶSは、電位ＶPDがゲート電圧ＶG（＝３．３Ｖ）に対してしきい値電圧ＶTNだけ低い電圧（ＶG−ＶTN）［Ｖ］よりも低い間は、電位ＶPDの変化に応じて変化するが、それ以上の場合は、（ＶG−ＶTN）［Ｖ］で一定となる。従って、このインタフェース回路においては、入力バッファＩＢを構成しているＭＯＳトランジスタの耐圧よりも高い５Ｖ系の信号を、トランスファゲートＱＴＮを介して外部入力パッドＰＤから入力することによって、電源電圧（３．３Ｖ）よりも低い信号に変換して、入力バッファＩＢに入力することができる。
【０００８】
なお、外部入力パッドＰＤから入力される外部データ信号の信号電位が５Ｖであるとすると、トランスファゲートＱＴＮのドレイン電極Ｄに印加されるドレイン電圧ＶDは５Ｖとなる。従って、トランスファゲートＱＴＮのドレイン電極Ｄとゲート電極Ｇとの間のドレイン−ゲート間電圧ＶDGは１．７Ｖとなる。また、外部入力パッドＰＤから入力される外部データ信号の信号電位が０Ｖであるとすると、トランスファゲートＱＴＮのドレイン電極Ｄに印加されるドレイン電圧ＶDは０Ｖとなる。従って、トランスファゲートＱＴＮのドレイン−ゲート間電圧ＶDGは−３．３Ｖとなる。ここで、３．３Ｖ系の電源電圧で動作する回路に通常利用されるＭＯＳトランジスタとしては、少なくとも、ゲート電極に許容される最大定格電圧（耐圧）が電源電圧３．３Ｖよりも高く、ドレイン−ゲート間電圧に許容される最大定格電圧も電源電圧３．３Ｖよりも高いＭＯＳトランジスタが用いられる。従って、トランスファゲートＱＴＮのドレイン電極とゲート電極との間に印加される電圧は、最大定格電圧よりも低くなっていることがわかる。
【０００９】
【発明が解決しようとする課題】
ここで、電子デバイスの省電力化をさらに図るために、インタフェース回路の供給電源電圧を３Ｖ系とし、電子デバイスの内部回路の供給電源電圧を３Ｖ系の電圧よりも低い１Ｖ系の電圧とするとともに、外部アクセスが実行されない非アクセスモードにおいて、３Ｖ系の電源電圧の供給を停止（遮断）して、インタフェース回路の動作を停止する電子デバイスが考えられている。
【００１０】
しかしながら、このような電源供給が遮断されるインタフェース回路として上記図６に示した構成を適用するとすると、次の問題が発生する。すなわち、図７において、３．３Ｖの電源電圧の供給が停止されると、トランスファゲートＱＴＮのゲート電極Ｇに印加されるゲート電圧ＶGが３．３Ｖから０Ｖとなる。
【００１１】
この場合、外部入力パッドＰＤの接続先が、他のデバイスと共通の信号線、例えば、バスであった場合、他のデバイスに供給される外部データ信号であっても外部入力パッドＰＤから入力されることになる。このとき、トランスファゲートＱＴＮのドレイン−ゲート間電圧ＶDGがほぼ５Ｖとなってしまう。
【００１２】
ここで、トランスファゲートＱＴＮの耐圧は、動作速度を考慮すると低い方が好ましく、３．３Ｖ系の電源電圧で動作する回路を構成するＭＯＳトランジスタには、５Ｖよりも低く、ドレイン−ゲート間電圧ＶDGに許容される最大定格電圧も５Ｖよりも低いトランジスタが用いられることが一般的である。
【００１３】
従って、トランスファゲートＱＴＮを構成するｎＭＯＳトランジスタのゲートードレイン間電圧ＶDGが、許容されている最大定格電圧よりも高くなってしまい、素子の信頼性の劣化を招く要因となる。特に、絶対最大定格電圧よりも高くなると素子の故障等を招く要因ともなりうる。
【００１４】
従って、インタフェース回路への電源供給が遮断される非アクセスモードにおいても、インタフェース回路に供給される電源電圧よりも高く、インタフェース回路を構成するＭＯＳトランジスタのゲート電極に許容される最大定格電圧よりも高い電位の信号の入力を許容するインタフェース回路の実現が望まれている。
【００１５】
この発明は、従来技術における上述の課題を解決するためになされたものであり、非アクセスモードの場合に、インタフェース回路への電源供給が遮断される半導体集積回路において、インタフェース回路に供給される電源電圧よりも高く、インタフェース回路を構成するトランジスタのゲート電極に許容される最大定格電圧よりも高い電位の信号の入力を許容する技術を提供することを目的とする。
【００１６】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の半導体集積回路は、
電源電圧として印加される比較的高い第１の電圧と比較的低い第２の電圧のうち、外部からの信号を受け取るためのインタフェース回路に印加される前記第１の電圧の供給が遮断されることにより、外部アクセスが実行されない非アクセスモードにおいて、前記インタフェース回路の動作を停止することが可能な半導体集積回路であって、
前記インタフェース回路は、
前記第１の電圧が電源電圧として少なくとも印加されて動作する入力バッファと、
外部入力端子と、前記入力バッファの入力端との間で接続され、前記外部入力端子から入力される外部信号を前記入力バッファの入力端に伝えるためのトランスファゲートと、
前記トランスファゲートのゲート電極に印加するゲート電圧を出力するゲート電圧制御回路と、を備えており、
前記ゲート電圧制御回路は、
外部アクセスが実行されるアクセスモードにおいて、前記第１の電圧に基づいて生成された電圧を前記ゲート電圧として出力し、
前記非アクセスモードにおいて、前記第２の電圧に基づいて生成された電圧を前記ゲート電圧として出力することを特徴とする。
【００１７】
上記構成の半導体集積回路によれば、従来問題となっていた、外部アクセスが実行されない非アクセスモードにおいて、インタフェース回路への第１の電圧を有する電源電圧の供給が遮断された場合に、トランスファゲートのゲート電極に第２の電圧に基づいて生成された電圧を印加することができる。これにより、発明が解決しようとする課題で説明したように、トランスファゲートのゲート電極の電位が０Ｖとなって、トランスファゲートのドレインーゲート間電圧が、許容される最大定格電圧よりも大きくなることを防止することができる。
【００１８】
ここで、前記ゲート電圧制御回路は、同一のｎ型基板領域内に形成された４つのｐ型ＭＯＳトランジスタにより構成されており、
前記４つのｐ型ＭＯＳトランジスタのうち、
第１のｐ型ＭＯＳトランジスタは、ソース電極に前記第１の電圧が印加され、ドレイン電極に前記トランスファゲートのゲート電極が接続されており、前記アクセスモードにおいてオン状態となって、前記第１の電圧にほぼ等しい電圧を前記トランスファゲートのゲート電極に出力し、
第２のｐ型ＭＯＳトランジスタは、ソース電極に前記第２の電圧が印加され、ドレイン電極に前記トランスファゲートのゲート電極が接続されており、前記非アクセスモードにおいてオン状態となって、前記第２の電圧にほぼ等しい電圧を前記トランスファゲートのゲート電極に出力し、
第３のｐ型ＭＯＳトランジスタは、ソース電極に前記第１の電圧が印加され、ドレイン電極に前記ｎ型基板領域の第１の電極が接続されており、前記アクセスモードにおいてオン状態となって、前記ｎ型基板領域の電位が前記第１の電圧にほぼ等しくなるように充電し、
第４のｐ型ＭＯＳトランジスタは、ソース電極に前記第２の電圧が印加され、ドレイン電極に前記ｎ型基板領域の第２の電極が接続されており、前記非アクセスモードにおいてオン状態となって、前記ｎ型基板領域の電位が前記第２の電圧にほぼ等しくなるように充電することが好ましい。
【００１９】
上記構成によれば、ゲート電圧制御回路を半導体集積回路内に容易に形成することができる。
【００２０】
なお、前記インタフェース回路を構成する各ＭＯＳトランジスタは、ゲート電極の最大定格電圧が、前記第１の電圧よりも高く、前記外部信号のハイレベルの電圧に相当する第３の電圧よりも低いＭＯＳトランジスタであり、
前記第２の電圧は、前記第３の電圧と前記第２の電圧との電圧差が前記最大定格電圧よりも低い電圧であることが好ましい。
【００２１】
上記第１の電圧と第２の電圧と第３の電圧の関係を有する半導体集積回路では、外部アクセスが実行されない非アクセスモードの場合に、インタフェース回路への第１の電圧を有する電源電圧の供給が遮断されて、トランスファゲートのドレインーゲート間電圧が許容される最大定格電圧よりも大きくなることを効果的に防止することができる。なお、最大定格電圧には、絶対最大定格電圧も含まれる。
【００２２】
なお、例えば、前記第１の電圧を３Ｖ〜３．６Ｖとし、前記第２の電圧を１．６５Ｖ〜１．９５Ｖとし、前記第３の電圧を４．５Ｖ〜５．５Ｖとすることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順に従って説明する。
Ａ．インタフェース回路の構成：
Ｂ．ゲート電圧制御回路の構成および動作：
Ｂ１．ゲート電圧制御回路
Ｂ２．アクセスモードにおける動作：
Ｂ３．非アクセスモードにおける動作：
Ｃ．実施例の効果：
Ｄ．変形例：
【００２４】
Ａ．インタフェース回路の構成：
図１は、本発明の一実施例としての半導体集積回路に含まれるインタフェース回路の回路図である。この半導体集積回路は、外部との信号の受け渡しを行うためのインタフェース回路を含むインタフェースブロックと、種々の内部回路を含む内部ブロックとに大きく分けられる。この集積回路には図示しない２種類の電源入力端子ＨＶｄｄ，ＬＶｄｄから２種類の電源電圧が供給される。第１の電源入力端子ＨＶｄｄの電圧は（３．３±０．３）Ｖで、第２の電源入力端子ＬＶｄｄの電圧は（１．８±０．１５）Ｖであるとする。なお、以下では、第１の電源入力端子ＨＶｄｄの電圧を第１の電源ＨＶｄｄあるいは第１の電源電圧ＨＶｄｄと呼び、第２の電源入力端子ＬＶｄｄの電圧を第２の電源ＬＶｄｄあるいは第２の電源電圧ＬＶｄｄと呼ぶ。第１の電源ＨＶｄｄはインタフェース回路用の電源あり、第２の電源ＬＶｄｄは内部回路用の電源である。また、「（３．３±０．３）Ｖ」とは、標準電圧が３．３Ｖで、誤差範囲が±０．３Ｖであることを意味しており、第１の電源電圧ＨＶｄｄは３Ｖ〜３．６Ｖの範囲内のいずれかの電圧値を取りうることを意味している。他の電圧も同様である。
【００２５】
図１は、インタフェースブロックに含まれる１つのインタフェース回路１００を示している。このインタフェース回路１００は、入力バッファ１１０と、出力ドライバ１２０と、トランスファゲート１３０と、ゲート電圧制御回路１４０とから構成されている。各回路を構成するｐ型ＭＯＳトランジスタ（以下、単に「ｐＭＯＳトランジスタ」と呼ぶ。）およびｎ型ＭＯＳトランジスタ（以下、単に「ｎＭＯＳトランジスタ」と呼ぶ。）は、ゲート酸化膜の厚さｔｏｘ≒７０Åであり、ゲート電極、ゲート−ドレイン間、およびゲートソース間に許容される絶対最大定格電圧は４〜４．６Ｖの範囲内であるとして説明する。
【００２６】
入力バッファ１１０は、２つのＣＭＯＳタイプのインバータ１１２，１１４により構成されている。入力バッファ１１０の入力端ｎ２は第１のインバータ１１２の入力端となり、第１のインバータ１１２の出力端ｎ３は第２のインバータ１１４の入力端に接続されている。第２のインバータ１１４の出力端は入力バッファ１１０の出力端ｎ４となる。第１のインバータ１１２の一方の電源入力端は、第１の電源端子ＨＶｄｄに接続されて、インタフェース回路用の第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。第２のインバータ１１４の一方の電源入力端は、第２の電源端子ＬＶｄｄに接続されて、内部回路用の第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。
【００２７】
入力バッファ１１０は、トランスファゲート１３０を介して入力される外部データ信号Ｄｉｎ−ｅｘｔを入力データ信号Ｄｉｎとして内部ブロックの図示しない内部回路へ出力する。
【００２８】
なお、第１のインバータ１１２の出力端ｎ３と接地電位ＧＮＤとの間には、ドレイン電極がノードｎ３に接続され、ソース電極が接地電位ＧＮＤに接続されたｎＭＯＳトランジスタ１１６が挿入されている。また、このｎＭＯＳトランジスタ１１６のゲート電極は、内部ブロックの図示しない制御回路からのインタフェ−ス制御信号ＩＦｃｎｔが入力される制御信号入力端ｎ５に接続されている。
【００２９】
インタフェース制御信号ＩＦｃｎｔは、第１の電源ＨＶｄｄとして３．３Ｖの電圧が供給されて、外部アクセスが実行されるアクセスモードにおいてロウレベル（”Ｌ”レベル）となり、第１の電源ＨＶｄｄの供給が遮断されて、外部アクセスが実行されない非アクセスモードにおいてハイレベル（”Ｈ”レベル）となる。インタフェース制御信号ＩＦｃｎｔは内部ブロック内の内部回路により生成され、”Ｈ”レベルはほぼ第２の電源電圧に等しい電圧であり、”Ｌ”レベルは接地電位ＧＮＤに等しい電圧（ほぼ０Ｖ）である。
【００３０】
このｎＭＯＳトランジスタ１１６は、以下で説明するようにクランプ回路として機能する。非アクセスモードにおいて、第１の電源ＨＶｄｄの電圧は３．３Ｖから０Ｖとなり、第１のインバータ１１２の動作は停止するので、出力端ｎ３のレベルは不安定となる。このとき、インタフェース制御信号ＩＦｃｎｔが”Ｈ”レベルとなるので、ｎＭＯＳトランジスタ１１６はオン状態となって出力端ｎ３の電位を、接地電位ＧＮＤ、すなわち、”L”レベルに固定する。なお、アクセスモードにおいては、ｎＭＯＳトランジスタ１１６はオフ状態となるので、出力端ｎ３の電位は、入力端ｎ２のレベルに応じて変化する。
【００３１】
出力ドライバ１２０も、ＣＭＯＳタイプの回路により構成されている。出力ドライバ１２０の一方の電源入力端は第１の電源端子ＨＶｄｄに接続されて、インタフェース回路用の第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。データ入力端ｎ６には、内部ブロックの図示しない内部回路から出力されるデータ信号Ｄｏｕｔが入力されており、出力端は入力バッファ１１０の入力端ｎ２に接続されている。なお、入力されるデータ信号Ｄｏｕｔの出力可否を決定するイネーブル信号入力端ｎ８には、内部ブロックの図示しない制御回路から出力されるイネーブル信号Ｄｅｎｂが入力されている。イネーブル信号Ｄｅｎｂがアクティブの場合、データ入力端ｎ６から入力されるデータ信号Ｄｏｕｔがトランスファゲート１３０を介して外部入出力パッド１５０から出力される。イネーブル信号Ｄｅｎｂが非アクティブの場合、出力ドライバ１２０の出力端はハイインピーダンスとなるので、実効的に入力バッファ１１０の入力端ｎ２から切り離される。なお、この出力ドライバ１２０としては、第１の電源電圧ＨＶｄｄの供給が遮断されたとき、入力端ｎ２に外部信号が入力されたとしても、回路内部にリーク電流等が発生するのを防止することが可能なフェ−ルセーフ機能を備えた出力バッファが用いられる。このフェ−ルセーフ機能を備えた出力ドライバは、一般的であるのでここでは説明を省略する。
【００３２】
トランスファゲート１３０は、ｎＭＯＳトランジスタにより構成されており、ドレイン電極は接続端ｎ１を介して外部入出力パッド１５０に接続されている。また、ソース電極は入力バッファ１１０の入力端ｎ２に接続されており、ゲート電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。なお、このｎＭＯＳトランジスタとしては、インタフェース回路１００の他の回路を構成するｎＭＯＳトランジスタよりも低いしきい値電圧ＶTNを有するトランジスタが利用されている。このしきい値電圧ＶTNは、小さい方が好ましく、理想的には０Ｖである。本例では、例えば、約０．２Ｖ以下のｎＭＯＳトランジスタが利用される。
【００３３】
なお、入力バッファ１１０の入力端ｎ２と接地電位ＧＮＤとの間には、４個のｎＭＯＳトランジスタ１３１〜１３４をカスケード接続したクランプ回路が設けられている。接地電位ＧＮＤに接続されているｎＭＯＳトランジスタ１３１のゲート電極は入力バッファ１１０の制御信号入力端ｎ５に接続されており、上記入力バッファ１１０に含まれるｎＭＯＳトランジスタ１１６と同様に、インタフェ−ス制御信号ＩＦｃｎｔが入力される。他のｎＭＯＳトランジスタ１３２，１３３，１３４は、ゲート電極とドレイン電極とが接続されて、ダイオードを構成している。このクランプ回路は、非アクセスモードにおいて、ｎＭＯＳトランジスタ１３１がオン状態となると、入力端ｎ２から接地電位ＧＮＤに電流が流れて、例えば、各トランジスタのしきい値電圧ＶTNを約０．６Ｖとすると、入力端ｎ２の電位が、しきい値電圧ＶTNの４倍の約２．４Ｖ以上とならないようにクランプする。アクセスモードにおいては、ｎＭＯＳトランジスタ１３１がオフ状態となるので、このクランプ回路は動作せず、入力端ｎ２の電位は、トランスファゲート１３０を介して入力される外部データ信号Ｄｉｎ−ｅｘｔの変化に応じて変化する。
【００３４】
ゲート電圧制御回路１４０は、トランスファゲート１３０のゲート電極に印加するためのゲート電圧を、アクセスモードか非アクセスモードかに応じて出力端ｎ７を介してトランスファゲート１３０のゲート電極に出力する。
【００３５】
Ｂ．ゲート電圧制御回路の構成および動作：
Ｂ１．ゲート電圧制御回路の構成：
ゲート電圧制御回路１４０は、４つのｐＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４により構成されている。第１のｐＭＯＳトランジスタＱＰ１のソース電極は第１の電源入力端子ＨＶｄｄに接続されており、ドレイン電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。ゲート電極は入力バッファ１１０の制御信号入力端ｎ５に接続されており、インタフェ−ス制御信号ＩＦｃｎｔが入力される。この第１のｐＭＯＳトランジスタＱＰ１は、後述するように第１の電源電圧ＨＶｄｄを、トランスファゲート１３０のゲート電圧としてゲート電極に印加するための第１のスイッチ回路として機能する。
【００３６】
第２のｐＭＯＳトランジスタＱＰ２のソース電極は第２の電源入力端子ＬＶｄｄに接続されており、ドレイン電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。ゲート電極は第１の電源入力端子ＨＶｄｄに接続されており、第１の電源電圧ＨＶｄｄがゲート電圧としてゲート電極に印加される。この第２のｐＭＯＳトランジスタＱＰ２は、後述するように第２の電源電圧ＬＶｄｄを、トランスファゲート１３０のゲート電圧としてゲート電極に印加するための第２のスイッチ回路として機能する。
【００３７】
ここで、ｐＭＯＳトランジスタのバックゲート電極には、通常、電源電圧が印加される。例えば、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極には、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が印加され、第２のｐＭＯＳトランジスタＱＰ２のバックゲート電極には、第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）が印加される。しかしながら、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極に第１の電源電ＨＶｄｄが印加され、第２のｐＭＯＳトランジスタＱＰ２のバックゲート電極に第２の電源電圧ＬＶｄｄが印加されると、以下のような問題が発生する。
【００３８】
図２は、第１および第２のｐＭＯＳトランジスタＱＰ１，ＱＰ２のバックゲート電極をそれぞれに対応する電源電圧ＨＶｄｄ、ＬＶｄｄに接続した場合の断面構造を概略的に示す説明図である。第１のトランジスタＱＰ１は、ｐ型半導体基板２００に形成されたＮウェル２１０（「ｎ型基板領域」あるいは「バックゲート」とも呼ぶ。）内に形成されている。Ｎウェル２１０内にはドレイン電極用のｐ型不純物領域２１２（以下、単に「ドレイン電極」とも呼ぶ。）と、ソース電極用のｐ型不純物領域２１４（以下、単に「ソース電極」とも呼ぶ。）と、バックゲート電極用のｎ型不純物領域２１６（以下、単に「バックゲート電極」とも呼ぶ。）が形成されている。２つのｐ型不純物領域２１２，２１４の間のＮウェル２１０（チャネル領域）の表面上には第１のｐＭＯＳトランジスタＱＰ１のゲート電極２１８が形成されている。
【００３９】
同様に、第２のトランジスタＱＰ２は、ｐ型半導体基板２００に形成されたＮウェル２２０内に形成されている。Ｎウェル２２０内にはドレイン電極用のｐ型不純物領域２２２（以下、単に「ドレイン電極」とも呼ぶ。）と、ソース電極用のｐ型不純物領域２２４（以下、単に「ソース電極」とも呼ぶ。）と、バックゲート電極用のｎ型不純物領域２２６（以下、単に「バックゲート電極」とも呼ぶ。）が形成されている。２つのｐ型不純物領域２２２，２２４の間のＮウェル２２０（チャネル領域）の表面上には第２のｐＭＯＳトランジスタＱＰ２のゲート電極２２８が形成されている。
【００４０】
第１のｐＭＯＳトランジスタＱＰ１のソース電極２１４およびバックゲート電極２１６は、第１の電源端子ＨＶｄｄ（３．３Ｖ）に接続されている。第２のｐＭＯＳＯトランジスタＱＰ２のソース電極２２４およびバックゲート電極２２６は、第２の電源端子ＬＶｄｄ（１．８Ｖ）に接続されている。第１のｐＭＯＳトランジスタのドレイン電極２１２と第２のｐＭＯＳＯトランジスタのドレイン電極２２２とは、出力端ｎ７として共通に接続されている。第１のｐＭＯＳＯトランジスタＱＰ１のゲート電極２１８にはインタフェース制御信号ＩＦｃｎｔが入力される。第２のｐＭＯＳトランジスタＱＰ２のゲート電極２２８は第２の電源端子ＨＶｄｄに接続されている。
【００４１】
ここで、例えば、インタフェース制御信号ＩＦｃｎｔが”Ｌ”レベルとなって、第１のｐＭＯＳトランジスタＱＰ１がオンとなり、第２のｐＭＯＳトランジスタＱＰ２がオフとなっている場合を考える。このとき、第２のｐＭＯＳトランジスタＱＰ２はオフ状態であるにもかかわらず、第２のｐＭＯＳトランジスタＱＰ２のドレイン電極２２２とＮウェル２２０との接合面が順方向にバイアスされるので、第１のｐＭＯＳトランジスタＱＰ１のソース電極２１４からドレイン電極２１２へ向かって流れ出した電流の一部が、第２のｐＭＯＳトランジスタＱＰ２のドレイン電極２２２、Ｎウェル２２０、バックゲート電極２２６を介して第２の電源端子ＬＶｄｄに流れ出す。このように、オフ状態であるはずの第２のｐＭＯＳトランジスタＱＰ２にリーク電流が流れることになる。従って、第１のｐＭＯＳトランジスタＱＰ１および第２のｐＭＯＳトランジスタのバックゲート電極をそれぞれ対応する電源電圧とすることはできない。そこで、本実施例では、以下のような回路構成を採用している。
【００４２】
すなわち、図３に示すように、第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４を同一のＮウェル２１０内に形成することにより、それぞれのバックゲート電極を実質的に共通化する。そして、第３のｐＭＯＳトランジスタＱＰ３のソース電極に相当するｐ型不純物領域２３４を第１の電源入力端子ＨＶｄｄに接続し、ドレイン電極に相当するｐ型不純物領域２３２を、バックゲート電極に相当するｎ型不純物領域２３６に接続する。また、第４のｐＭＯＳトランジスタＱＰ４のソース電極に相当するｐ型不純物領域２４４を第２の電源入力端子ＬＶｄｄに接続し、ドレイン電極に相当するｐ型不純物領域２４２を、バックゲート電極に相当するｎ型不純物領域２４６に接続する。
【００４３】
以上の回路構成を採れば、第１のスイッチ回路に相当する第１のｐＭＯＳトランジスタＱＰ１がオンし、第２のスイッチ回路に相当する第２のｐＭＯＳトランジスタＱＰ２がオフしている場合において、第３のｐＭＯＳトランジスタＱＰ３がオンとなって、Ｎウェル２１０の電位が第１の電源電圧ＨＶｄｄとなるように充電することができる。また、第１のｐＭＯＳトランジスタＱＰ１がオフして、第２のｐＭＯＳトランジスタＱＰ２がオンしている場合、第４のｐＭＯＳトランジスタＱＰ４がオンとなって、Ｎウェル２１０の電位が第２の電源電圧ＬＶｄｄとなるように充電する。これにより、いずれかのトランジスタのドレイン電極またはソース電極に相当するｐ型不純物層とＮウェル２１０との接合面が順方向にバイアスされることを防止することができ、リーク電流が発生してしまうことを防止することができる。
【００４４】
次に、ゲート電圧制御回路１４０およびトランスファゲート１３０の動作をアクセスモードおよび非アクセスモードに分けて説明する。
【００４５】
Ｂ２．アクセスモードにおける動作：
図４は、アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。アクセスモードでは、２つの電源電圧ＨＶｄｄ，ＬＶｄｄのどちらも半導体集積回路に供給されている。また、インタフェース制御信号ＩＦｃｎｔは”Ｌ”レベル（≒０Ｖ）となる。このとき、第２，第４のＰＭＯＳトランジスタＱＰ２，ＱＰ４は、第２の電源電圧ＬＶｄｄが印加されているソース電極の電位よりも、第１の電源電圧ＨＶｄｄが印加されているゲート電極の電位の方が高いため、オフ状態となる。一方、第３のｐＭＯＳトランジスタＱＰ３はオン状態となって、上述したように、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極（図３のｎ型不純物領域２３６）に第１の電源電圧ＨＶｄｄにほぼ等しい電圧を印加する。これにより、第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４が形成されているＮウェル２１０が第１の電源電圧ＨＶｄｄにほぼ等しい電位となるように充電される。そして、第１のｐＭＯＳトランジスタＱＰ１はオン状態となって、ゲート電圧制御回路１４０の出力端ｎ７、すなわち、トランスファゲート１３０のゲート電極に、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）にほぼ等しい電圧が印加される。
【００４６】
以上のように、アクセスモードにおいては、従来のインタフェース回路と同様に、トランスファゲート１３０のゲート電極に第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）にほぼ等しい電圧が印加される。これにより、入力バッファ１１０を構成しているＭＯＳトランジスタの耐圧（ゲート電極に許容される最大定格電圧）よりも高い５Ｖの電位を有するの信号が、外部入出力パッド１５０から入力されても、トランスファゲート１３０によって電源電圧（本例では３．３Ｖ）よりも低い信号に変換されて、入力バッファ１１０に入力される。
【００４７】
ここで、外部入出力パッド１５０から入力される外部データ信号Ｄｉｎ−ｅｘｔの”Ｈ”レベルの電位が（５±０．５）Ｖであるとする。
【００４８】
このとき、トランスファゲート１３０のドレイン電極に印加されるドレイン電圧ＶDの最大値ＶD［ｍａｘ］は５．５Ｖである。また、ゲート電極に印加されるゲート電圧ＶGの最小値ＶG［ｍｉｎ］は３．０Ｖである。従って、トランスファゲート１３０のドレイン−ゲート間電圧ＶDGの最大値ＶDG［ｍａｘ］も２．５Ｖとなる。上述したようにインタフェース回路を構成するｎＭＯＳトランジスタのドレイン−ゲート間電圧ＶDGに許容される絶対最大定格電圧の最低値は４．０Ｖであるから、トランスファゲート１３０のドレインーソース間電圧の最大値ＶDG［ｍａｘ］もその絶対最大定格電圧よりも低くなる。
【００４９】
Ｂ３．非アクセスモードにおける動作：
図５は、非アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。非アクセスモードでは、２つの電源電圧ＨＶｄｄ，ＬＶｄｄのうち、第１の電源電圧ＨＶｄｄの供給が遮断され、電源電圧ＨＶｄｄの電圧はほぼ０Ｖとなる。このとき、入力バッファ１１０の動作は停止されるので、外部データ信号Ｄｉｎ−ｅｘｔが外部入出力パッド１５０から入力されたとしても、内部ブロックに入力データ信号Ｄｉｎが出力されることはない。また、インタフェース制御信号ＩＦｃｎｔは”Ｈ”レベル（≒１．８Ｖ）となる。
【００５０】
このとき、第１，第３のｐＭＯＳトランジスタＱＰ１，ＱＰ３は、ソース電極の電位（≒０Ｖ）よりも、”Ｈ”レベル（≒１．８Ｖ）のインタフェース制御信号ＩＦｃｎｔが入力されているゲート電極の電位の方が高いため、オフ状態となる。一方、第４のｐＭＯＳトランジスタはオン状態となって、上述したように、第２のｐＭＯＳトランジスタＱＰ２のバックゲート（図３のＮウェル２１０）に電荷を充電して、バックゲートの電位を第２の電源電圧ＬＶｄｄとする。そして、第２のｐＭＯＳトランジスタＱＰ２はオン状態となって、ゲート電圧制御回路１４０の出力端ｎ７、すなわち、トランスファゲート１３０のゲート電極に、第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）にほぼ等しい電圧を印加する。
【００５１】
ここで、他のデバイスに供給されるべき外部データ信号Ｄｉｎ−ｅｘｔが、外部入出力パッド１５０から入力されるとする。この外部データ信号Ｄｉｎ−ｅｘｔの”Ｈ”レベルの電位は４．５Ｖ〜５．５Ｖの範囲内であるとする。
【００５２】
このとき、トランスファゲート１３０のドレイン電極に印加されるドレイン電圧ＶDの最大値ＶD［ｍａｘ］は５．５Ｖとなる。また、ゲート電極に印加されるゲート電圧ＶGの最小値ＶG［ｍｉｎ］は１．６５Ｖとなる。従って、トランスファゲート１３０のドレイン−ゲート間電圧ＶDGの最大値ＶDG［ｍａｘ］は３．８５Ｖとなる。上述したようにインタフェース回路を構成するｎＭＯＳトランジスタのドレイン−ゲート間電圧ＶDGに許容される絶対最大定格電圧の最低値は４．０Ｖであるから、トランスファゲート１３０のドレインーソース間電圧の最大値ＶDG［ｍａｘ］はその絶対最大定格電圧よりも低くなる。
【００５３】
以上のように、ゲート電圧制御回路１４０は、非アクセスモードとなって、インタフェース回路用の第１の電源ＨＶｄｄの供給が遮断された場合においても、トランスファゲート１３０のゲート電圧として電源電圧ＬＶｄｄにほぼ等しい電圧を供給することができるので、従来のインタフェース回路において問題となっていたトランスファゲート１３０のドレインーソース間電圧ＶDGが許容されている絶対最大定格電圧を超えてしまうことを防止することができる。
【００５４】
Ｃ．実施例の効果：
以上、説明したように、本実施例のインタフェース回路１００によれば、アクセスモードにおいて、外部データ信号Ｄｉｎ−ｅｘｔとして、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）よりも高く、入力バッファ１１０を構成するＭＯＳトランジスタのゲート電圧に許容される絶対最大定格電圧よりも高い”Ｈ”レベル（５±０．５Ｖ）の信号を受け取ることが可能である。また、非アクセスモードにおいて従来のインタフェース回路において問題となっていた、他のデバイスに供給される外部データ信号の”Ｈ”レベルの電位が外部入出力パッド１５０から入力されて、トランスファゲート１３０のドレインーソース間電圧ＶDGが許容されている絶対最大定格電圧を超えてしまうという点を解消することができる。
【００５５】
以上の説明からわかるように、第１の電源電圧が本発明の第１の電圧に相当し、第２の電源電圧が本発明の第２の電圧に相当し、外部データ信号の”Ｈ”レベル電位が第３の電圧に相当する。
【００５６】
Ｄ．変形例：
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００５７】
（１）上記実施例のインタフェース回路１００は、入力バッファ１１０および出力ドライバを備える入出力インタフェース回路を示しているが、入力バッファ１１０のみを備える入力インタフェース回路に本発明を適用することも可能である。
【００５８】
（２）上記実施例では、第１の電源電圧ＨＶｄｄが３．３Ｖ、第２の電源電圧ＬＶｄｄが１．８Ｖ、外部データ信号の”Ｈレベル”の電位が５Ｖで、トランスファゲート１３０のドレインーゲート間電圧ＶDGの絶対最大定格電圧が４．０Ｖである場合を例に説明しているが、これに限定されるものではない。トランスファゲートは、ゲート電極およびドレイン電極間の最大定格電圧が、第１の電源電圧ＨＶｄｄに相当する第１の電圧よりも高く、外部データ信号の”Ｈ”レベルの電位に相当する第３の電圧よりも低いｎＭＯＳトランジスタにより構成されており、かつ、第３の電圧と、第２の電源電圧ＬＶｄｄに相当する第２の電圧との電圧差が、ゲート電極の最大定格電圧よりも低くなって、ゲート電極およびドレイン電極間の最大定格電圧よりも小さくなるように、第１の電圧と、第２の電圧と、第３の電圧が設定されていれば、本発明を適用することが可能である。
【図面の簡単な説明】
【図１】 本発明の一実施例としての半導体集積回路に含まれるにおけるインタフェース回路の回路図である。
【図２】 第１および第２のｐＭＯＳトランジスタＱＰ１，ＱＰ２のバックゲートをそれぞれに対応する電源電圧ＨＶｄｄ，ＬＶｄｄに接続した場合の断面構造を概略的に示す説明図である。
【図３】 本実施例における第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４の断面構造を概略的に示す説明図である。
【図４】 アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。
【図５】 非アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。
【図６】 従来のインタフェース回路を示す説明図である。
【図７】 従来のインタフェース回路の問題点を示す説明図である。
【符号の説明】
１００…インタフェース回路
１１０…入力バッファ
１１２…第１のインバータ
１１４…第２のインバータ
１１６…ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタ
１２０…出力ドライバ
１３０…トランスファゲート
１３０…トランスファゲート
１３１，１３２，１３３，１３４…ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタ
１４０…ゲート電圧制御回路
ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４…ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタ
１５０…外部入出力パッド
２００…ｐ型半導体基板）
２１０…Ｎウェル（ｎ型基板領域）
２１２…ｐ型不純物領域（ドレイン電極）
２１４…ｐ型不純物領域（ソース電極）
２１６…ｎ型不純物領域（バックゲート電極）
２１８…ゲート電極
２２０…Ｎウェル（ｎ型基板領域）
２２２…ｐ型不純物領域（ドレイン電極）
２２４…ｐ型不純物領域（ソース電極）
２２６…ｎ型不純物領域（バックゲート電極）
２２８…ゲート電極
２３２…ｐ型不純物領域（ドレイン電極）
２３４…ｐ型不純物領域（ソース電極）
２３６…ｎ型不純物領域（バックゲート電極）
２３８…ゲート電極
２４２…ｐ型不純物領域（ドレイン電極）
２４４…ｐ型不純物領域（ソース電極）
２４６…ｎ型不純物領域（バックゲート電極）
２４８…ゲート電極
Claims (4)
- 電源電圧として印加される比較的高い第１の電圧と比較的低い第２の電圧のうち、外部からの信号を受け取るためのインタフェース回路に印加される前記第１の電圧の供給が遮断されることにより、外部アクセスが実行されない非アクセスモードにおいて、前記インタフェース回路の動作を停止することが可能な半導体集積回路であって、
前記インタフェース回路は、
前記第１の電圧が電源電圧として少なくとも印加されて動作する入力バッファと、
外部入力端子と、前記入力バッファの入力端との間で接続され、前記外部入力端子から入力される外部信号を前記入力バッファの入力端に伝えるためのトランスファゲートと、
前記トランスファゲートのゲート電極に印加するゲート電圧を出力するゲート電圧制御回路と、を備えており、
前記ゲート電圧制御回路は、
外部アクセスが実行されるアクセスモードにおいて、前記第１の電圧に基づいて生成された電圧を前記ゲート電圧として出力し、
前記非アクセスモードにおいて、前記第２の電圧に基づいて生成された電圧を前記ゲート電圧として出力する、半導体集積回路。 - 請求項１記載の半導体集積回路であって、
前記ゲート電圧制御回路は、同一のｎ型基板領域内に形成された４つのｐ型ＭＯＳトランジスタにより構成されており、
前記４つのｐ型ＭＯＳトランジスタのうち、
第１のｐ型ＭＯＳトランジスタは、ソース電極に前記第１の電圧が印加され、ドレイン電極に前記トランスファゲートのゲート電極が接続されており、前記アクセスモードにおいてオン状態となって、前記第１の電圧にほぼ等しい電圧を前記トランスファゲートのゲート電極に出力し、
第２のｐ型ＭＯＳトランジスタは、ソース電極に前記第２の電圧が印加され、ドレイン電極に前記トランスファゲートのゲート電極が接続されており、前記非アクセスモードにおいてオン状態となって、前記第２の電圧にほぼ等しい電圧を前記トランスファゲートのゲート電極に出力し、
第３のｐ型ＭＯＳトランジスタは、ソース電極に前記第１の電圧が印加され、ドレイン電極に前記ｎ型基板領域の第１の電極が接続されており、前記アクセスモードにおいてオン状態となって、前記ｎ型基板領域の電位が前記第１の電圧にほぼ等しくなるように充電し、
第４のｐ型ＭＯＳトランジスタは、ソース電極に前記第２の電圧が印加され、ドレイン電極に前記ｎ型基板領域の第２の電極が接続されており、前記非アクセスモードにおいてオン状態となって、前記ｎ型基板領域の電位が前記第２の電圧にほぼ等しくなるように充電する、半導体集積回路。 - 請求項１または請求項２記載の半導体集積回路であって、
前記インタフェース回路を構成する各ＭＯＳトランジスタは、ゲート電極の最大定格電圧が、前記第１の電圧よりも高く、前記外部信号のハイレベルの電圧に相当する第３の電圧よりも低いＭＯＳトランジスタであり、
前記第２の電圧は、前記第３の電圧と前記第２の電圧との電圧差が前記最大定格電圧よりも低い電圧であることを特徴とする半導体集積回路。 - 請求項１ないし請求項３のいずれかに記載の半導体集積回路であって、
前記第１の電圧を３Ｖ〜３．６Ｖとし、前記第２の電圧を１．６５Ｖ〜１．９５Ｖとし、前記第３の電圧を４．５Ｖ〜５．５Ｖとする、半導体集積回路。
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