JP3693049B2

JP3693049B2 - Semiconductor integrated circuit

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Description

【０００１】
【発明の属する技術分野】
本発明は、外部アクセスが実行されない非アクセスモードにおいて、外部との信号の受け渡しを行うインタフェース回路の動作を停止する半導体集積回路に関し、特に、インタフェース回路に印加される電源電圧よりも高電位の外部信号の受け取りを可能とするインタフェース回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
各種電子機器に含まれるＩＣやＬＳＩ（半導体集積回路）などの電子デバイスは、省電力化を図るために、供給される電源電圧の低電圧化が図られており、３．３Ｖあるいは３Ｖ等（以下、「３Ｖ系」とも呼ぶ。）の電源電圧で動作するものがある。また、さらには、１．８Ｖあるいは１．５Ｖ等（以下、「１Ｖ系」とも呼ぶ。）の電源電圧で動作するものもある。
【０００３】
しかしながら、電子機器に実装される電子デバイスの全てが同様に低電圧化されているわけではなく、従来の５Ｖ等（以下、「５Ｖ系」とも呼ぶ。）の電源電圧で動作する電子デバイスと、３Ｖ系の電源電圧で動作する電子デバイスとが混在している場合がある。
【０００４】
３Ｖ系の電源電圧で動作する電子デバイス（以下、単に「３Ｖ系の電子デバイス」と呼ぶ。）を構成するトランジスタのゲート電極の最大定格電圧（「耐圧」とも呼ぶ。）は、３Ｖ系の電源電圧よりも高いが、５Ｖ系の電源電圧で動作する電子デバイス（以下、単に「５Ｖ系の電子デバイス」と呼ぶ。）を構成するトランジスタにおける耐圧に比べて低く、５Ｖ系の電子デバイスから出力される信号（以下、「５Ｖ系の信号」と呼ぶ。）の電位よりも低いことが一般的である。このため、３Ｖ系の電子デバイスに対して、外部から５Ｖ系の信号を入力することができないことになる。
【０００５】
そこで、以下に示すように、この耐圧の問題を解決して、３Ｖ系の電子デバイスにおいて、３Ｖ系の電子デバイスから出力された信号（以下、「３Ｖ系の信号」と呼ぶ。）だけでなく、５Ｖ系の信号も受け取り可能とする方式が考えられている。
【０００６】
図６は、３Ｖ系および５Ｖ系の両方の信号を受け取ることができるインタフェース回路を示す説明図である。図６（Ａ）に示すように、このインタフェース回路には、外部入力端子（パッド）ＰＤと、入力バッファＩＢとの間にｎ型ＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」とも呼ぶ。）によるトランスファゲートＱＴＮ（「トランスミッションゲート」とも呼ぶ。）が設けられている。そして、このトランスファゲートＱＴＮのゲート電極Ｇには、入力バッファＩＢに供給される電源電圧と同じ３Ｖ系の電圧（本例では３．３Ｖ）がゲート電圧ＶGとして印加されている。
【０００７】
図６（Ｂ）に示すように、トランスファゲートＱＴＮのドレイン電極Ｄの電位ＶDは、外部入力パッドＰＤから入力される入力データ信号の電位VPDに等しく、電位ＶPDの変化に応じて変化する。具体的には、電位ＶPDが０Ｖから５Ｖに変化した場合、ドレイン電極Ｄの電位ＶDも０Ｖ〜５Ｖに変化する。一方、ソース電極Ｓの電位ＶSは、電位ＶPDがゲート電圧ＶG（＝３．３Ｖ）に対してしきい値電圧ＶTNだけ低い電圧（ＶG−ＶTN）［Ｖ］よりも低い間は、電位ＶPDの変化に応じて変化するが、それ以上の場合は、（ＶG−ＶTN）［Ｖ］で一定となる。従って、このインタフェース回路においては、入力バッファＩＢを構成しているＭＯＳトランジスタの耐圧よりも高い５Ｖ系の信号を、トランスファゲートＱＴＮを介して外部入力パッドＰＤから入力することによって、電源電圧（３．３Ｖ）よりも低い信号に変換して、入力バッファＩＢに入力することができる。
【０００８】
なお、外部入力パッドＰＤから入力される外部データ信号の信号電位が５Ｖであるとすると、トランスファゲートＱＴＮのドレイン電極Ｄに印加されるドレイン電圧ＶDは５Ｖとなる。従って、トランスファゲートＱＴＮのドレイン電極Ｄとゲート電極Ｇとの間のドレイン−ゲート間電圧ＶDGは１．７Ｖとなる。また、外部入力パッドＰＤから入力される外部データ信号の信号電位が０Ｖであるとすると、トランスファゲートＱＴＮのドレイン電極Ｄに印加されるドレイン電圧ＶDは０Ｖとなる。従って、トランスファゲートＱＴＮのドレイン−ゲート間電圧ＶDGは−３．３Ｖとなる。ここで、３．３Ｖ系の電源電圧で動作する回路に通常利用されるＭＯＳトランジスタとしては、少なくとも、ゲート電極に許容される最大定格電圧（耐圧）が電源電圧３．３Ｖよりも高く、ドレイン−ゲート間電圧に許容される最大定格電圧も電源電圧３．３Ｖよりも高いＭＯＳトランジスタが用いられる。従って、トランスファゲートＱＴＮのドレイン電極とゲート電極との間に印加される電圧は、最大定格電圧よりも低くなっていることがわかる。
【０００９】
【発明が解決しようとする課題】
ここで、電子デバイスの省電力化をさらに図るために、インタフェース回路の供給電源電圧を３Ｖ系とし、電子デバイスの内部回路の供給電源電圧を３Ｖ系の電圧よりも低い１Ｖ系の電圧とするとともに、外部アクセスが実行されない非アクセスモードにおいて、３Ｖ系の電源電圧の供給を停止（遮断）して、インタフェース回路の動作を停止する電子デバイスが考えられている。
【００１０】
しかしながら、このような電源供給が遮断されるインタフェース回路として上記図６に示した構成を適用するとすると、次の問題が発生する。すなわち、図７において、３．３Ｖの電源電圧の供給が停止されると、トランスファゲートＱＴＮのゲート電極Ｇに印加されるゲート電圧ＶGが３．３Ｖから０Ｖとなる。
【００１１】
この場合、外部入力パッドＰＤの接続先が、他のデバイスと共通の信号線、例えば、バスであった場合、他のデバイスに供給される外部データ信号であっても外部入力パッドＰＤから入力されることになる。このとき、トランスファゲートＱＴＮのドレイン−ゲート間電圧ＶDGがほぼ５Ｖとなってしまう。
【００１２】
ここで、トランスファゲートＱＴＮの耐圧は、動作速度を考慮すると低い方が好ましく、３．３Ｖ系の電源電圧で動作する回路を構成するＭＯＳトランジスタには、５Ｖよりも低く、ドレイン−ゲート間電圧ＶDGに許容される最大定格電圧も５Ｖよりも低いトランジスタが用いられることが一般的である。
【００１３】
従って、トランスファゲートＱＴＮを構成するｎＭＯＳトランジスタのゲートードレイン間電圧ＶDGが、許容されている最大定格電圧よりも高くなってしまい、素子の信頼性の劣化を招く要因となる。特に、絶対最大定格電圧よりも高くなると素子の故障等を招く要因ともなりうる。
【００１４】
従って、インタフェース回路への電源供給が遮断される非アクセスモードにおいても、インタフェース回路に供給される電源電圧よりも高く、インタフェース回路を構成するＭＯＳトランジスタのゲート電極に許容される最大定格電圧よりも高い電位の信号の入力を許容するインタフェース回路の実現が望まれている。
【００１５】
この発明は、従来技術における上述の課題を解決するためになされたものであり、非アクセスモードの場合に、インタフェース回路への電源供給が遮断される半導体集積回路において、インタフェース回路に供給される電源電圧よりも高く、インタフェース回路を構成するトランジスタのゲート電極に許容される最大定格電圧よりも高い電位の信号の入力を許容する技術を提供することを目的とする。
【００１６】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の半導体集積回路は、
電源電圧として印加される比較的高い第１の電圧と比較的低い第２の電圧のうち、外部からの信号を受け取るためのインタフェース回路に印加される前記第１の電圧の供給が遮断されることにより、外部アクセスが実行されない非アクセスモードにおいて、前記インタフェース回路の動作を停止することが可能な半導体集積回路であって、
前記インタフェース回路は、
前記第１の電圧が電源電圧として少なくとも印加されて動作する入力バッファと、
外部入力端子と、前記入力バッファの入力端との間で接続され、前記外部入力端子から入力される外部信号を前記入力バッファの入力端に伝えるためのトランスファゲートと、
前記トランスファゲートのゲート電極に印加するゲート電圧を出力するゲート電圧制御回路と、を備えており、
前記ゲート電圧制御回路は、
外部アクセスが実行されるアクセスモードにおいて、前記第１の電圧に基づいて生成された電圧を前記ゲート電圧として出力し、
前記非アクセスモードにおいて、前記第２の電圧に基づいて生成された電圧を前記ゲート電圧として出力することを特徴とする。
【００１７】
上記構成の半導体集積回路によれば、従来問題となっていた、外部アクセスが実行されない非アクセスモードにおいて、インタフェース回路への第１の電圧を有する電源電圧の供給が遮断された場合に、トランスファゲートのゲート電極に第２の電圧に基づいて生成された電圧を印加することができる。これにより、発明が解決しようとする課題で説明したように、トランスファゲートのゲート電極の電位が０Ｖとなって、トランスファゲートのドレインーゲート間電圧が、許容される最大定格電圧よりも大きくなることを防止することができる。
【００１８】
ここで、前記ゲート電圧制御回路は、同一のｎ型基板領域内に形成された４つのｐ型ＭＯＳトランジスタにより構成されており、
前記４つのｐ型ＭＯＳトランジスタのうち、
第１のｐ型ＭＯＳトランジスタは、ソース電極に前記第１の電圧が印加され、ドレイン電極に前記トランスファゲートのゲート電極が接続されており、前記アクセスモードにおいてオン状態となって、前記第１の電圧にほぼ等しい電圧を前記トランスファゲートのゲート電極に出力し、
第２のｐ型ＭＯＳトランジスタは、ソース電極に前記第２の電圧が印加され、ドレイン電極に前記トランスファゲートのゲート電極が接続されており、前記非アクセスモードにおいてオン状態となって、前記第２の電圧にほぼ等しい電圧を前記トランスファゲートのゲート電極に出力し、
第３のｐ型ＭＯＳトランジスタは、ソース電極に前記第１の電圧が印加され、ドレイン電極に前記ｎ型基板領域の第１の電極が接続されており、前記アクセスモードにおいてオン状態となって、前記ｎ型基板領域の電位が前記第１の電圧にほぼ等しくなるように充電し、
第４のｐ型ＭＯＳトランジスタは、ソース電極に前記第２の電圧が印加され、ドレイン電極に前記ｎ型基板領域の第２の電極が接続されており、前記非アクセスモードにおいてオン状態となって、前記ｎ型基板領域の電位が前記第２の電圧にほぼ等しくなるように充電することが好ましい。
【００１９】
上記構成によれば、ゲート電圧制御回路を半導体集積回路内に容易に形成することができる。
【００２０】
なお、前記インタフェース回路を構成する各ＭＯＳトランジスタは、ゲート電極の最大定格電圧が、前記第１の電圧よりも高く、前記外部信号のハイレベルの電圧に相当する第３の電圧よりも低いＭＯＳトランジスタであり、
前記第２の電圧は、前記第３の電圧と前記第２の電圧との電圧差が前記最大定格電圧よりも低い電圧であることが好ましい。
【００２１】
上記第１の電圧と第２の電圧と第３の電圧の関係を有する半導体集積回路では、外部アクセスが実行されない非アクセスモードの場合に、インタフェース回路への第１の電圧を有する電源電圧の供給が遮断されて、トランスファゲートのドレインーゲート間電圧が許容される最大定格電圧よりも大きくなることを効果的に防止することができる。なお、最大定格電圧には、絶対最大定格電圧も含まれる。
【００２２】
なお、例えば、前記第１の電圧を３Ｖ〜３．６Ｖとし、前記第２の電圧を１．６５Ｖ〜１．９５Ｖとし、前記第３の電圧を４．５Ｖ〜５．５Ｖとすることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順に従って説明する。
Ａ．インタフェース回路の構成：
Ｂ．ゲート電圧制御回路の構成および動作：
Ｂ１．ゲート電圧制御回路
Ｂ２．アクセスモードにおける動作：
Ｂ３．非アクセスモードにおける動作：
Ｃ．実施例の効果：
Ｄ．変形例：
【００２４】
Ａ．インタフェース回路の構成：
図１は、本発明の一実施例としての半導体集積回路に含まれるインタフェース回路の回路図である。この半導体集積回路は、外部との信号の受け渡しを行うためのインタフェース回路を含むインタフェースブロックと、種々の内部回路を含む内部ブロックとに大きく分けられる。この集積回路には図示しない２種類の電源入力端子ＨＶｄｄ，ＬＶｄｄから２種類の電源電圧が供給される。第１の電源入力端子ＨＶｄｄの電圧は（３．３±０．３）Ｖで、第２の電源入力端子ＬＶｄｄの電圧は（１．８±０．１５）Ｖであるとする。なお、以下では、第１の電源入力端子ＨＶｄｄの電圧を第１の電源ＨＶｄｄあるいは第１の電源電圧ＨＶｄｄと呼び、第２の電源入力端子ＬＶｄｄの電圧を第２の電源ＬＶｄｄあるいは第２の電源電圧ＬＶｄｄと呼ぶ。第１の電源ＨＶｄｄはインタフェース回路用の電源あり、第２の電源ＬＶｄｄは内部回路用の電源である。また、「（３．３±０．３）Ｖ」とは、標準電圧が３．３Ｖで、誤差範囲が±０．３Ｖであることを意味しており、第１の電源電圧ＨＶｄｄは３Ｖ〜３．６Ｖの範囲内のいずれかの電圧値を取りうることを意味している。他の電圧も同様である。
【００２５】
図１は、インタフェースブロックに含まれる１つのインタフェース回路１００を示している。このインタフェース回路１００は、入力バッファ１１０と、出力ドライバ１２０と、トランスファゲート１３０と、ゲート電圧制御回路１４０とから構成されている。各回路を構成するｐ型ＭＯＳトランジスタ（以下、単に「ｐＭＯＳトランジスタ」と呼ぶ。）およびｎ型ＭＯＳトランジスタ（以下、単に「ｎＭＯＳトランジスタ」と呼ぶ。）は、ゲート酸化膜の厚さｔｏｘ≒７０Åであり、ゲート電極、ゲート−ドレイン間、およびゲートソース間に許容される絶対最大定格電圧は４〜４．６Ｖの範囲内であるとして説明する。
【００２６】
入力バッファ１１０は、２つのＣＭＯＳタイプのインバータ１１２，１１４により構成されている。入力バッファ１１０の入力端ｎ２は第１のインバータ１１２の入力端となり、第１のインバータ１１２の出力端ｎ３は第２のインバータ１１４の入力端に接続されている。第２のインバータ１１４の出力端は入力バッファ１１０の出力端ｎ４となる。第１のインバータ１１２の一方の電源入力端は、第１の電源端子ＨＶｄｄに接続されて、インタフェース回路用の第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。第２のインバータ１１４の一方の電源入力端は、第２の電源端子ＬＶｄｄに接続されて、内部回路用の第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。
【００２７】
入力バッファ１１０は、トランスファゲート１３０を介して入力される外部データ信号Ｄｉｎ−ｅｘｔを入力データ信号Ｄｉｎとして内部ブロックの図示しない内部回路へ出力する。
【００２８】
なお、第１のインバータ１１２の出力端ｎ３と接地電位ＧＮＤとの間には、ドレイン電極がノードｎ３に接続され、ソース電極が接地電位ＧＮＤに接続されたｎＭＯＳトランジスタ１１６が挿入されている。また、このｎＭＯＳトランジスタ１１６のゲート電極は、内部ブロックの図示しない制御回路からのインタフェ−ス制御信号ＩＦｃｎｔが入力される制御信号入力端ｎ５に接続されている。
【００２９】
インタフェース制御信号ＩＦｃｎｔは、第１の電源ＨＶｄｄとして３．３Ｖの電圧が供給されて、外部アクセスが実行されるアクセスモードにおいてロウレベル（”Ｌ”レベル）となり、第１の電源ＨＶｄｄの供給が遮断されて、外部アクセスが実行されない非アクセスモードにおいてハイレベル（”Ｈ”レベル）となる。インタフェース制御信号ＩＦｃｎｔは内部ブロック内の内部回路により生成され、”Ｈ”レベルはほぼ第２の電源電圧に等しい電圧であり、”Ｌ”レベルは接地電位ＧＮＤに等しい電圧（ほぼ０Ｖ）である。
【００３０】
このｎＭＯＳトランジスタ１１６は、以下で説明するようにクランプ回路として機能する。非アクセスモードにおいて、第１の電源ＨＶｄｄの電圧は３．３Ｖから０Ｖとなり、第１のインバータ１１２の動作は停止するので、出力端ｎ３のレベルは不安定となる。このとき、インタフェース制御信号ＩＦｃｎｔが”Ｈ”レベルとなるので、ｎＭＯＳトランジスタ１１６はオン状態となって出力端ｎ３の電位を、接地電位ＧＮＤ、すなわち、”L”レベルに固定する。なお、アクセスモードにおいては、ｎＭＯＳトランジスタ１１６はオフ状態となるので、出力端ｎ３の電位は、入力端ｎ２のレベルに応じて変化する。
【００３１】
出力ドライバ１２０も、ＣＭＯＳタイプの回路により構成されている。出力ドライバ１２０の一方の電源入力端は第１の電源端子ＨＶｄｄに接続されて、インタフェース回路用の第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が供給されており、他方は接地電位ＧＮＤに接続されている。データ入力端ｎ６には、内部ブロックの図示しない内部回路から出力されるデータ信号Ｄｏｕｔが入力されており、出力端は入力バッファ１１０の入力端ｎ２に接続されている。なお、入力されるデータ信号Ｄｏｕｔの出力可否を決定するイネーブル信号入力端ｎ８には、内部ブロックの図示しない制御回路から出力されるイネーブル信号Ｄｅｎｂが入力されている。イネーブル信号Ｄｅｎｂがアクティブの場合、データ入力端ｎ６から入力されるデータ信号Ｄｏｕｔがトランスファゲート１３０を介して外部入出力パッド１５０から出力される。イネーブル信号Ｄｅｎｂが非アクティブの場合、出力ドライバ１２０の出力端はハイインピーダンスとなるので、実効的に入力バッファ１１０の入力端ｎ２から切り離される。なお、この出力ドライバ１２０としては、第１の電源電圧ＨＶｄｄの供給が遮断されたとき、入力端ｎ２に外部信号が入力されたとしても、回路内部にリーク電流等が発生するのを防止することが可能なフェ−ルセーフ機能を備えた出力バッファが用いられる。このフェ−ルセーフ機能を備えた出力ドライバは、一般的であるのでここでは説明を省略する。
【００３２】
トランスファゲート１３０は、ｎＭＯＳトランジスタにより構成されており、ドレイン電極は接続端ｎ１を介して外部入出力パッド１５０に接続されている。また、ソース電極は入力バッファ１１０の入力端ｎ２に接続されており、ゲート電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。なお、このｎＭＯＳトランジスタとしては、インタフェース回路１００の他の回路を構成するｎＭＯＳトランジスタよりも低いしきい値電圧ＶTNを有するトランジスタが利用されている。このしきい値電圧ＶTNは、小さい方が好ましく、理想的には０Ｖである。本例では、例えば、約０．２Ｖ以下のｎＭＯＳトランジスタが利用される。
【００３３】
なお、入力バッファ１１０の入力端ｎ２と接地電位ＧＮＤとの間には、４個のｎＭＯＳトランジスタ１３１〜１３４をカスケード接続したクランプ回路が設けられている。接地電位ＧＮＤに接続されているｎＭＯＳトランジスタ１３１のゲート電極は入力バッファ１１０の制御信号入力端ｎ５に接続されており、上記入力バッファ１１０に含まれるｎＭＯＳトランジスタ１１６と同様に、インタフェ−ス制御信号ＩＦｃｎｔが入力される。他のｎＭＯＳトランジスタ１３２，１３３，１３４は、ゲート電極とドレイン電極とが接続されて、ダイオードを構成している。このクランプ回路は、非アクセスモードにおいて、ｎＭＯＳトランジスタ１３１がオン状態となると、入力端ｎ２から接地電位ＧＮＤに電流が流れて、例えば、各トランジスタのしきい値電圧ＶTNを約０．６Ｖとすると、入力端ｎ２の電位が、しきい値電圧ＶTNの４倍の約２．４Ｖ以上とならないようにクランプする。アクセスモードにおいては、ｎＭＯＳトランジスタ１３１がオフ状態となるので、このクランプ回路は動作せず、入力端ｎ２の電位は、トランスファゲート１３０を介して入力される外部データ信号Ｄｉｎ−ｅｘｔの変化に応じて変化する。
【００３４】
ゲート電圧制御回路１４０は、トランスファゲート１３０のゲート電極に印加するためのゲート電圧を、アクセスモードか非アクセスモードかに応じて出力端ｎ７を介してトランスファゲート１３０のゲート電極に出力する。
【００３５】
Ｂ．ゲート電圧制御回路の構成および動作：
Ｂ１．ゲート電圧制御回路の構成：
ゲート電圧制御回路１４０は、４つのｐＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４により構成されている。第１のｐＭＯＳトランジスタＱＰ１のソース電極は第１の電源入力端子ＨＶｄｄに接続されており、ドレイン電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。ゲート電極は入力バッファ１１０の制御信号入力端ｎ５に接続されており、インタフェ−ス制御信号ＩＦｃｎｔが入力される。この第１のｐＭＯＳトランジスタＱＰ１は、後述するように第１の電源電圧ＨＶｄｄを、トランスファゲート１３０のゲート電圧としてゲート電極に印加するための第１のスイッチ回路として機能する。
【００３６】
第２のｐＭＯＳトランジスタＱＰ２のソース電極は第２の電源入力端子ＬＶｄｄに接続されており、ドレイン電極はゲート電圧制御回路１４０の出力端ｎ７に接続されている。ゲート電極は第１の電源入力端子ＨＶｄｄに接続されており、第１の電源電圧ＨＶｄｄがゲート電圧としてゲート電極に印加される。この第２のｐＭＯＳトランジスタＱＰ２は、後述するように第２の電源電圧ＬＶｄｄを、トランスファゲート１３０のゲート電圧としてゲート電極に印加するための第２のスイッチ回路として機能する。
【００３７】
ここで、ｐＭＯＳトランジスタのバックゲート電極には、通常、電源電圧が印加される。例えば、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極には、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）が印加され、第２のｐＭＯＳトランジスタＱＰ２のバックゲート電極には、第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）が印加される。しかしながら、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極に第１の電源電ＨＶｄｄが印加され、第２のｐＭＯＳトランジスタＱＰ２のバックゲート電極に第２の電源電圧ＬＶｄｄが印加されると、以下のような問題が発生する。
【００３８】
図２は、第１および第２のｐＭＯＳトランジスタＱＰ１，ＱＰ２のバックゲート電極をそれぞれに対応する電源電圧ＨＶｄｄ、ＬＶｄｄに接続した場合の断面構造を概略的に示す説明図である。第１のトランジスタＱＰ１は、ｐ型半導体基板２００に形成されたＮウェル２１０（「ｎ型基板領域」あるいは「バックゲート」とも呼ぶ。）内に形成されている。Ｎウェル２１０内にはドレイン電極用のｐ型不純物領域２１２（以下、単に「ドレイン電極」とも呼ぶ。）と、ソース電極用のｐ型不純物領域２１４（以下、単に「ソース電極」とも呼ぶ。）と、バックゲート電極用のｎ型不純物領域２１６（以下、単に「バックゲート電極」とも呼ぶ。）が形成されている。２つのｐ型不純物領域２１２，２１４の間のＮウェル２１０（チャネル領域）の表面上には第１のｐＭＯＳトランジスタＱＰ１のゲート電極２１８が形成されている。
【００３９】
同様に、第２のトランジスタＱＰ２は、ｐ型半導体基板２００に形成されたＮウェル２２０内に形成されている。Ｎウェル２２０内にはドレイン電極用のｐ型不純物領域２２２（以下、単に「ドレイン電極」とも呼ぶ。）と、ソース電極用のｐ型不純物領域２２４（以下、単に「ソース電極」とも呼ぶ。）と、バックゲート電極用のｎ型不純物領域２２６（以下、単に「バックゲート電極」とも呼ぶ。）が形成されている。２つのｐ型不純物領域２２２，２２４の間のＮウェル２２０（チャネル領域）の表面上には第２のｐＭＯＳトランジスタＱＰ２のゲート電極２２８が形成されている。
【００４０】
第１のｐＭＯＳトランジスタＱＰ１のソース電極２１４およびバックゲート電極２１６は、第１の電源端子ＨＶｄｄ（３．３Ｖ）に接続されている。第２のｐＭＯＳＯトランジスタＱＰ２のソース電極２２４およびバックゲート電極２２６は、第２の電源端子ＬＶｄｄ（１．８Ｖ）に接続されている。第１のｐＭＯＳトランジスタのドレイン電極２１２と第２のｐＭＯＳＯトランジスタのドレイン電極２２２とは、出力端ｎ７として共通に接続されている。第１のｐＭＯＳＯトランジスタＱＰ１のゲート電極２１８にはインタフェース制御信号ＩＦｃｎｔが入力される。第２のｐＭＯＳトランジスタＱＰ２のゲート電極２２８は第２の電源端子ＨＶｄｄに接続されている。
【００４１】
ここで、例えば、インタフェース制御信号ＩＦｃｎｔが”Ｌ”レベルとなって、第１のｐＭＯＳトランジスタＱＰ１がオンとなり、第２のｐＭＯＳトランジスタＱＰ２がオフとなっている場合を考える。このとき、第２のｐＭＯＳトランジスタＱＰ２はオフ状態であるにもかかわらず、第２のｐＭＯＳトランジスタＱＰ２のドレイン電極２２２とＮウェル２２０との接合面が順方向にバイアスされるので、第１のｐＭＯＳトランジスタＱＰ１のソース電極２１４からドレイン電極２１２へ向かって流れ出した電流の一部が、第２のｐＭＯＳトランジスタＱＰ２のドレイン電極２２２、Ｎウェル２２０、バックゲート電極２２６を介して第２の電源端子ＬＶｄｄに流れ出す。このように、オフ状態であるはずの第２のｐＭＯＳトランジスタＱＰ２にリーク電流が流れることになる。従って、第１のｐＭＯＳトランジスタＱＰ１および第２のｐＭＯＳトランジスタのバックゲート電極をそれぞれ対応する電源電圧とすることはできない。そこで、本実施例では、以下のような回路構成を採用している。
【００４２】
すなわち、図３に示すように、第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４を同一のＮウェル２１０内に形成することにより、それぞれのバックゲート電極を実質的に共通化する。そして、第３のｐＭＯＳトランジスタＱＰ３のソース電極に相当するｐ型不純物領域２３４を第１の電源入力端子ＨＶｄｄに接続し、ドレイン電極に相当するｐ型不純物領域２３２を、バックゲート電極に相当するｎ型不純物領域２３６に接続する。また、第４のｐＭＯＳトランジスタＱＰ４のソース電極に相当するｐ型不純物領域２４４を第２の電源入力端子ＬＶｄｄに接続し、ドレイン電極に相当するｐ型不純物領域２４２を、バックゲート電極に相当するｎ型不純物領域２４６に接続する。
【００４３】
以上の回路構成を採れば、第１のスイッチ回路に相当する第１のｐＭＯＳトランジスタＱＰ１がオンし、第２のスイッチ回路に相当する第２のｐＭＯＳトランジスタＱＰ２がオフしている場合において、第３のｐＭＯＳトランジスタＱＰ３がオンとなって、Ｎウェル２１０の電位が第１の電源電圧ＨＶｄｄとなるように充電することができる。また、第１のｐＭＯＳトランジスタＱＰ１がオフして、第２のｐＭＯＳトランジスタＱＰ２がオンしている場合、第４のｐＭＯＳトランジスタＱＰ４がオンとなって、Ｎウェル２１０の電位が第２の電源電圧ＬＶｄｄとなるように充電する。これにより、いずれかのトランジスタのドレイン電極またはソース電極に相当するｐ型不純物層とＮウェル２１０との接合面が順方向にバイアスされることを防止することができ、リーク電流が発生してしまうことを防止することができる。
【００４４】
次に、ゲート電圧制御回路１４０およびトランスファゲート１３０の動作をアクセスモードおよび非アクセスモードに分けて説明する。
【００４５】
Ｂ２．アクセスモードにおける動作：
図４は、アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。アクセスモードでは、２つの電源電圧ＨＶｄｄ，ＬＶｄｄのどちらも半導体集積回路に供給されている。また、インタフェース制御信号ＩＦｃｎｔは”Ｌ”レベル（≒０Ｖ）となる。このとき、第２，第４のＰＭＯＳトランジスタＱＰ２，ＱＰ４は、第２の電源電圧ＬＶｄｄが印加されているソース電極の電位よりも、第１の電源電圧ＨＶｄｄが印加されているゲート電極の電位の方が高いため、オフ状態となる。一方、第３のｐＭＯＳトランジスタＱＰ３はオン状態となって、上述したように、第１のｐＭＯＳトランジスタＱＰ１のバックゲート電極（図３のｎ型不純物領域２３６）に第１の電源電圧ＨＶｄｄにほぼ等しい電圧を印加する。これにより、第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４が形成されているＮウェル２１０が第１の電源電圧ＨＶｄｄにほぼ等しい電位となるように充電される。そして、第１のｐＭＯＳトランジスタＱＰ１はオン状態となって、ゲート電圧制御回路１４０の出力端ｎ７、すなわち、トランスファゲート１３０のゲート電極に、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）にほぼ等しい電圧が印加される。
【００４６】
以上のように、アクセスモードにおいては、従来のインタフェース回路と同様に、トランスファゲート１３０のゲート電極に第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）にほぼ等しい電圧が印加される。これにより、入力バッファ１１０を構成しているＭＯＳトランジスタの耐圧（ゲート電極に許容される最大定格電圧）よりも高い５Ｖの電位を有するの信号が、外部入出力パッド１５０から入力されても、トランスファゲート１３０によって電源電圧（本例では３．３Ｖ）よりも低い信号に変換されて、入力バッファ１１０に入力される。
【００４７】
ここで、外部入出力パッド１５０から入力される外部データ信号Ｄｉｎ−ｅｘｔの”Ｈ”レベルの電位が（５±０．５）Ｖであるとする。
【００４８】
このとき、トランスファゲート１３０のドレイン電極に印加されるドレイン電圧ＶDの最大値ＶD［ｍａｘ］は５．５Ｖである。また、ゲート電極に印加されるゲート電圧ＶGの最小値ＶG［ｍｉｎ］は３．０Ｖである。従って、トランスファゲート１３０のドレイン−ゲート間電圧ＶDGの最大値ＶDG［ｍａｘ］も２．５Ｖとなる。上述したようにインタフェース回路を構成するｎＭＯＳトランジスタのドレイン−ゲート間電圧ＶDGに許容される絶対最大定格電圧の最低値は４．０Ｖであるから、トランスファゲート１３０のドレインーソース間電圧の最大値ＶDG［ｍａｘ］もその絶対最大定格電圧よりも低くなる。
【００４９】
Ｂ３．非アクセスモードにおける動作：
図５は、非アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。非アクセスモードでは、２つの電源電圧ＨＶｄｄ，ＬＶｄｄのうち、第１の電源電圧ＨＶｄｄの供給が遮断され、電源電圧ＨＶｄｄの電圧はほぼ０Ｖとなる。このとき、入力バッファ１１０の動作は停止されるので、外部データ信号Ｄｉｎ−ｅｘｔが外部入出力パッド１５０から入力されたとしても、内部ブロックに入力データ信号Ｄｉｎが出力されることはない。また、インタフェース制御信号ＩＦｃｎｔは”Ｈ”レベル（≒１．８Ｖ）となる。
【００５０】
このとき、第１，第３のｐＭＯＳトランジスタＱＰ１，ＱＰ３は、ソース電極の電位（≒０Ｖ）よりも、”Ｈ”レベル（≒１．８Ｖ）のインタフェース制御信号ＩＦｃｎｔが入力されているゲート電極の電位の方が高いため、オフ状態となる。一方、第４のｐＭＯＳトランジスタはオン状態となって、上述したように、第２のｐＭＯＳトランジスタＱＰ２のバックゲート（図３のＮウェル２１０）に電荷を充電して、バックゲートの電位を第２の電源電圧ＬＶｄｄとする。そして、第２のｐＭＯＳトランジスタＱＰ２はオン状態となって、ゲート電圧制御回路１４０の出力端ｎ７、すなわち、トランスファゲート１３０のゲート電極に、第２の電源電圧ＬＶｄｄ（＝１．８Ｖ）にほぼ等しい電圧を印加する。
【００５１】
ここで、他のデバイスに供給されるべき外部データ信号Ｄｉｎ−ｅｘｔが、外部入出力パッド１５０から入力されるとする。この外部データ信号Ｄｉｎ−ｅｘｔの”Ｈ”レベルの電位は４．５Ｖ〜５．５Ｖの範囲内であるとする。
【００５２】
このとき、トランスファゲート１３０のドレイン電極に印加されるドレイン電圧ＶDの最大値ＶD［ｍａｘ］は５．５Ｖとなる。また、ゲート電極に印加されるゲート電圧ＶGの最小値ＶG［ｍｉｎ］は１．６５Ｖとなる。従って、トランスファゲート１３０のドレイン−ゲート間電圧ＶDGの最大値ＶDG［ｍａｘ］は３．８５Ｖとなる。上述したようにインタフェース回路を構成するｎＭＯＳトランジスタのドレイン−ゲート間電圧ＶDGに許容される絶対最大定格電圧の最低値は４．０Ｖであるから、トランスファゲート１３０のドレインーソース間電圧の最大値ＶDG［ｍａｘ］はその絶対最大定格電圧よりも低くなる。
【００５３】
以上のように、ゲート電圧制御回路１４０は、非アクセスモードとなって、インタフェース回路用の第１の電源ＨＶｄｄの供給が遮断された場合においても、トランスファゲート１３０のゲート電圧として電源電圧ＬＶｄｄにほぼ等しい電圧を供給することができるので、従来のインタフェース回路において問題となっていたトランスファゲート１３０のドレインーソース間電圧ＶDGが許容されている絶対最大定格電圧を超えてしまうことを防止することができる。
【００５４】
Ｃ．実施例の効果：
以上、説明したように、本実施例のインタフェース回路１００によれば、アクセスモードにおいて、外部データ信号Ｄｉｎ−ｅｘｔとして、第１の電源電圧ＨＶｄｄ（＝３．３Ｖ）よりも高く、入力バッファ１１０を構成するＭＯＳトランジスタのゲート電圧に許容される絶対最大定格電圧よりも高い”Ｈ”レベル（５±０．５Ｖ）の信号を受け取ることが可能である。また、非アクセスモードにおいて従来のインタフェース回路において問題となっていた、他のデバイスに供給される外部データ信号の”Ｈ”レベルの電位が外部入出力パッド１５０から入力されて、トランスファゲート１３０のドレインーソース間電圧ＶDGが許容されている絶対最大定格電圧を超えてしまうという点を解消することができる。
【００５５】
以上の説明からわかるように、第１の電源電圧が本発明の第１の電圧に相当し、第２の電源電圧が本発明の第２の電圧に相当し、外部データ信号の”Ｈ”レベル電位が第３の電圧に相当する。
【００５６】
Ｄ．変形例：
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００５７】
（１）上記実施例のインタフェース回路１００は、入力バッファ１１０および出力ドライバを備える入出力インタフェース回路を示しているが、入力バッファ１１０のみを備える入力インタフェース回路に本発明を適用することも可能である。
【００５８】
（２）上記実施例では、第１の電源電圧ＨＶｄｄが３．３Ｖ、第２の電源電圧ＬＶｄｄが１．８Ｖ、外部データ信号の”Ｈレベル”の電位が５Ｖで、トランスファゲート１３０のドレインーゲート間電圧ＶDGの絶対最大定格電圧が４．０Ｖである場合を例に説明しているが、これに限定されるものではない。トランスファゲートは、ゲート電極およびドレイン電極間の最大定格電圧が、第１の電源電圧ＨＶｄｄに相当する第１の電圧よりも高く、外部データ信号の”Ｈ”レベルの電位に相当する第３の電圧よりも低いｎＭＯＳトランジスタにより構成されており、かつ、第３の電圧と、第２の電源電圧ＬＶｄｄに相当する第２の電圧との電圧差が、ゲート電極の最大定格電圧よりも低くなって、ゲート電極およびドレイン電極間の最大定格電圧よりも小さくなるように、第１の電圧と、第２の電圧と、第３の電圧が設定されていれば、本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例としての半導体集積回路に含まれるにおけるインタフェース回路の回路図である。
【図２】第１および第２のｐＭＯＳトランジスタＱＰ１，ＱＰ２のバックゲートをそれぞれに対応する電源電圧ＨＶｄｄ，ＬＶｄｄに接続した場合の断面構造を概略的に示す説明図である。
【図３】本実施例における第１ないし第４のｐＭＯＳトランジスタＱＰ１〜ＱＰ４の断面構造を概略的に示す説明図である。
【図４】アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。
【図５】非アクセスモードにおけるゲート電圧制御回路１４０の動作を示す説明図である。
【図６】従来のインタフェース回路を示す説明図である。
【図７】従来のインタフェース回路の問題点を示す説明図である。
【符号の説明】
１００…インタフェース回路
１１０…入力バッファ
１１２…第１のインバータ
１１４…第２のインバータ
１１６…ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタ
１２０…出力ドライバ
１３０…トランスファゲート
１３０…トランスファゲート
１３１，１３２，１３３，１３４…ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタ
１４０…ゲート電圧制御回路
ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４…ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタ
１５０…外部入出力パッド
２００…ｐ型半導体基板）
２１０…Ｎウェル（ｎ型基板領域）
２１２…ｐ型不純物領域（ドレイン電極）
２１４…ｐ型不純物領域（ソース電極）
２１６…ｎ型不純物領域（バックゲート電極）
２１８…ゲート電極
２２０…Ｎウェル（ｎ型基板領域）
２２２…ｐ型不純物領域（ドレイン電極）
２２４…ｐ型不純物領域（ソース電極）
２２６…ｎ型不純物領域（バックゲート電極）
２２８…ゲート電極
２３２…ｐ型不純物領域（ドレイン電極）
２３４…ｐ型不純物領域（ソース電極）
２３６…ｎ型不純物領域（バックゲート電極）
２３８…ゲート電極
２４２…ｐ型不純物領域（ドレイン電極）
２４４…ｐ型不純物領域（ソース電極）
２４６…ｎ型不純物領域（バックゲート電極）
２４８…ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit that stops the operation of an interface circuit that exchanges signals with the outside in a non-access mode in which external access is not executed, and more particularly, to an external circuit having a higher potential than a power supply voltage applied to the interface circuit. The present invention relates to a semiconductor integrated circuit having an interface circuit capable of receiving a signal.
[0002]
[Prior art]
Electronic devices such as ICs and LSIs (semiconductor integrated circuits) included in various electronic devices are designed to reduce the power supply voltage supplied in order to save power, such as 3.3V or 3V ( Hereinafter, there is also one that operates with a power supply voltage of “3V system”. Furthermore, there are some which operate with a power supply voltage of 1.8V or 1.5V (hereinafter also referred to as “1V system”).
[0003]
However, not all of the electronic devices mounted on the electronic equipment are similarly lowered in voltage, and an electronic device that operates with a power supply voltage of 5 V or the like (hereinafter also referred to as “5 V system”), There are cases where electronic devices that operate with a 3V power supply voltage coexist.
[0004]
The maximum rated voltage (also referred to as “breakdown voltage”) of a gate electrode of a transistor that constitutes an electronic device that operates with a 3V power supply voltage (hereinafter simply referred to as “3V electronic device”) is a 3V power supply. Although the voltage is higher than the voltage, it is lower than the withstand voltage of a transistor constituting an electronic device (hereinafter, simply referred to as “5V electronic device”) that operates with a 5V power supply voltage, and is output from the 5V electronic device. Generally, it is lower than the potential of a signal (hereinafter referred to as “5V system signal”). For this reason, it is impossible to input a 5V signal from the outside to the 3V electronic device.
[0005]
Therefore, as will be described below, in order to solve this withstand voltage problem, not only the signal output from the 3V electronic device (hereinafter referred to as “3V signal”) in the 3V electronic device. A system that can receive 5V signals is also considered.
[0006]
FIG. 6 is an explanatory diagram showing an interface circuit that can receive both 3V and 5V signals. As shown in FIG. 6A, in this interface circuit, an n-type MOS transistor (hereinafter also referred to as “nMOS transistor”) is provided between an external input terminal (pad) PD and an input buffer IB. QTN (also referred to as “transmission gate”) is provided. The same 3V voltage (3.3 V in this example) as the power supply voltage supplied to the input buffer IB is applied to the gate electrode G of the transfer gate QTN as the gate voltage VG.
[0007]
As shown in FIG. 6B, the potential VD of the drain electrode D of the transfer gate QTN is equal to the potential VPD of the input data signal input from the external input pad PD and changes according to the change of the potential VPD. Specifically, when the potential VPD changes from 0V to 5V, the potential VD of the drain electrode D also changes from 0V to 5V. On the other hand, while the potential VS of the source electrode S is lower than the voltage (VG−VTN) [V] which is lower than the gate voltage VG (= 3.3 V) by the threshold voltage VTN, the potential VPD Although it changes according to the change, in the case of more than that, it becomes constant at (VG-VTN) [V]. Therefore, in this interface circuit, a 5V signal higher than the withstand voltage of the MOS transistor constituting the input buffer IB is input from the external input pad PD via the transfer gate QTN, whereby the power supply voltage (3. 3V) and can be input to the input buffer IB.
[0008]
If the signal potential of the external data signal input from the external input pad PD is 5V, the drain voltage VD applied to the drain electrode D of the transfer gate QTN is 5V. Therefore, the drain-gate voltage VDG between the drain electrode D and the gate electrode G of the transfer gate QTN is 1.7V. If the signal potential of the external data signal input from the external input pad PD is 0V, the drain voltage VD applied to the drain electrode D of the transfer gate QTN is 0V. Therefore, the drain-gate voltage VDG of the transfer gate QTN is −3.3V. Here, as a MOS transistor normally used for a circuit operating with a 3.3V power supply voltage, at least the maximum rated voltage (withstand voltage) allowed for the gate electrode is higher than the power supply voltage 3.3V, and the drain− A MOS transistor whose maximum rated voltage allowed for the voltage between the gates is higher than the power supply voltage 3.3V is used. Therefore, it can be seen that the voltage applied between the drain electrode and the gate electrode of the transfer gate QTN is lower than the maximum rated voltage.
[0009]
[Problems to be solved by the invention]
Here, in order to further reduce the power consumption of the electronic device, the supply power voltage of the interface circuit is set to a 3V system, and the supply power voltage of the internal circuit of the electronic device is set to a 1V system voltage lower than the 3V system voltage. In the non-access mode in which external access is not executed, an electronic device that stops (shuts down) the supply of the 3V power supply voltage and stops the operation of the interface circuit is considered.
[0010]
However, if the configuration shown in FIG. 6 is applied as an interface circuit in which such power supply is cut off, the following problem occurs. That is, in FIG. 7, when the supply of the 3.3V power supply voltage is stopped, the gate voltage VG applied to the gate electrode G of the transfer gate QTN is changed from 3.3V to 0V.
[0011]
In this case, when the connection destination of the external input pad PD is a signal line common to another device, for example, a bus, even an external data signal supplied to the other device is input from the external input pad PD. Will be. At this time, the drain-gate voltage VDG of the transfer gate QTN becomes approximately 5V.
[0012]
Here, the breakdown voltage of the transfer gate QTN is preferably low in consideration of the operation speed, and the MOS transistor constituting the circuit operating with the 3.3V system power supply voltage is lower than 5V and has a drain-gate voltage VDG. In general, a transistor having a maximum rated voltage allowed to be lower than 5V is used.
[0013]
Therefore, the gate-drain voltage VDG of the nMOS transistor constituting the transfer gate QTN becomes higher than the allowable maximum rated voltage, which causes a deterioration in device reliability. In particular, when the voltage is higher than the absolute maximum rated voltage, it may cause a failure of the element.
[0014]
Therefore, even in the non-access mode in which the power supply to the interface circuit is cut off, it is higher than the power supply voltage supplied to the interface circuit and higher than the maximum rated voltage allowed for the gate electrode of the MOS transistor constituting the interface circuit. Realization of an interface circuit that allows input of a potential signal is desired.
[0015]
The present invention has been made to solve the above-described problems in the prior art, and in a semiconductor integrated circuit in which power supply to the interface circuit is cut off in the non-access mode, power supplied to the interface circuit is provided. It is an object of the present invention to provide a technology that allows input of a signal having a potential higher than the voltage and higher than the maximum rated voltage allowed for the gate electrode of a transistor constituting the interface circuit.
[0016]
[Means for solving the problems and their functions and effects]
In order to solve at least a part of the problems described above, a semiconductor integrated circuit of the present invention includes:
Of the relatively high first voltage and the relatively low second voltage applied as the power supply voltage, the supply of the first voltage applied to the interface circuit for receiving an external signal is cut off. The semiconductor integrated circuit capable of stopping the operation of the interface circuit in a non-access mode in which external access is not executed,
The interface circuit is
An input buffer that operates by applying at least the first voltage as a power supply voltage;
A transfer gate connected between the external input terminal and the input end of the input buffer, and for transmitting an external signal input from the external input terminal to the input end of the input buffer;
A gate voltage control circuit that outputs a gate voltage applied to the gate electrode of the transfer gate, and
The gate voltage control circuit is
In an access mode in which external access is performed, a voltage generated based on the first voltage is output as the gate voltage;
In the non-access mode, a voltage generated based on the second voltage is output as the gate voltage.
[0017]
According to the semiconductor integrated circuit having the above configuration, when the supply of the power supply voltage having the first voltage to the interface circuit is interrupted in the non-access mode in which external access is not performed, which has been a problem in the past, the transfer gate A voltage generated on the basis of the second voltage can be applied to the gate electrode. As a result, as explained in the problem to be solved by the invention, the potential of the gate electrode of the transfer gate becomes 0 V, and the drain-gate voltage of the transfer gate becomes larger than the allowable maximum rated voltage. Can be prevented.
[0018]
Here, the gate voltage control circuit is constituted by four p-type MOS transistors formed in the same n-type substrate region,
Of the four p-type MOS transistors,
In the first p-type MOS transistor, the first voltage is applied to the source electrode, the gate electrode of the transfer gate is connected to the drain electrode, and the first p-type MOS transistor is turned on in the access mode, and the first p-type MOS transistor A voltage approximately equal to the voltage is output to the gate electrode of the transfer gate,
In the second p-type MOS transistor, the second voltage is applied to the source electrode, the gate electrode of the transfer gate is connected to the drain electrode, and the second p-type MOS transistor is turned on in the non-access mode, and the second p-type MOS transistor A voltage approximately equal to the voltage of the transfer gate is output to the gate electrode of the transfer gate,
In the third p-type MOS transistor, the first voltage is applied to the source electrode, the first electrode of the n-type substrate region is connected to the drain electrode, and the third p-type MOS transistor is turned on in the access mode. Charging so that the potential of the n-type substrate region is approximately equal to the first voltage;
In the fourth p-type MOS transistor, the second voltage is applied to the source electrode, the second electrode of the n-type substrate region is connected to the drain electrode, and the fourth p-type MOS transistor is turned on in the non-access mode. It is preferable to charge so that the potential of the n-type substrate region is substantially equal to the second voltage.
[0019]
According to the above configuration, the gate voltage control circuit can be easily formed in the semiconductor integrated circuit.
[0020]
Each MOS transistor constituting the interface circuit has a MOS transistor whose maximum rated voltage of the gate electrode is higher than the first voltage and lower than a third voltage corresponding to a high level voltage of the external signal. And
The second voltage is preferably a voltage in which a voltage difference between the third voltage and the second voltage is lower than the maximum rated voltage.
[0021]
In the semiconductor integrated circuit having the relationship between the first voltage, the second voltage, and the third voltage, supply of the power supply voltage having the first voltage to the interface circuit in the non-access mode in which external access is not executed. Can be effectively prevented from becoming higher than the allowable maximum rated voltage. The maximum rated voltage includes the absolute maximum rated voltage.
[0022]
For example, the first voltage can be set to 3V to 3.6V, the second voltage can be set to 1.65V to 1.95V, and the third voltage can be set to 4.5V to 5.5V. .
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in the following order based on examples.
A. Interface circuit configuration:
B. Configuration and operation of gate voltage control circuit:
B1. Gate voltage control circuit
B2. Operation in access mode:
B3. Operation in non-access mode:
C. Effects of the embodiment:
D. Variation:
[0024]
A. Interface circuit configuration:
FIG. 1 is a circuit diagram of an interface circuit included in a semiconductor integrated circuit as an embodiment of the present invention. This semiconductor integrated circuit is roughly divided into an interface block including an interface circuit for exchanging signals with the outside and an internal block including various internal circuits. Two types of power supply voltages are supplied to the integrated circuit from two types of power input terminals HVdd and LVdd (not shown). It is assumed that the voltage of the first power input terminal HVdd is (3.3 ± 0.3) V and the voltage of the second power input terminal LVdd is (1.8 ± 0.15) V. Hereinafter, the voltage of the first power supply input terminal HVdd is referred to as the first power supply HVdd or the first power supply voltage HVdd, and the voltage of the second power supply input terminal LVdd is referred to as the second power supply LVdd or the second power supply. Called voltage LVdd. The first power supply HVdd is a power supply for interface circuits, and the second power supply LVdd is a power supply for internal circuits. “(3.3 ± 0.3) V” means that the standard voltage is 3.3V and the error range is ± 0.3V, and the first power supply voltage HVdd is 3V˜ It means that any voltage value within the range of 3.6V can be taken. The same applies to other voltages.
[0025]
FIG. 1 shows one interface circuit 100 included in the interface block. The interface circuit 100 includes an input buffer 110, an output driver 120, a transfer gate 130, and a gate voltage control circuit 140. A p-type MOS transistor (hereinafter simply referred to as “pMOS transistor”) and an n-type MOS transistor (hereinafter simply referred to as “nMOS transistor”) constituting each circuit have a gate oxide film thickness tox≈70 mm. The absolute maximum rated voltage allowed between the gate electrode, the gate-drain, and the gate source is assumed to be within the range of 4 to 4.6V.
[0026]
The input buffer 110 includes two CMOS type inverters 112 and 114. The input terminal n2 of the input buffer 110 serves as the input terminal of the first inverter 112, and the output terminal n3 of the first inverter 112 is connected to the input terminal of the second inverter 114. The output terminal of the second inverter 114 is the output terminal n4 of the input buffer 110. One power input terminal of the first inverter 112 is connected to the first power supply terminal HVdd, and the first power supply voltage HVdd (= 3.3 V) for the interface circuit is supplied, and the other is ground potential. Connected to GND. One power supply input terminal of the second inverter 114 is connected to the second power supply terminal LVdd, and the second power supply voltage LVdd (= 1.8V) for the internal circuit is supplied, and the other is ground potential. Connected to GND.
[0027]
The input buffer 110 outputs the external data signal Din-ext input via the transfer gate 130 as an input data signal Din to an internal circuit (not shown) of the internal block.
[0028]
An nMOS transistor 116 having a drain electrode connected to the node n3 and a source electrode connected to the ground potential GND is inserted between the output terminal n3 of the first inverter 112 and the ground potential GND. The gate electrode of the nMOS transistor 116 is connected to a control signal input terminal n5 to which an interface control signal IFcnt from a control circuit (not shown) of the internal block is input.
[0029]
The interface control signal IFcnt is supplied with a voltage of 3.3 V as the first power supply HVdd, and becomes low level (“L” level) in the access mode in which external access is executed, and the supply of the first power supply HVdd is cut off. Therefore, it becomes high level (“H” level) in the non-access mode in which external access is not executed. The interface control signal IFcnt is generated by an internal circuit in the internal block. The “H” level is a voltage substantially equal to the second power supply voltage, and the “L” level is a voltage (approximately 0 V) equal to the ground potential GND.
[0030]
The nMOS transistor 116 functions as a clamp circuit as described below. In the non-access mode, the voltage of the first power supply HVdd is changed from 3.3 V to 0 V, and the operation of the first inverter 112 is stopped, so that the level of the output terminal n3 becomes unstable. At this time, since the interface control signal IFcnt becomes “H” level, the nMOS transistor 116 is turned on, and the potential of the output terminal n3 is fixed to the ground potential GND, that is, “L” level. In the access mode, the nMOS transistor 116 is turned off, so that the potential of the output terminal n3 changes according to the level of the input terminal n2.
[0031]
The output driver 120 is also composed of a CMOS type circuit. One power input terminal of the output driver 120 is connected to the first power supply terminal HVdd, and the first power supply voltage HVdd (= 3.3 V) for the interface circuit is supplied, and the other is connected to the ground potential GND. Has been. A data signal Dout output from an internal circuit (not shown) of the internal block is input to the data input terminal n6, and the output terminal is connected to the input terminal n2 of the input buffer 110. An enable signal Denb output from a control circuit (not shown) of the internal block is input to an enable signal input terminal n8 that determines whether or not the input data signal Dout can be output. When the enable signal Denb is active, the data signal Dout input from the data input terminal n6 is output from the external input / output pad 150 via the transfer gate 130. When the enable signal Denb is inactive, the output terminal of the output driver 120 has a high impedance, so that it is effectively disconnected from the input terminal n2 of the input buffer 110. The output driver 120 prevents the occurrence of a leak current or the like in the circuit even when an external signal is input to the input terminal n2 when the supply of the first power supply voltage HVdd is interrupted. An output buffer having a fail-safe function that can be used is used. Since the output driver having the fail-safe function is common, the description thereof is omitted here.
[0032]
The transfer gate 130 is composed of an nMOS transistor, and the drain electrode is connected to the external input / output pad 150 via the connection end n1. The source electrode is connected to the input terminal n2 of the input buffer 110, and the gate electrode is connected to the output terminal n7 of the gate voltage control circuit 140. As the nMOS transistor, a transistor having a threshold voltage VTN lower than that of the nMOS transistors constituting other circuits of the interface circuit 100 is used. The threshold voltage VTN is preferably small and ideally 0V. In this example, for example, an nMOS transistor of about 0.2 V or less is used.
[0033]
A clamp circuit in which four nMOS transistors 131 to 134 are cascade-connected is provided between the input terminal n2 of the input buffer 110 and the ground potential GND. The gate electrode of the nMOS transistor 131 connected to the ground potential GND is connected to the control signal input terminal n5 of the input buffer 110. Similar to the nMOS transistor 116 included in the input buffer 110, the interface control signal IFcnt. Is entered. The other nMOS transistors 132, 133, and 134 constitute a diode by connecting the gate electrode and the drain electrode. In the clamp circuit, when the nMOS transistor 131 is turned on in the non-access mode, a current flows from the input terminal n2 to the ground potential GND. For example, when the threshold voltage VTN of each transistor is about 0.6V, Clamping is performed so that the potential at the input terminal n2 does not exceed about 2.4 V, which is four times the threshold voltage VTN. In the access mode, since the nMOS transistor 131 is turned off, the clamp circuit does not operate, and the potential of the input terminal n2 is changed according to the change of the external data signal Din-ext input via the transfer gate 130. Change.
[0034]
The gate voltage control circuit 140 outputs a gate voltage to be applied to the gate electrode of the transfer gate 130 to the gate electrode of the transfer gate 130 via the output terminal n7 in accordance with the access mode or the non-access mode.
[0035]
B. Configuration and operation of gate voltage control circuit:
B1. Configuration of gate voltage control circuit:
The gate voltage control circuit 140 includes four pMOS transistors QP1, QP2, QP3, and QP4. The source electrode of the first pMOS transistor QP1 is connected to the first power supply input terminal HVdd, and the drain electrode is connected to the output terminal n7 of the gate voltage control circuit 140. The gate electrode is connected to the control signal input terminal n5 of the input buffer 110, and receives the interface control signal IFcnt. The first pMOS transistor QP1 functions as a first switch circuit for applying the first power supply voltage HVdd to the gate electrode as the gate voltage of the transfer gate 130, as will be described later.
[0036]
The source electrode of the second pMOS transistor QP2 is connected to the second power supply input terminal LVdd, and the drain electrode is connected to the output terminal n7 of the gate voltage control circuit 140. The gate electrode is connected to the first power supply input terminal HVdd, and the first power supply voltage HVdd is applied to the gate electrode as a gate voltage. As will be described later, the second pMOS transistor QP2 functions as a second switch circuit for applying the second power supply voltage LVdd to the gate electrode as the gate voltage of the transfer gate 130.
[0037]
Here, a power supply voltage is normally applied to the back gate electrode of the pMOS transistor. For example, the first power supply voltage HVdd (= 3.3 V) is applied to the back gate electrode of the first pMOS transistor QP1, and the second power supply voltage LVdd is applied to the back gate electrode of the second pMOS transistor QP2. (= 1.8V) is applied. However, when the first power supply voltage HVdd is applied to the back gate electrode of the first pMOS transistor QP1 and the second power supply voltage LVdd is applied to the back gate electrode of the second pMOS transistor QP2, the following is performed. A problem occurs.
[0038]
FIG. 2 is an explanatory diagram schematically showing a cross-sectional structure when the back gate electrodes of the first and second pMOS transistors QP1 and QP2 are connected to the corresponding power supply voltages HVdd and LVdd, respectively. The first transistor QP 1 is formed in an N well 210 (also referred to as “n-type substrate region” or “back gate”) formed in the p-type semiconductor substrate 200. In the N well 210, a p-type impurity region 212 for the drain electrode (hereinafter also simply referred to as “drain electrode”) and a p-type impurity region 214 for the source electrode (hereinafter also simply referred to as “source electrode”). Thus, an n-type impurity region 216 for back gate electrode (hereinafter also simply referred to as “back gate electrode”) is formed. On the surface of the N well 210 (channel region) between the two p-type impurity regions 212 and 214, the gate electrode 218 of the first pMOS transistor QP1 is formed.
[0039]
Similarly, the second transistor QP2 is formed in an N well 220 formed in the p-type semiconductor substrate 200. In the N well 220, a p-type impurity region 222 for a drain electrode (hereinafter also simply referred to as “drain electrode”) and a p-type impurity region 224 for a source electrode (hereinafter also simply referred to as “source electrode”). Thus, an n-type impurity region 226 for the back gate electrode (hereinafter also simply referred to as “back gate electrode”) is formed. On the surface of the N well 220 (channel region) between the two p-type impurity regions 222 and 224, the gate electrode 228 of the second pMOS transistor QP2 is formed.
[0040]
The source electrode 214 and the back gate electrode 216 of the first pMOS transistor QP1 are connected to the first power supply terminal HVdd (3.3 V). The source electrode 224 and the back gate electrode 226 of the second pMOSO transistor QP2 are connected to the second power supply terminal LVdd (1.8V). The drain electrode 212 of the first pMOS transistor and the drain electrode 222 of the second pMOSO transistor are connected in common as the output terminal n7. The interface control signal IFcnt is input to the gate electrode 218 of the first pMOSO transistor QP1. The gate electrode 228 of the second pMOS transistor QP2 is connected to the second power supply terminal HVdd.
[0041]
Here, for example, consider a case where the interface control signal IFcnt is at the “L” level, the first pMOS transistor QP1 is turned on, and the second pMOS transistor QP2 is turned off. At this time, although the second pMOS transistor QP2 is in the off state, the junction surface between the drain electrode 222 of the second pMOS transistor QP2 and the N well 220 is biased in the forward direction, so that the first pMOS Part of the current that flows from the source electrode 214 to the drain electrode 212 of the transistor QP1 is supplied to the second power supply terminal LVdd via the drain electrode 222, the N well 220, and the back gate electrode 226 of the second pMOS transistor QP2. Flow out. In this way, a leak current flows through the second pMOS transistor QP2 that should be in the off state. Therefore, the back gate electrodes of the first pMOS transistor QP1 and the second pMOS transistor cannot be set to the corresponding power supply voltages. Therefore, in the present embodiment, the following circuit configuration is adopted.
[0042]
That is, as shown in FIG. 3, by forming the first to fourth pMOS transistors QP1 to QP4 in the same N well 210, the respective back gate electrodes are substantially made common. The p-type impurity region 234 corresponding to the source electrode of the third pMOS transistor QP3 is connected to the first power supply input terminal HVdd, and the p-type impurity region 232 corresponding to the drain electrode is connected to the n-type corresponding to the back gate electrode. Connected to the type impurity region 236. Further, the p-type impurity region 244 corresponding to the source electrode of the fourth pMOS transistor QP4 is connected to the second power input terminal LVdd, and the p-type impurity region 242 corresponding to the drain electrode is connected to the n-type corresponding to the back gate electrode. Connected to the type impurity region 246.
[0043]
With the above circuit configuration, when the first pMOS transistor QP1 corresponding to the first switch circuit is turned on and the second pMOS transistor QP2 corresponding to the second switch circuit is turned off, The pMOS transistor QP3 can be turned on and charged so that the potential of the N well 210 becomes the first power supply voltage HVdd. When the first pMOS transistor QP1 is turned off and the second pMOS transistor QP2 is turned on, the fourth pMOS transistor QP4 is turned on, and the potential of the N well 210 becomes the second power supply voltage LVdd. Charge the battery so that This prevents the junction surface between the p-type impurity layer corresponding to the drain electrode or the source electrode of any transistor and the N well 210 from being forward-biased, and leak current is generated. This can be prevented.
[0044]
Next, operations of the gate voltage control circuit 140 and the transfer gate 130 will be described separately for an access mode and a non-access mode.
[0045]
B2. Operation in access mode:
FIG. 4 is an explanatory diagram showing the operation of the gate voltage control circuit 140 in the access mode. In the access mode, both of the two power supply voltages HVdd and LVdd are supplied to the semiconductor integrated circuit. Further, the interface control signal IFcnt becomes “L” level (≈0V). At this time, the second and fourth PMOS transistors QP2 and QP4 have a potential of the gate electrode to which the first power supply voltage HVdd is applied rather than the potential of the source electrode to which the second power supply voltage LVdd is applied. Since it is higher, it is in the off state. On the other hand, the third pMOS transistor QP3 is turned on, and as described above, the back gate electrode (n-type impurity region 236 in FIG. 3) of the first pMOS transistor QP1 is substantially equal to the first power supply voltage HVdd. Apply voltage. As a result, the N well 210 in which the first to fourth pMOS transistors QP1 to QP4 are formed is charged so as to have a potential substantially equal to the first power supply voltage HVdd. Then, the first pMOS transistor QP1 is turned on, and is approximately equal to the first power supply voltage HVdd (= 3.3 V) at the output terminal n7 of the gate voltage control circuit 140, that is, the gate electrode of the transfer gate 130. A voltage is applied.
[0046]
As described above, in the access mode, a voltage substantially equal to the first power supply voltage HVdd (= 3.3 V) is applied to the gate electrode of the transfer gate 130 as in the conventional interface circuit. Thereby, even if a signal having a potential of 5 V higher than the withstand voltage (maximum rated voltage allowed for the gate electrode) of the MOS transistor constituting the input buffer 110 is input from the external input / output pad 150, the transfer is performed. The signal is converted into a signal lower than the power supply voltage (3.3 V in this example) by the gate 130 and input to the input buffer 110.
[0047]
Here, it is assumed that the “H” level potential of the external data signal Din-ext input from the external input / output pad 150 is (5 ± 0.5) V.
[0048]
At this time, the maximum value VD [max] of the drain voltage VD applied to the drain electrode of the transfer gate 130 is 5.5V. The minimum value VG [min] of the gate voltage VG applied to the gate electrode is 3.0V. Accordingly, the maximum value VDG [max] of the drain-gate voltage VDG of the transfer gate 130 is also 2.5V. As described above, since the minimum value of the absolute maximum rated voltage allowed for the drain-gate voltage VDG of the nMOS transistor constituting the interface circuit is 4.0 V, the maximum value VDG of the drain-source voltage of the transfer gate 130. [Max] is also lower than the absolute maximum rated voltage.
[0049]
B3. Operation in non-access mode:
FIG. 5 is an explanatory diagram showing the operation of the gate voltage control circuit 140 in the non-access mode. In the non-access mode, the supply of the first power supply voltage HVdd out of the two power supply voltages HVdd and LVdd is cut off, and the voltage of the power supply voltage HVdd becomes almost 0V. At this time, since the operation of the input buffer 110 is stopped, even if the external data signal Din-ext is input from the external input / output pad 150, the input data signal Din is not output to the internal block. Further, the interface control signal IFcnt becomes “H” level (≈1.8 V).
[0050]
At this time, the first and third pMOS transistors QP1 and QP3 have the gate electrode to which the interface control signal IFcnt of “H” level (≈1.8V) is input rather than the potential (≈0V) of the source electrode. Since the potential is higher, it is turned off. On the other hand, the fourth pMOS transistor is turned on, and as described above, the back gate of the second pMOS transistor QP2 (N well 210 in FIG. 3) is charged, and the potential of the back gate is set to the second potential. Power supply voltage LVdd. Then, the second pMOS transistor QP2 is turned on, and is approximately equal to the second power supply voltage LVdd (= 1.8V) at the output terminal n7 of the gate voltage control circuit 140, that is, the gate electrode of the transfer gate 130. Apply voltage.
[0051]
Here, it is assumed that an external data signal Din-ext to be supplied to another device is input from the external input / output pad 150. It is assumed that the “H” level potential of the external data signal Din-ext is in the range of 4.5V to 5.5V.
[0052]
At this time, the maximum value VD [max] of the drain voltage VD applied to the drain electrode of the transfer gate 130 is 5.5V. The minimum value VG [min] of the gate voltage VG applied to the gate electrode is 1.65V. Therefore, the maximum value VDG [max] of the drain-gate voltage VDG of the transfer gate 130 is 3.85V. As described above, since the minimum value of the absolute maximum rated voltage allowed for the drain-gate voltage VDG of the nMOS transistor constituting the interface circuit is 4.0 V, the maximum value VDG of the drain-source voltage of the transfer gate 130. [Max] is lower than the absolute maximum rated voltage.
[0053]
As described above, even when the gate voltage control circuit 140 enters the non-access mode and the supply of the first power supply HVdd for the interface circuit is cut off, the gate voltage of the transfer gate 130 is almost equal to the power supply voltage LVdd. Since the same voltage can be supplied, it is possible to prevent the drain-source voltage VDG of the transfer gate 130, which is a problem in the conventional interface circuit, from exceeding the allowable absolute maximum rated voltage. .
[0054]
C. Effects of the embodiment:
As described above, according to the interface circuit 100 of this embodiment, the external data signal Din-ext is higher than the first power supply voltage HVdd (= 3.3 V) in the access mode, and the input buffer 110 is It is possible to receive a signal of “H” level (5 ± 0.5 V) higher than the absolute maximum rated voltage allowed for the gate voltage of the MOS transistor to be configured. Further, the “H” level potential of the external data signal supplied to another device, which has been a problem in the conventional interface circuit in the non-access mode, is input from the external input / output pad 150 and the transfer gate 130 is drained. The point that the source-source voltage VDG exceeds the allowable absolute maximum rated voltage can be solved.
[0055]
As can be seen from the above description, the first power supply voltage corresponds to the first voltage of the present invention, the second power supply voltage corresponds to the second voltage of the present invention, and the “H” level of the external data signal The potential corresponds to the third voltage.
[0056]
D. Variation:
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible.
[0057]
(1) Although the interface circuit 100 of the above embodiment shows an input / output interface circuit including an input buffer 110 and an output driver, the present invention can also be applied to an input interface circuit including only the input buffer 110. .
[0058]
(2) In the above embodiment, the first power supply voltage HVdd is 3.3 V, the second power supply voltage LVdd is 1.8 V, the “H level” potential of the external data signal is 5 V, and the drain of the transfer gate 130 The case where the absolute maximum rated voltage of the inter-gate voltage VDG is 4.0 V has been described as an example, but the present invention is not limited to this. In the transfer gate, the maximum rated voltage between the gate electrode and the drain electrode is higher than the first voltage corresponding to the first power supply voltage HVdd, and the third voltage corresponding to the “H” level potential of the external data signal The voltage difference between the third voltage and the second voltage corresponding to the second power supply voltage LVdd is lower than the maximum rated voltage of the gate electrode. The present invention can be applied if the first voltage, the second voltage, and the third voltage are set so as to be smaller than the maximum rated voltage between the gate electrode and the drain electrode. .
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an interface circuit included in a semiconductor integrated circuit as one embodiment of the present invention.
FIG. 2 is an explanatory diagram schematically showing a cross-sectional structure when back gates of first and second pMOS transistors QP1 and QP2 are connected to corresponding power supply voltages HVdd and LVdd, respectively.
FIG. 3 is an explanatory diagram schematically showing a cross-sectional structure of first to fourth pMOS transistors QP1 to QP4 in the present embodiment.
FIG. 4 is an explanatory diagram showing an operation of a gate voltage control circuit 140 in an access mode.
FIG. 5 is an explanatory diagram showing an operation of the gate voltage control circuit 140 in a non-access mode.
FIG. 6 is an explanatory diagram showing a conventional interface circuit.
FIG. 7 is an explanatory diagram showing a problem of a conventional interface circuit.
[Explanation of symbols]
100: Interface circuit
110: Input buffer
112 ... 1st inverter
114 ... second inverter
116: n-type MOS (nMOS) transistor
120 ... Output driver
130: Transfer gate
130: Transfer gate
131, 132, 133, 134... N-type MOS (nMOS) transistors
140 ... Gate voltage control circuit
QP1, QP2, QP3, QP4 ... p-type MOS (pMOS) transistors
150 ... External input / output pad
200 ... p-type semiconductor substrate)
210 ... N well (n-type substrate region)
212 ... p-type impurity region (drain electrode)
214 ... p-type impurity region (source electrode)
216... N-type impurity region (back gate electrode)
218 ... Gate electrode
220 ... N well (n-type substrate region)
222... P-type impurity region (drain electrode)
224... P-type impurity region (source electrode)
226... N-type impurity region (back gate electrode)
228 ... Gate electrode
232... P-type impurity region (drain electrode)
234... P-type impurity region (source electrode)
236... N-type impurity region (back gate electrode)
238 ... Gate electrode
242... P-type impurity region (drain electrode)
244 ... p-type impurity region (source electrode)
246 ... n-type impurity region (back gate electrode)
248 ... Gate electrode

Claims

Of the relatively high first voltage and the relatively low second voltage applied as the power supply voltage, the supply of the first voltage applied to the interface circuit for receiving an external signal is cut off. The semiconductor integrated circuit capable of stopping the operation of the interface circuit in a non-access mode in which external access is not executed,
The interface circuit is
An input buffer that operates by applying at least the first voltage as a power supply voltage;
A transfer gate connected between the external input terminal and the input end of the input buffer, and for transmitting an external signal input from the external input terminal to the input end of the input buffer;
A gate voltage control circuit that outputs a gate voltage applied to the gate electrode of the transfer gate, and
The gate voltage control circuit is
In an access mode in which external access is performed, a voltage generated based on the first voltage is output as the gate voltage;
A semiconductor integrated circuit that outputs a voltage generated based on the second voltage as the gate voltage in the non-access mode.

The semiconductor integrated circuit according to claim 1,
The gate voltage control circuit is composed of four p-type MOS transistors formed in the same n-type substrate region,
Of the four p-type MOS transistors,
In the first p-type MOS transistor, the first voltage is applied to the source electrode, the gate electrode of the transfer gate is connected to the drain electrode, and the first p-type MOS transistor is turned on in the access mode, and the first p-type MOS transistor A voltage approximately equal to the voltage is output to the gate electrode of the transfer gate,
In the second p-type MOS transistor, the second voltage is applied to the source electrode, the gate electrode of the transfer gate is connected to the drain electrode, and the second p-type MOS transistor is turned on in the non-access mode, and the second p-type MOS transistor A voltage approximately equal to the voltage of the transfer gate is output to the gate electrode of the transfer gate,
In the third p-type MOS transistor, the first voltage is applied to the source electrode, the first electrode of the n-type substrate region is connected to the drain electrode, and the third p-type MOS transistor is turned on in the access mode. Charging so that the potential of the n-type substrate region is approximately equal to the first voltage;
In the fourth p-type MOS transistor, the second voltage is applied to the source electrode, the second electrode of the n-type substrate region is connected to the drain electrode, and the fourth p-type MOS transistor is turned on in the non-access mode. The semiconductor integrated circuit is charged so that the potential of the n-type substrate region is substantially equal to the second voltage.

A semiconductor integrated circuit according to claim 1 or 2, wherein
Each MOS transistor constituting the interface circuit is a MOS transistor having a maximum rated voltage of a gate electrode higher than the first voltage and lower than a third voltage corresponding to a high level voltage of the external signal. ,
The semiconductor integrated circuit according to claim 2, wherein the second voltage is a voltage in which a voltage difference between the third voltage and the second voltage is lower than the maximum rated voltage.

A semiconductor integrated circuit according to any one of claims 1 to 3,
A semiconductor integrated circuit in which the first voltage is 3V to 3.6V, the second voltage is 1.65V to 1.95V, and the third voltage is 4.5V to 5.5V.