JP3742335B2 - 入出力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入出力バッファ回路に関するものであり、特に、自己の電源電圧に比して高い電圧の入力信号が入出力端子に入力される入出力バッファ回路に関するものである。
【０００２】
【従来の技術】
近年、ＣＭＯＳ構成の半導体集積回路（以下、ＬＳＩ）を中心として、微細化等の進展によりＬＳＩの駆動電源電圧は低電圧化してきているが、低電圧化への移行状況は個々のＬＳＩの製品分野毎に異なっているため、システムを構成する際、電源電圧の異なる複数のＬＳＩを組み合わせて構成しなければならない場合が生じている。そこで、相互に異なる電源電圧で動作するＬＳＩの端子同士を直接接続できれば好都合である。入出力端子を接続する場合には、出力信号の電圧振幅とは異なる電圧振幅の入力信号が入力されることも考慮しなければならない。従って、外部より電源電圧以上の電圧振幅を有する信号が入力されても、電源電圧との間で不要な電流経路が形成されないことが必要であり、従来より幾つかの回路方式が提案されてきている。
【０００３】
図６に示す第１従来技術の入出力バッファ回路１００は、日経マイクロデバイスの１９９２年１０月号（ｐｐ８３−８８）に掲載された回路例である。
【０００４】
２入力ＮＡＮＤ論理ゲート１１及び２入力ＮＯＲ論理ゲート１２には、入出力モード切替信号ＣＮＴと出力データ信号ＤＯＵＴとが入力される。各々の出力端子は、トランスファゲート３を介して高電圧側の駆動トランジスタであるＰＭＯＳトランジスタＰ２のゲート端子Ｇ２、及び低電圧側の駆動トランジスタであるＮＭＯＳトランジスタＮ２のゲート端子に接続されている。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とにより入出力端子ＢＵＳから信号が出力される。
【０００５】
また、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２と入出力端子ＢＵＳとの間には、ゲート端子が電源電圧ＶＤＤに接続されているＰＭＯＳトランジスタＰ３が接続されており、入出力端子ＢＵＳから電源電圧ＶＤＤより高電圧の入力信号が入力される場合に、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２を入力信号電圧ＶＢＵＳにクランプしてＰＭＯＳトランジスタＰ２を非導通に維持する機能を有している。
【０００６】
また、トランスファゲート３は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とにより構成されている。ＰＭＯＳトランジスタＰ１のゲート端子には入出力端子ＢＵＳが接続され、ＮＭＯＳトランジスタＮ１のゲート端子には電源電圧ＶＤＤが接続されている。入出力端子ＢＵＳから電源電圧ＶＤＤより高電圧の入力信号が入力される場合に、ＮＭＯＳトランジスタＮ１と共にＰＭＯＳトランジスタＰ１をオフ状態とし、入出力端子ＢＵＳからＰＭＯＳトランジスタＰ３を介してＮＡＮＤ論理ゲート１１の出力端子に至る経路を遮断する。
【０００７】
ここで、入出力端子ＢＵＳがゲート端子に接続され、電源電圧ＶＤＤがドレイン端子に接続されているＰＭＯＳトランジスタＰ１０は、ソース端子がＰＭＯＳトランジスタＰ１乃至Ｐ３のＮウェルＮＷに接続されている。入出力端子ＢＵＳから入力される電圧に応じてＮウェルＮＷの電圧を調整するＮウェル電圧制御回路ＶＦＭ１を構成している。また、ＮＭＯＳトランジスタＮ３、Ｎ４は、入出力端子ＢＵＳから高電圧の入力信号が入力される場合に、ＮＭＯＳトランジスタＮ２、入力バッファ回路４の耐圧保護用として備えられている。
【０００８】
ここで、入出力バッファ回路１００の入出力端子ＢＵＳに、電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以上に高電圧の入力信号が印加される場合を考える。入出力端子ＢＵＳからの入力信号電圧ＶＢＵＳは、ＰＭＯＳトランジスタＰ１０のゲート端子に印加されてＮウェルＮＷへの電源電圧ＶＤＤのバイアスは遮断される。このときのＮウェルＮＷの電圧は、入出力端子ＢＵＳが接続されているＰＭＯＳトランジスタＰ２、Ｐ３のドレイン端子からのＰＮ接合を介して略入力信号電圧ＶＢＵＳとなる。このため、ＮウェルＮＷと、電源電圧ＶＤＤが接続されているＰＭＯＳトランジスタＰ２、Ｐ１０のソース端子との接合は逆バイアス状態となり、ＰＭＯＳトランジスタＰ２、Ｐ１０のＰＮ接合を介しての電源電圧ＶＤＤへの電流は遮断される。
【０００９】
また、ドレイン端子が入出力端子ＢＵＳに接続されているＰＭＯＳトランジスタＰ３のゲート端子には電源電圧ＶＤＤが印加されているので、ＰＭＯＳトランジスタＰ３が導通してＰＭＯＳトランジスタＰ２のゲート端子Ｇ２が入力信号電圧ＶＢＵＳにバイアスされる。これにより、ＰＭＯＳトランジスタＰ２がオフ状態に維持され、ＰＭＯＳトランジスタＰ２を介しての電流経路も遮断される。
【００１０】
更に、トランスファゲート３では、ゲート端子に入出力端子ＢＵＳが接続されているためＰＭＯＳトランジスタＰ１がオフ状態に維持される。一方、ゲート端子に電源電圧ＶＤＤが接続されているＮＭＯＳトランジスタＮ１は、入力信号電圧ＶＢＵＳに印加されている端子Ｇ２にドレイン端子が接続されているため飽和領域で動作することとなる。従って、トランスファゲート３を介して、ＮＡＮＤ論理ゲート１１との接続端子には電源電圧ＶＤＤ以上の電圧が印加されることはなく、ＮＡＮＤ論理ゲート１１を構成するＰＭＯＳトランジスタを介して電源電圧ＶＤＤに向かう電流経路は確立されない。
【００１１】
以上により、入出力端子ＢＵＳに、電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以上に高電圧の入力信号が印加される場合に、入出力端子ＢＵＳから電源電圧ＶＤＤへの電流流入を防止している。
【００１２】
図７に第２従来技術の入出力バッファ回路２００を示す。入出力バッファ回路２００では、入出力バッファ回路１００のトランスファゲート３を構成するＰＭＯＳトランジスタＰ１のゲート端子Ｇ１への接続について、入出力端子ＢＵＳの直接接続に代えて、電源電圧ＶＤＤがゲート端子に接続されているＰＭＯＳトランジスタＰ４を介して入出力端子ＢＵＳとゲート端子Ｇ１とが接続されている。更にゲート端子Ｇ１は、ＮＭＯＳトランジスタＮ５を介して接地電圧に接続されている。ＮＭＯＳトランジスタＮ５のゲート端子には、インバータ論理ゲート６により反転される入出力モード切替信号ＣＮＴが入力される。
【００１３】
尚、入出力バッファ回路２００では、ＮＭＯＳトランジスタＮ２、入力バッファ回路４の入力段に高耐圧素子を使用しているため、入出力バッファ回路１００において備えられている耐圧保護用のＮＭＯＳトランジスタＮ３、Ｎ４は不要であり、入出力端子ＢＵＳに直接接続されている。
【００１４】
また、入出力バッファ回路１００のＮウェル電圧制御回路ＶＦＭ１に代えて、Ｎウェル電圧制御回路ＶＦＭ２が備えられている。Ｎウェル電圧制御回路ＶＦＭ２は、ソース端子を電源電圧ＶＤＤに接続し、ドレイン端子及びバックゲート端子をＮウェルＮＷに接続し、更にゲート端子を入出力端子ＢＵＳに接続するＰＭＯＳトランジスタＰ１０と、ソース端子を入出力端子ＢＵＳに接続し、ドレイン端子及びバックゲート端子をＮウェルＮＷに接続し、更にゲート端子を電源電圧ＶＤＤに接続するＰＭＯＳトランジスタＰ１１とにより構成されている。入出力端子ＢＵＳからの入力信号電圧ＶＢＵＳに応じて、ＮウェルＮＷを電源電圧ＶＤＤと入力信号電圧ＶＢＵＳとの間で切り替える機能を有している。
【００１５】
入出力バッファ回路２００によれば、入出力端子ＢＵＳに電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以上に高電圧の入力信号が印加される場合、ゲート端子に電源電圧ＶＤＤが接続されているＰＭＯＳトランジスタＰ４が導通する。また、この場合、入出力モード切替信号ＣＮＴはハイ論理レベルであるので、ＮＭＯＳトランジスタＮ５はオフ状態にある。これにより、ＰＭＯＳトランジスタＰ１のゲート端子Ｇ１には入出力端子ＢＵＳからの入力信号が印加されるため、ＰＭＯＳトランジスタＰ１は確実にオフされる。従って、ＮＡＮＤ論理ゲート１１を構成するＰＭＯＳトランジスタを介して電源電圧ＶＤＤに向かう電流経路は確立されない。また、ＰＭＯＳトランジスタＰ２、Ｐ１０のＰＮ接合を介しての電源電圧ＶＤＤへの電流経路、及びＰＭＯＳトランジスタＰ２を介しての電源電圧ＶＤＤへの電流経路が遮断されていることは入出力バッファ回路１００と同様である。以上により、入出力端子ＢＵＳに、電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以上に高電圧の入力信号が印加される場合に、入出力端子ＢＵＳから電源電圧ＶＤＤへの電流流入を防止している。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来技術の入出力バッファ回路１００、２００では、ＬＳＩのデバイス構成条件や製造条件等により、絶対値として、ＮＭＯＳトランジスタの閾値Ｖｔｈｎに比してＰＭＯＳトランジスタの閾値Ｖｔｈｐが小さい条件では（Ｖｔｈｎ＞Ｖｔｈｐ）、入出力端子ＢＵＳに入力される入力信号電圧ＶＢＵＳによっては、入出力端子ＢＵＳへの不要な流入電流ＩＢＵＳが流れ問題である。
【００１７】
流入電流ＩＢＵＳが流れる条件を、入力信号電圧ＶＢＵＳに対するＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２（図８、参照）、及び入力信号電圧ＶＢＵＳに対する流入電流ＩＢＵＳ（図９、参照）に基づき、以下に具体的に示す。
【００１８】
入出力バッファ回路１００（図６、参照）が入力バッファとして機能し、入出力端子ＢＵＳからの入力信号を受け付ける場合を考える。この場合には、出力バッファ部を構成するＰＭＯＳトランジスタＰ２はオフ状態に維持されなければならない。入力信号電圧ＶＢＵＳがＶＤＤ＋Ｖｔｈｐ以上の電圧にある場合には、ＰＭＯＳトランジスタＰ１がオフしＰＭＯＳトランジスタＰ３が導通するので、ゲート端子電圧ＶＧ２は入力信号電圧ＶＢＵＳとなる（図８中、（１））。また、入力信号電圧ＶＢＵＳがＶＤＤ−Ｖｔｈｐ以下の電圧にある場合には、ＰＭＯＳトランジスタＰ３はオフするもののＰＭＯＳトランジスタＰ１が導通するので、ゲート端子電圧Ｇ２は電源電圧ＶＤＤとなる（図８中、（３））。従って、ＶＢＵＳ＞ＶＤＤ＋Ｖｔｈｐの場合（図８中、（１））、及びＶＢＵＳ＜ＶＤＤ−Ｖｔｈｐの場合（図８中、（３））は共に、ＰＭＯＳトランジスタＰ２はオフ状態に維持されて、入出力端子ＢＵＳからの流入電流ＩＢＵＳが流れることはない（図９中、（１）、（３））。
【００１９】
しかしながら、入力信号電圧ＶＢＵＳが、ＶＤＤ−ＶｔｈｐからＶＤＤ＋Ｖｔｈｐの間の電圧レベルにある場合には、ＰＭＯＳトランジスタＰ１、Ｐ３は共にオフ状態となり、ゲート端子Ｇ２には飽和特性で導通するＮＭＯＳトランジスタＮ１によりＶＤＤ―Ｖｔｈｎを下限とする電圧が印加されることとなる（図８中、（２））。Ｖｔｈｎ＞Ｖｔｈｐの条件では、ＰＭＯＳトランジスタＰ２をオフ状態に維持することができず入出力端子ＢＵＳからの流入電流ＩＢＵＳが流れてしまい問題である（図９中、（２））。
【００２０】
即ち、入力信号電圧ＶＢＵＳが、ＶＤＤ−ＶｔｈｐからＶＤＤまでの間にある場合には、ＬＳＩ内部の電源電圧ＶＤＤから入出力端子ＢＵＳを介して不要電流ＩＢＵＳが流出し（図９中、（２）Ａ）、ＶＤＤからＶＤＤ＋Ｖｔｈｐまでの間にある場合には、入出力端子ＢＵＳからＬＳＩ内部へ不要電流ＩＢＵＳが流入する（図９中、（２）Ｂ）ため問題である。
【００２１】
入出力バッファ回路２００では、ＶＢＵＳ＞ＶＤＤ＋Ｖｔｈｐの場合には、ＰＭＯＳトランジスタＰ１がオフしＰＭＯＳトランジスタＰ３が導通するので、ＰＭＯＳトランジスタＰ２はオフ状態に維持され、入出力端子ＢＵＳからの流入電流ＩＢＵＳが流れることがないのは、入出力バッファ回路１００の場合と同様である。
【００２２】
しかしながら、ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの場合には、ＰＭＯＳトランジスタＰ３がオフすると共に、ＰＭＯＳトランジスタＰ４もオフしてＰＭＯＳトランジスタＰ１のゲート端子Ｇ１がフローティング状態となってしまう。この時、ゲート端子電圧ＶＧ１が、ＶＤＤ−ＶｔｈｐからＶＤＤ＋Ｖｔｈｐまでの電圧に維持されてしまうと、入出力バッファ回路１００の場合と同様にＰＭＯＳトランジスタＰ２をオフ状態に維持することができず、入出力端子ＢＵＳからの流入電流ＩＢＵＳが流れてしまい問題である。更に、流入電流ＩＢＵＳの有無は、フローティング状態にあるゲート端子電圧Ｇ１に依存するため、入出力バッファ回路１００では流入電流ＩＢＵＳが流れないＶＢＵＳ＜ＶＤＤ−Ｖｔｈｐにおいても流れてしまうおそれもあり問題である。
【００２３】
更に、入出力端子ＢＵＳに接続されるインターフェース回路の回路構成によっては、インターフェース回路の接続により流入電流ＩＢＵＳが流れてしまい、入出力端子ＢＵＳを所定の電圧レベルに設定することができなくなるおそれがあり問題である。
【００２４】
図１０は、プルダウン抵抗Ｒｐｄを含むインターフェース回路を接続する場合である。入出力端子ＢＵＳに外部電圧Ｖｔを印加するためにスイッチ素子ＳＷ１を合せ備えている。スイッチ素子ＳＷ１が導通し入出力端子ＢＵＳに外部電圧Ｖｔが印加される際、この外部電圧Ｖｔの電圧レベルがＶＤＤ−Ｖｔｈｐ≦Ｖｔ＜ＶＤＤ＋ＶｔｈｐであるとＰＭＯＳトランジスタＰ２は導通してしまう。この状態からスイッチ素子ＳＷ１をオフし入出力端子ＢＵＳにプルダウン抵抗Ｒｐｄを接続した場合、ＰＭＯＳトランジスタＰ２のオン抵抗ＲＰ２とプルダウン抵抗Ｒｐｄとの分圧比によっては、入出力端子ＢＵＳには、引き続きＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの電圧が印加されてしまう場合がある。この場合には、不要な電流ＩＢＵＳが外部に流れ続け、入出力端子ＢＵＳの入力信号電圧ＶＢＵＳがプルダウンされたローレベルに低下せず問題である。このときの入力信号電圧ＶＢＵＳは、
ＶＢＵＳ＝ＶＤＤ×Ｒｐｄ／（Ｒｐｄ＋ＲＰ２）
で計算され、具体的には、ＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの電圧が維持されてしまい問題である。
【００２５】
図１１は、電源電圧ＶＤＤより高電圧の外部電圧Ｖｔにプルアップするためのプルアップ抵抗Ｒｐｕを含むインターフェース回路を接続する場合である。入出力端子ＢＵＳに接地電圧を印加するためにスイッチ素子ＳＷ２を合せ備えている。スイッチ素子ＳＷ２がオフされ、入出力端子ＢＵＳが外部電圧Ｖｔにプルアップされる際、端子電圧ＶＢＵＳがＶＤＤ−Ｖｔｈｐ≦Ｖｔ＜ＶＤＤ＋Ｖｔｈｐの状態になると、ＰＭＯＳトランジスタＰ２は導通してしまう。このときのＰＭＯＳトランジスタＰ２のオン抵抗ＲＰ２とプルアップ抵抗Ｒｐｕとの分圧比によって、入出力端子ＢＵＳに引き続きＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの電圧が印加されてしまう場合がある。この場合には、不要な電流ＩＢＵＳが外部から流入し続け、入出力端子ＢＵＳの入力信号電圧ＶＢＵＳがプルアップされたハイレベルまで上昇せず問題である。このときの入力信号電圧ＶＢＵＳは、
ＶＢＵＳ＝（Ｖｔ−ＶＤＤ）×ＲＰ２／（Ｒｐｕ＋ＲＰ２）＋ＶＤＤ
で計算され、具体的には、ＶＤＤ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの電圧を維持してしまい問題である。
【００２６】
本発明は前記従来技術の問題点を解消するためになされたものであり、自己の電源電圧に比して高い電圧の入力信号が入出力端子に入力される入出力バッファ回路において、電源電圧と外部から印加される入力信号との間に不要な電流が流れることのない入出力バッファ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る入出力バッファ回路は、自己の電源電圧より高電圧の入力信号電圧が入出力端子に入力される入出力バッファ回路において、出力モードにおいて、入出力端子を駆動する駆動用ＰＭＯＳトランジスタと、駆動用ＰＭＯＳトランジスタのゲート端子を駆動するゲート駆動部と、ゲート駆動部と駆動用ＰＭＯＳトランジスタのゲート端子との間に、入力信号電圧が、電源電圧に駆動用ＰＭＯＳトランジ スタの閾値電圧を加えた電圧以上の電圧である第１領域において、駆動用ＰＭＯＳトランジスタのゲート端子からゲート駆動部への電流流入を阻止し、入力信号電圧が、電源電圧に駆動用ＰＭＯＳトランジスタの閾値電圧を加えた電圧未満の電圧である第２領域において、ゲート駆動部と駆動用ＰＭＯＳトランジスタのゲート端子とを導通する第１ＰＭＯＳトランジスタと、ドレイン端子及びソース端子が入出力端子側及び第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が入出力モード切替信号に基づいて制御される第２ＮＭＯＳトランジスタとを備え、駆動用ＰＭＯＳトランジスタのゲート端子の電圧は、第１領域では入力信号電圧に、第２領域では電源電圧に設定され、第２ＮＭＯＳトランジスタのゲート端子の電圧は、入出力モード切替信号が入力モードを指示する際、電源電圧が印加されることを特徴とする。
【００２８】
請求項１の入出力バッファ回路では、入力モードにおいて入出力端子に入力される入力信号電圧に応じて、入出力端子の駆動用ＰＭＯＳトランジスタのゲート端子への設定電圧が切り替えられる。入力信号電圧が電源電圧に駆動用ＰＭＯＳトランジスタの閾値電圧を加えた電圧以上の第１領域では、駆動用ＰＭＯＳトランジスタのゲート端子電圧は、入出力端子電圧と等しくなる。入力信号電圧が電源電圧に駆動用ＰＭＯＳトランジスタの閾値電圧を加えた電圧未満の第２領域では、駆動用ＰＭＯＳトランジスタのゲート端子電圧は、電源電圧となる。
また、第１ＰＭＯＳトランジスタにより、第１領域においては、入力信号電圧に設定されている駆動用ＰＭＯＳトランジスタのゲート端子からゲート駆動部への電流流入が阻止され、第２領域においては、ゲート駆動部と駆動用ＰＭＯＳトランジスタのゲート端子とが導通される。
更に、第２ＮＭＯＳトランジスタのゲート端子には、入出力モード切替信号が入力モードを指示する際、電源電圧が印加される。
【００２９】
これにより、入力モードにおいて、入出力端子に入力される入力信号電圧が変化しても、駆動用ＰＭＯＳトランジスタのゲート端子に設定される電圧により、駆動用ＰＭＯＳトランジスタは非導通状態に維持されるので、駆動用ＰＭＯＳトランジスタを介して入出力端子と電源電圧との間に不要な電流経路が形成されることはなく、入出力端子からの不要な電流の流入・流出を防止することができる。また、不要な電流の流入・流出がないので、入出力端子を所定の電圧レベルに設定することができる。
【００３０】
また、第２領域では、ゲート駆動部が利用されて、駆動用ＰＭＯＳトランジスタのゲート端子が電源電圧に設定される。一方、第１領域では、入力信号電圧に設定されている駆動用ＰＭＯＳトランジスタのゲート端子からの電流流入を阻止することができる。入出力端子から、駆動用ＰＭＯＳトランジスタのゲート端子及びゲート駆動部を介して電源電圧に至る不要な電流経路が形成されることはなく、入出力端子からの不要な電流の流入を防止することができる。また、不要な電流の流入がないので、入出力端子を電源電圧以上の電圧レベルに設定することができる。
【００３１】
また、第２ＮＭＯＳトランジスタにより、第１ＰＭＯＳトランジスタのゲート端子に印加される電圧は、電源電圧から第２ＮＭＯＳトランジスタの閾値電圧を減じた電圧に制限されるので、第２領域において、第１ＰＭＯＳトランジスタを導通させることができる。第１ＰＭＯＳトランジスタの導通を、第２ＮＭＯＳトランジスタを含む小規模な回路構成により実現することができる。
【００３２】
また、請求項２に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、ドレイン端子及びソース端子がゲート駆動部側及び駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続され、第１領域においてゲート端子に前記電源電圧が印加される第１ＮＭＯＳトランジスタを備えることを特徴とする。
【００３３】
請求項２の入出力バッファ回路では、第１ＮＭＯＳトランジスタが、ドレイン端子及びソース端子をゲート駆動部側及び駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続して備えられており、第１領域において、ゲート端子に電源電圧が印加されて導通し、入力信号電圧が設定されている駆動用ＰＭＯＳトランジスタのゲート端子からの電流流入が阻止される。
【００３４】
これにより、駆動用ＰＭＯＳトランジスタのゲート端子に、電源電圧に所定電圧を加えた電圧以上の電圧の入力信号電圧が印加されていても、ゲート駆動部側に印加される電圧は電源電圧から第１ＮＭＯＳトランジスタの閾値電圧を減じた電圧以下に制限されるので、駆動用ＰＭＯＳトランジスタのゲート端子からゲート駆動部側の電源電圧に向かって電流経路が形成されることはなく、ゲート駆動部への電流流入を阻止することができる。ゲート駆動部への電流流入の阻止を、第１ＮＭＯＳトランジスタを含む小規模な回路構成により実現することができる。
【００３５】
また、請求項３に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、ソース端子及びドレイン端子が入出力端子側及び第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、第１領域においてゲート端子に電源電圧が印加される第２ＰＭＯＳトランジスタを備えることを特徴とする。
【００３６】
請求項３の入出力バッファ回路では、第２ＰＭＯＳトランジスタが、ソース端子及びドレイン端子を入出力端子側及び第１ＰＭＯＳトランジスタのゲート端子側に各々接続して備えられており、第１領域においてゲート端子に電源電圧が印加されて導通する。
【００３７】
これにより、第１ＰＭＯＳトランジスタのゲート端子に入力信号電圧が印加されるので、第１領域において、第１ＰＭＯＳトランジスタを非導通とすることができる。第１ＰＭＯＳトランジスタの非導通を、第２ＰＭＯＳトランジスタを含む小規模な回路構成により実現することができる。
【００３８】
また、請求項４に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、第２ＮＭＯＳトランジスタのゲート端子には、電源電圧に代えて降圧された電圧が印加されることを特徴とする。
【００３９】
請求項４の入出力バッファ回路では、第２領域において、第２ＮＭＯＳトランジスタのゲート端子に電源電圧から降圧された電圧が印加され、第２ＮＭＯＳトランジスタが導通する。
【００４０】
これにより、第１ＰＭＯＳトランジスタのゲート端子に印加される電圧は、降圧された電圧から第２ＮＭＯＳトランジスタの閾値電圧を減じた電圧に制限されるので、第２領域において駆動用ＰＭＯＳトランジスタのゲート端子を電源電圧に設定する際、第１ＰＭＯＳトランジスタを確実に導通させることができる。
【００４１】
また、請求項５に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、第１ＰＭＯＳトランジスタは、出力モード時に導通状態に維持されることを特徴とする。
【００４２】
請求項５の入出力バッファ回路では、出力モードにおいて、第１ＰＭＯＳトランジスタは導通状態に維持される。
【００４３】
これにより、出力モードにおいては、ゲート駆動部により、駆動用ＰＭＯＳトランジスタのゲート端子電圧を制御することができる。
【００４４】
また、請求項６に係る入出力バッファ回路は、請求項５に記載の入出力バッファ回路において、ドレイン端子及びソース端子が第１ＰＭＯＳトランジスタのゲート端子側及び接地電圧側に各々接続されている第３ＮＭＯＳトランジスタを備え、第３ＮＭＯＳトランジスタは、出力モードにおいて導通することを特徴とする。
【００４５】
請求項６の入出力バッファ回路では、第３ＮＭＯＳトランジスタが、ドレイン端子及びソース端子を第１ＰＭＯＳトランジスタのゲート端子側及び接地電圧側に各々接続して備えられており、出力モードで導通して第１ＰＭＯＳトランジスタのゲート端子が接地電圧に設定されて導通する。
【００４６】
これにより、出力モードにおいて、第１ＰＭＯＳトランジスタを確実に導通させることができ、ゲート駆動部により、駆動用ＰＭＯＳトランジスタのゲート端子電圧を制御することができる。
【００４７】
【発明の実施の形態】
以下、本発明の入出力バッファ回路について具体化した第１及び第２実施形態を図１乃至図５に基づき図面を参照しつつ詳細に説明する。
図１は、第１実施形態の入出力バッファ回路を示す回路図である。図２は、第２実施形態の入出力バッファ回路を示す回路図である。図３は、レベル変換器の具体例を示す回路図である。図４は、実施形態におけるＰＭＯＳトランジスタＰ１のゲート端子電圧ＶＧ１特性を示す特性図である。図５は、実施形態におけるＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２特性を示す特性図である。
【００４８】
図１に示す第１実施形態の入出力バッファ回路１では、第２従来技術の入出力バッファ回路２００における高耐圧用のＮＭＯＳトランジスタＮ２及び入力バッファ回路４に代えて、第１従来技術の入出力バッファ回路１００と同様な構成である、ＮＭＯＳトランジスタＮ２及び入力バッファ回路４とその耐圧保護用としてＮＭＯＳトランジスタＮ３、Ｎ４とが備えられている。
【００４９】
また、入出力バッファ回路２００に加えて、第２ＰＭＯＳトランジスタとして機能するＰＭＯＳトランジスタＰ４と並列に、第２ＮＭＯＳトランジスタとして機能するＮＭＯＳトランジスタＮ６を備えている。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ６により第２トランスファゲートを構成している。第２トランスファゲートは、第１ＰＭＯＳトランジスタとして機能するＰＭＯＳトランジスタＰ１のゲート端子電圧ＶＧ１を制御する。ＮＭＯＳトランジスタＮ６のゲート端子Ｇ３には、入出力モード切替信号ＣＮＴが入力されるバッファ回路５の出力端子が接続されている。ＮＭＯＳトランジスタＮ６のゲート端子Ｇ３は入出力モード切替信号ＣＮＴと同相の信号により制御される。
【００５０】
Ｎウェル電圧制御回路ＶＦＭは、入出力バッファ回路２００におけるＮウェル電圧制御回路ＶＦＭ２に、ＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ１０、第１電圧降圧部８、及び第２電圧降圧部７を加えた構成である。ＮＭＯＳトランジスタＮ１０を、ドレイン端子を入出力端子ＢＵＳに、ソース端子を必要に応じて第１電圧降圧部８を介してＰＭＯＳトランジスタＰ１０のゲート端子に接続している。ＮＭＯＳトランジスタＮ１０のゲート端子は、第２電圧降圧部７を介してバイアスされている。また、ＰＭＯＳトランジスタＰ１０のゲート端子と入出力端子ＢＵＳとの間に、ゲート端子を電源電圧ＶＤＤにバックゲート端子をＮウェルＮＷに接続した、ＰＭＯＳトランジスタＰ１２を備えている。
【００５１】
第２電圧降圧部７は、電源電圧ＶＤＤより低い所定電圧を出力し、ＮＭＯＳトランジスタＮ１０のゲート端子を所定電圧にバイアスする。ＮＭＯＳトランジスタＮ１０のドレイン端子に入力される入出力端子ＢＵＳからの入力信号電圧ＶＢＵＳが、所定電圧からＮＭＯＳトランジスタＮ１０の閾値電圧Ｖｔｈｎを減じた電圧以下である場合にはＮＭＯＳトランジスタＮ１０のソース端子には入力信号電圧ＶＢＵＳがそのまま出力され、所定電圧から閾値電圧Ｖｔｈｎを減じた電圧以上になると、所定電圧から閾値電圧Ｖｔｈｎを減じた電圧が出力されることとなる。
【００５２】
従って、ＰＭＯＳトランジスタＰ１０のゲート端子に印加される電圧は、第１電圧降圧部８による降圧前の状態で、所定電圧から閾値電圧Ｖｔｈｎを減じた電圧以下に制限されることとなる。所定電圧を電源電圧ＶＤＤから所定電圧の降圧をした電圧に設定しておけば、第１電圧降圧部８がなくＮＭＯＳトランジスタＮ１０のソース端子とＰＭＯＳトランジスタＰ１０のゲート端子とが直結されていても、ＰＭＯＳトランジスタＰ１０のゲート端子とソース端子との間に閾値電圧Ｖｔｈｐ以上の電圧が確実に印加される。即ち、閾値電圧ＶｔｈｎとＰＭＯＳトランジスタＰ１０の閾値電圧Ｖｔｈｐとの大小関係に応じて所定電圧を設定してやれば、ＰＭＯＳトランジスタＰ１０のゲート端子に印加される電圧を電源電圧ＶＤＤから閾値電圧Ｖｔｈｐ以上に降圧された電圧とすることができる。ＰＭＯＳトランジスタＰ１０は線形動作して導通するので、ＮウェルＮＷを確実に電源電圧ＶＤＤにバイアスすることができる。
【００５３】
第１電圧降圧部８は、ＮＭＯＳトランジスタＮ１０のソース端子からの電圧を降圧して、ＰＭＯＳトランジスタＰ１０のゲート端子をバイアスする。第２電圧降圧部７の有無に関わらず、ＮＭＯＳトランジスタＮ１０のソース端子からの電圧を適宜に降圧した電圧を、ＰＭＯＳトランジスタＰ１０のゲート端子に印加することができる。ＰＭＯＳトランジスタＰ１０のゲート端子とソース端子との間に閾値電圧Ｖｔｈｐ以上の電圧が確実に印加され、ＰＭＯＳトランジスタＰ１０は線形動作して導通するので、ＮウェルＮＷを確実に電源電圧ＶＤＤにバイアスすることができる。
【００５４】
更に、第１及び第２電圧降圧部８、７が共に備えられていなくとも、Ｖｔｈｎ＞Ｖｔｈｐの条件においては、ＰＭＯＳトランジスタＰ１０のゲート端子とソース端子との間に閾値電圧Ｖｔｈｐ以上の電圧が確実に印加される。
【００５５】
この状態は、入力信号電圧ＶＢＵＳが電源電圧ＶＤＤに比して閾値電圧Ｖｔｈｐ以上の電圧に達するまで継続する。そして、電源電圧ＶＤＤに比して閾値電圧Ｖｔｈｐ以上の電圧に達した後は、ＰＭＯＳトランジスタＰ１２が導通することによりＰＭＯＳトランジスタＰ１０のゲート端子を入力信号電圧ＶＢＵＳにバイアスして、ＰＭＯＳトランジスタＰ１０を非導通とする。同時にＰＭＯＳトランジスタＰ１１を導通するので、ＮウェルＮＷは、電源電圧ＶＤＤ代えて入力信号電圧ＶＢＵＳにバイアスされる。
【００５６】
Ｎウェル電圧制御回路ＶＦＭによれば、ＮウェルＮＷの電位は、入出力端子ＢＵＳに印加される入力信号電圧ＶＢＵＳに応じて、電源電圧ＶＤＤと入力信号電圧ＶＢＵＳとの間を切れ目なくバイアスされるのでフローティング状態となることはない。従って、入出力端子ＢＵＳにおけるあらゆる入力信号電圧ＶＢＵＳに対して、ＮウェルＮＷの電位を確実に設定することができ、入出力バッファ回路１において、入力状態、出力状態を問わず、常に安定した回路動作を得ることができる。
【００５７】
入出力バッファ回路１は、入出力モード切替信号ＣＮＴの電圧レベルがロー論理レベルの場合には出力モードとなり、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを入出力端子ＢＵＳの駆動用トランジスタとして出力バッファ動作を行なう。
【００５８】
ロー論理レベルの入出力モード切替信号ＣＮＴは、２入力ＮＡＮＤ論理ゲート１１には論理反転された論理信号として、２入力ＮＯＲ論理ゲート１２にはそのままの論理信号として、各々一方の入力端子に入力される、従って、この場合のＮＡＮＤ論理ゲート１１及びＮＯＲ論理ゲート１２は論理反転ゲートとして機能することとなる。ＮＡＮＤ論理ゲート１１及びＮＯＲ論理ゲート１２の他方の入力端子には出力データ信号ＤＯＵＴが入力されているので、ＮＡＮＤ論理ゲート１１及びＮＯＲ論理ゲート１２を介して反転されて、トランスファゲート３及びＮＭＯＳトランジスタＮ２に入力される。
【００５９】
ロー論理レベルの出力データ信号ＤＯＵＴに対しては、ＮＭＯＳトランジスタＮ２が導通することにより、接地電圧のロー論理レベル信号が入出力端子ＢＵＳに出力される。ハイ論理レベルの出力データ信号ＤＯＵＴに対しては、トランスファゲート３を介してＰＭＯＳトランジスタＰ２が導通することにより、電源電圧ＶＤＤのハイ論理レベル信号が入出力端子ＢＵＳに出力される。
【００６０】
ここで、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２がロー論理レベルとなりＰＭＯＳトランジスタＰ２が導通状態となるために、トランスファゲート３を構成するＰＭＯＳトランジスタＰ１のゲート端子Ｇ１は、ＰＭＯＳトランジスタＰ１が導通する電圧にバイアスされる必要がある。ゲート端子Ｇ１には、先ず、電源電圧ＶＤＤがゲート端子に印加されていることからＰＭＯＳトランジスタＰ４は非導通であり、ゲート端子Ｇ３にバッファ回路５を介して入出力モード切替信号ＣＮＴと同相のロー論理レベルの信号が印加されてＮＭＯＳトランジスタＮ６も非導通となって、入出力端子ＢＵＳからの経路が遮断される。そして、インバータ論理ゲート６を介して入出力モード切替信号ＣＮＴと逆相のハイ論理レベルの信号が印加されてＮＭＯＳトランジスタＮ５が導通することによりゲート端子Ｇ１が接地電圧に接続され、ＰＭＯＳトランジスタＰ１が導通する。
【００６１】
入出力モード切替信号ＣＮＴの電圧レベルがハイ論理レベルの場合には、入力モードとなり、入力バッファ回路４を介して入出力端子ＢＵＳからの入力信号を受け入れて入力データ信号ＤＩＮを受け付ける入力バッファ動作を行なう。
【００６２】
入力モードでは、ハイ論理レベルの入出力モード切替信号ＣＮＴが、ＮＡＮＤ論理ゲート１１には論理反転された論理信号として、ＮＯＲ論理ゲート１２にはそのままの論理信号として、各々一方の入力端子に入力されて、ＮＡＮＤ論理ゲート１１及びＮＯＲ論理ゲート１２は共に非活性状態となる。即ち、ＮＡＮＤ論理ゲート１１からは、ハイ論理レベルの信号が出力され、ＮＯＲ論理ゲート１２からは、ロー論地レベルの信号が出力される。これらの出力信号は、論理信号として、各々ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２を非導通にする信号となり、出力バッファとしての機能は非活性となる。
【００６３】
即ち、入出力バッファ回路１は入力バッファとしての機能が活性化され、入力バッファ回路４が活性化されることとなる。ここで、入出力端子ＢＵＳに入力される入力信号電圧ＶＢＵＳに応じた制御を行なうことにより、電源電圧ＶＤＤより高電圧の入力信号電圧ＶＢＵＳが入力された場合にも、入出力端子ＢＵＳと電源電圧ＶＤＤとの不要な流入電流ＩＢＵＳが発生しない構成が、ＰＭＯＳトランジスタＰ１と、そのゲート端子Ｇ１をバイアスするＮＭＯＳトランジスタＮ６及びその制御回路である。
【００６４】
入出力モード切替信号ＣＮＴがハイ論理レベルであるため、インバータ論理ゲート６で論理反転されてＮＭＯＳトランジスタＮ５は非導通となっている。一方、バッファ回路５を介してＮＭＯＳトランジスタＮ６のゲート端子Ｇ３には電源電圧ＶＤＤ等のハイ論理レベル信号が印加されている。ＮＭＯＳトランジスタＮ６は、入出力端子ＢＵＳに入力される入力信号電圧ＶＢＵＳの電圧レベルに応じて、非飽和特性又は飽和特性で動作し、ＰＭＯＳトランジスタＰ４とあわせて、ゲート端子Ｇ１を入力信号電圧ＶＢＵＳ又は電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎを減じた電圧に印加する特性を有している。
【００６５】
ここで、入力信号電圧ＶＢＵＳに対するゲート端子電圧ＶＧ１の特性について、図４に基づき詳細に説明する。ここでは、ゲート端子Ｇ３に電源電圧ＶＤＤが印加されている場合を例にとり説明する（図４中、（Ｉ））。尚、以下の説明では、ＰＭＯＳ／ＮＭＯＳトランジスタのオン抵抗や配線抵抗等の電圧降下成分を無視して説明する。
【００６６】
入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧未満である場合（０≦ＶＢＵＳ＜ＶＤＤ−Ｖｔｈｎ）、ＮＭＯＳトランジスタＮ６は非飽和領域で導通しゲート端子電圧ＶＧ１は入力信号電圧ＶＢＵＳに一致する（ＶＧ１＝ＶＢＵＳ）。ここで、Ｖｔｈｎ＞Ｖｔｈｐとすれば、ＰＭＯＳトランジスタＰ１は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、入力モードにおいて電源電圧ＶＤＤのハイ論理レベル信号を出力しているＮＡＮＤ論理ゲート１１とゲート端子Ｇ２とが導通する（ＶＧ２＝ＶＤＤ）。従って、ＶＧ２＞ＶＢＵＳとなるのでＰＭＯＳトランジスタＰ２は非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路は形成されない。
【００６７】
入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧以上であり、且つ電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧未満である場合（ＶＤＤ−Ｖｔｈｎ≦ＶＢＵＳ＜ＶＤＤ−Ｖｔｈｐ）、ＮＭＯＳトランジスタＮ６は飽和領域で導通し、ゲート端子電圧ＶＧ１には電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ１＝ＶＤＤ−Ｖｔｈｎ）。ここで、Ｖｔｈｎ＞Ｖｔｈｐとすれば、ＰＭＯＳトランジスタＰ１は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、入力モードにおいて電源電圧ＶＤＤのハイ論理レベル信号を出力しているＮＡＮＤ論理ゲート１１とゲート端子Ｇ２が導通する（ＶＧ２＝ＶＤＤ）。従って、ＶＧ２＞ＶＢＵＳとなるのでＰＭＯＳトランジスタＰ２は非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路は形成されない。
【００６８】
入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧以上であり、且つ電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧未満である場合（ＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐ）も同様に、ＮＭＯＳトランジスタＮ６は飽和領域で導通しており、ゲート端子電圧ＶＧ１には電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ１＝ＶＤＤ−Ｖｔｈｎ）。ここで、Ｖｔｈｎ＞Ｖｔｈｐとすれば、ＰＭＯＳトランジスタＰ１は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、ＮＡＮＤ論理ゲート１１とゲート端子Ｇ２とが導通して電源電圧ＶＤＤが印加される（ＶＧ２＝ＶＤＤ）。この場合にはＶＧ２＞ＶＢＵＳ−Ｖｔｈｐとなり、ＰＭＯＳトランジスタＰ２は、バイアス電圧が閾値電圧Ｖｔｈｐ以下であるため、依然として非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路は形成されない。
【００６９】
入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧以上である場合（ＶＤＤ＋Ｖｔｈｐ≦ＶＢＵＳ）、ＰＭＯＳトランジスタＰ４が非飽和領域で導通しゲート端子電圧ＶＧ１には入力信号電圧ＶＢＵＳが印加される（ＶＧ１＝ＶＢＵＳ）。従って、ＰＭＯＳトランジスタＰ１は非導通となる。しかしながら、この状態においてはＰＭＯＳトランジスタＰ３が導通するので、ゲート端子電圧ＶＧ２が入力信号電圧ＶＢＵＳに印加される（ＶＧ２＝ＶＢＵＳ）。ＶＧ２＝ＶＢＵＳであるので、ＰＭＯＳトランジスタＰ２は非導通状態に維持されており、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路は形成されない。
【００７０】
ＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２の特性を図５に示す。従来技術における特性曲線とは異なり、入力信号電圧ＶＢＵＳが電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧から、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧までの電圧期間においても、ゲート端子電圧ＶＧ２は、電源電圧ＶＤＤに維持されている。従って、この電圧期間においてＰＭＯＳトランジスタＰ２が導通することはなく、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路が形成されることはない。
【００７１】
ここで、ゲート端子Ｇ３に印加される電圧は電源電圧ＶＤＤであるとして説明したが、バッファ回路５が電圧降圧機能を備えていれば、ゲート端子Ｇ３には電源電圧ＶＤＤから降圧された電圧ＶＤＤＬが印加されることとなる。この場合に、ＮＭＯＳトランジスタＮ６の飽和特性によりゲート端子Ｇ１に印加される電圧ＶＧ１は、図４中の（ＩＩ）に示すＶＤＤＬ−Ｖｔｈｎとなる。これにより、ＰＭＯＳトランジスタＰ１は更に確実に導通状態にバイアスされることとなり、好都合である。
【００７２】
図２に示す第２実施形態の入出力バッファ回路２では、第１実施形態の入出力バッファ回路１とは異なり、外部とのインターフェース用に出力バッファ部分について使用される電源電圧ＶＤＤＨと、電源電圧ＶＤＤＨより低電圧で、内部回路において使用される内部電源電圧ＶＤＤＬとの２系統の電源電圧が備えられている。更に、内部電源電圧ＶＤＤＬで動作する回路部分と、電源電圧ＶＤＤＨで動作する回路部分とのインターフェースとして、レベル変換器９が備えられている。挿入箇所は、ＮＡＮＤ論理ゲート１１とトランスファゲート３との間、ＮＯＲ論理ゲート１２とＮＭＯＳトランジスタＮ２との間、及びインバータ論理ゲート６とＮＭＯＳトランジスタＮ５との間である。ここで、バッファ回路５とＮＭＯＳトランジスタＮ６との間には備えられておらず、ＮＭＯＳトランジスタＮ６のゲート端子Ｇ３には、内部電源電圧ＶＤＤＬが印加される。
【００７３】
図３にはレベル変換器９の具体例を示す。内部電源電圧ＶＤＤＬの振幅を有する低レベル信号ＬＩＮを、電源電圧ＶＤＤＨの振幅を有する高レベル信号ＨＯＵＴにレベル変換する回路例である。
【００７４】
低レベル信号ＬＩＮとして、内部電源電圧ＶＤＤＬの電圧を有するハイ論理レベルの信号が入力されるとする。低レベル信号ＬＩＮは、ＮＭＯＳトランジスタＮ９１のゲート端子に入力されると共にＰＭＯＳトランジスタＰ９２とＮＭＯＳトランジスタＮ９２とにより構成されているインバータ論理ゲートに入力される。ハイ論理レベルの低レベル信号ＬＩＮの入力により、ＮＭＯＳトランジスタＮ９１が導通しＰＭＯＳトランジスタＰ９３のゲート端子電圧を接地電圧にすることにより、ＰＭＯＳトランジスタＰ９３が導通する。また、インバータ論理ゲートにより反転されたロー論理レベルの信号がＮＭＯＳトランジスタＮ９３のゲート端子に入力されて、ＮＭＯＳトランジスタＮ９３は非導通となる。従って、高レベル信号ＨＯＵＴには、ＰＭＯＳトランジスタＰ９３を介して電源電圧ＶＤＤＨが印加され、電圧レベルが変換される。ここで、高レベル信号ＨＯＵＴはＰＭＯＳトランジスタＰ９１のゲート端子に入力されておりＰＭＯＳトランジスタＰ９１は非導通となるので、電源電圧ＶＤＤＨからＰＭＯＳトランジスタＰ９３のゲート端子への経路は遮断されている。
【００７５】
低レベル信号ＬＩＮとして、接地電圧のロー論理レベルの信号が入力されるとする。この場合には、ＮＭＯＳトランジスタＮ９１が非導通となり、ＰＭＯＳトランジスタＰ９３のゲート端子から接地電圧への経路は遮断される。一方、インバータ論理ゲートにより反転されたハイ論理レベルの信号がＮＭＯＳトランジスタＮ９３のゲート端子に入力されるので、ＮＭＯＳトランジスタＮ９３は導通する。従って、高レベル信号ＨＯＵＴには、ＮＭＯＳトランジスタＮ９３を介して接地電圧が印加される。高レベル信号ＨＯＵＴは、ＰＭＯＳトランジスタＰ９１のゲート端子に入力されているので、ＰＭＯＳトランジスタＰ９１が導通して、ＰＭＯＳトランジスタＰ９３のゲート端子に電源電圧ＶＤＤＨを印加してＰＭＯＳトランジスタＰ９３は非導通状態に維持される。
【００７６】
第２実施形態の入出力バッファ回路２では、第１実施形態の入出力バッファ回路１と同様の作用・効果を奏するものである。ＮＭＯＳトランジスタＮ６のゲート端子Ｇ３に内部電源電圧ＶＤＤＬが印加されることによる作用・効果は、入出力バッファ回路１において、バッファ回路５が電圧降圧機能を備えている場合と同様である。即ち、ゲート端子電圧ＶＧ１は、電源電圧ＶＤＤＨに比して降圧された内部電源電圧ＶＤＤＬから、更に閾値電圧Ｖｔｈｎを減じた電圧となり（ＶＧ１＝ＶＤＤＬ−Ｖｔｈｎ）、ＰＭＯＳトランジスタＰ１をより確実に導通状態にバイアスすることができる。この時のゲート端子電圧ＶＧ１特性を、図４中、(ＩＩ)に示す。
【００７７】
以上詳細に説明したとおり、第１及び第２実施形態に係る入出力バッファ回路１及び２では、入力モードにおいて、入出力端子ＢＵＳに入力される入力信号電圧ＶＢＵＳの電圧が変化しても、駆動用ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２に設定される電圧により駆動用ＰＭＯＳトランジスタＰ２は非導通状態に維持されるので、駆動用ＰＭＯＳトランジスタＰ２を介して、入出力端子ＢＵＳと電源電圧ＶＤＤ又はＶＤＤＨとの間の不要な電流経路が形成されることはなく、不要な電流の流入・流出を防止することができる。また、不要な電流の流入・流出がないので、入出力端子ＢＵＳを所定の電圧レベルに設定することができる。
【００７８】
また、入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤ又はＶＤＤＨに所定電圧であるＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔｈｈｐを加えた電圧未満の電圧となる第２領域では、出力モードにおいて使用されるゲート駆動部としてのＮＡＮＤ論理ゲート１１が利用されて、駆動用ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２が電源電圧ＶＤＤ又はＶＤＤＨに設定される。一方、入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤ又はＶＤＤＨに閾値電圧Ｖｔｈｐを加えた電圧以上の電圧となる第１領域では、入力信号電圧ＶＢＵＳに設定されているゲート端子Ｇ２からの電流流入が阻止される。従って、入出力端子ＢＵＳからゲート端子Ｇ２を通り、ＮＡＮＤ論理ゲート１１又はレベル変換器９を介して電源電圧ＶＤＤ又はＶＤＤＨに至る不要な電流経路が形成されることはなく、不要な電流の流入を防止することができる。また、不要な電流の流入がないので、入出力端子ＢＵＳを電源電圧ＶＤＤ又はＶＤＤＨ以上の電圧レベルに設定することができる。
【００７９】
また、第２領域において、ゲート端子Ｇ２への電源電圧ＶＤＤ又はＶＤＤＨの設定が、ＮＡＮＤ論理ゲート１１又はレベル変換器９とゲート端子Ｇ２との間に挿入されている、第１ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタＰ１を含む小規模な回路構成により実現することができる。
【００８０】
また、ゲート端子Ｇ２に、電源電圧ＶＤＤ又はＶＤＤＨに閾値電圧Ｖｔｈｐを加えた電圧以上の入力信号電圧ＶＢＵＳが印加されていても、ＮＡＮＤ論理ゲート１１又はレベル変換器９に印加される電圧は、電源電圧ＶＤＤ又はＶＤＤＨから第１ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ１の閾値電圧Ｖｔｈｎを減じた電圧に制限される。従って、ＮＡＮＤ論理ゲート１１又はレベル変換器９において電源電圧ＶＤＤ又はＶＤＤＨに向かって電流経路が形成されることはなく、ＮＡＮＤ論理ゲート１１又はレベル変換器９への電流流入を阻止することができる。この電流流入の阻止機能を、ＮＭＯＳトランジスタＮ１を含む小規模な回路構成により実現することができる。
【００８１】
また、ＰＭＯＳトランジスタＰ１は、第１領域では、ゲート端子Ｇ１に入力信号電圧ＶＢＵＳが印加されて非導通とすることができる。また、ＰＭＯＳトランジスタＰ１の非導通を、第２ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタＰ４を含む小規模な回路構成により実現することができる。
【００８２】
また、第２領域では、ゲート端子Ｇ１に印加される電圧が、電源電圧ＶＤＤ又はＶＤＤＨから第２ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＮ６の閾値電圧Ｖｔｈｎを減じた電圧に制限されるので、ＰＭＯＳトランジスタＰ１を導通させることができる。従って、ゲート端子Ｇ２をＮＡＮＤ論理ゲート１１又はレベル変換器９で駆動することができ、ゲート端子Ｇ２を電源電圧ＶＤＤ又はＶＤＤＨに設定することができる。また、ＰＭＯＳトランジスタＰ１の導通を、第２ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＮ６を含む小規模な回路構成により実現することができる。
【００８３】
また、出力モードにおいては、第３ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＮ５により、ゲート端子Ｇ１を接地電圧に接続するのでＰＭＯＳトランジスタＰ１を確実に導通させることができ、ＮＡＮＤ論理ゲート１１又はレベル変換器９によりゲート端子Ｇ２を制御することができる。
【００８４】
入出力バッファ回路１、２の入力モードにおいて、入出力端子ＢＵＳに印加される入力信号電圧ＶＢＵＳに関わらず、入出力端子ＢＵＳと電源電圧ＶＤＤ又はＶＤＤＨとの間に不要な電流経路が形成されることはない。従って、入出力端子ＢＵＳに、プルダウン抵抗Ｒｐｄを含むインターフェース回路（図８、参照）やプルアップ抵抗Ｒｐｕを含むインターフェース回路（図９、参照）等の外部回路を接続する場合にも、入出力端子ＢＵＳの入力信号電圧ＶＢＵＳを確実に設定することができ、入出力端子ＢＵＳへの信号入力を安定して行なうことができる。
【００８５】
また、第２実施形態に係る入出力バッファ回路２では、また第１実施形態に係る入出力バッファ回路１においてもバッファ回路５が電圧降圧機能を備えていれば、ゲート端子Ｇ１に印加される電圧は、内部降圧電圧ＶＤＤＬ又はその他の降圧電圧ＶＤＤＬからＮＭＯＳトランジスタＮ６の閾値電圧Ｖｔｈｎを減じた電圧に制限されるので、第２領域においてゲート端子Ｇ２を電源電圧ＶＤＤＨ又はＶＤＤに設定する際、ＰＭＯＳトランジスタＰ１を確実に導通させることができる。
【００８６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１及び第２実施形態においては、ＮＭＯＳトランジスタＮ２及び入力バッファ回路４の入力段について、電源電圧ＶＤＤ又はＶＤＤＨでの使用に適合する耐圧の素子構成を使用しているため、高電圧の入力信号電圧ＶＢＵＳが印加される場合の耐圧保護用としてＮＭＯＳトランジスタＮ３、Ｎ４とを備える場合を例にとり説明したが、本発明はこれに限定されるものではなく、ＮＭＯＳトランジスタＮ２及び入力バッファ回路４の入力段自身を、高耐圧素子で構成し、ＮＭＯＳトランジスタＮ３、Ｎ４を備える必要のない構成とすることもできる。
【００８７】
（付記１） 入力モードにおいて自己の電源電圧に比して高い電圧の入力信号電圧が入出力端子に入力される入出力バッファ回路において、
前記入出力端子を出力モードにおいて駆動する駆動用ＰＭＯＳトランジスタのゲート端子の電圧を、
前記入力信号電圧が前記電源電圧に所定電圧を加えた電圧以上の電圧である第１領域では前記入力信号電圧に、
前記入力信号電圧が前記電源電圧に所定電圧を加えた電圧未満の電圧である第２領域では前記電源電圧に設定することを特徴とする入出力バッファ回路。
（付記２） 前記電源電圧に所定電圧を加えた電圧とは、前記駆動用ＰＭＯＳトランジスタが前記入出力端子側から電源電圧端子側に導通し始める際の前記入力信号電圧であることを特徴とする付記１に記載の入出力バッファ回路。
（付記３） 前記所定電圧は、前記駆動用ＰＭＯＳトランジスタが前記入出力端子側から電源電圧端子側に導通し始める際の前記駆動用ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする付記１に記載の入出力バッファ回路。
（付記４） 前記駆動用ＰＭＯＳトランジスタのゲート端子を出力モードにおいて駆動するゲート駆動部と、
前記ゲート駆動部と前記駆動用ＰＭＯＳトランジスタのゲート端子との間に、前記第１領域において、前記入力信号電圧に設定されている前記駆動用ＰＭＯＳトランジスタのゲート端子から前記ゲート駆動部への電流流入を阻止し、前記第２領域において、前記ゲート駆動部と前記駆動用ＰＭＯＳトランジスタのゲート端子とを導通する第１ゲート電圧制御部とを備えることを特徴とする付記１に記載の入出力バッファ回路。
（付記５） 前記第１ゲート電圧制御部は、
ドレイン端子及びソース端子が前記ゲート駆動部側及び前記駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続されている第１ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタは、前記第２領域において導通することを特徴とする付記４に記載の入出力バッファ回路。
（付記６） 前記第１ゲート電圧制御部は、
ドレイン端子及びソース端子が前記ゲート駆動部側及び前記駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続され、前記第１領域においてゲート端子に前記電源電圧が印加される第１ＮＭＯＳトランジスタを備えることを特徴とする付記４に記載の入出力バッファ回路。
（付記７） 前記第１ＮＭＯＳトランジスタのゲート端子は、電源電圧端子に接続されていることを特徴とする付記６に記載の入出力バッファ回路。
（付記８） 前記第１ゲート電圧制御部は、
前記第１ＰＭＯＳトランジスタ又は前記第１ＮＭＯＳトランジスタを含む第１トランスファゲートを備えることを特徴とする付記５又は６に記載の入出力バッファ回路。
（付記９） 前記第１ＰＭＯＳトランジスタのゲート端子を、前記第１領域では前記入力信号電圧に設定し、前記第２領域では前記電源電圧から前記第１ＰＭＯＳトランジスタが導通し始める電圧以下の電圧に設定する第２ゲート電圧制御部を備えることを特徴とする付記５に記載の入出力バッファ回路。
（付記１０） 前記導通し始める電圧とは、前記第１ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする付記９に記載の入出力バッファ回路。
（付記１１） 前記第２ゲート電圧制御部は、
ソース端子及びドレイン端子が前記入出力端子側及び前記第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、前記第１領域においてゲート端子に前記電源電圧が印加される第２ＰＭＯＳトランジスタを備えることを特徴とする付記９に記載の入出力バッファ回路。
（付記１２） 前記第２ＰＭＯＳトランジスタのゲート端子は、電源電圧端子に接続されていることを特徴とする付記１１に記載の入出力バッファ回路。
（付記１３） 前記第２ゲート電圧制御部は、
ドレイン端子及びソース端子が前記入出力端子側及び前記第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が入出力モード切替信号により制御される第２ＮＭＯＳトランジスタを備え、
前記第２領域において、前記第２ＮＭＯＳトランジスタのゲート端子には前記電源電圧が印加されることを特徴とする付記９に記載の入出力バッファ回路。
（付記１４） 前記第２ＮＭＯＳトランジスタのゲート端子には、前記電源電圧に代えて降圧された電圧が印加されることを特徴とする付記１３に記載の入出力バッファ回路。
（付記１５） 前記降圧された電圧は、降圧された電源電圧であることを特徴とする付記１４に記載の入出力バッファ回路。
（付記１６） 電圧降圧部を備え、
前記降圧された電圧は、前記電圧降圧部から出力される電圧であることを特徴とする付記１４に記載の入出力バッファ回路。
（付記１７） 前記第２ＮＭＯＳトランジスタのゲート端子には、
前記入出力モード切替信号が入力モードにおいて正論理の信号である場合には、前記入出力モード切替信号と同相の信号が、
前記入出力モード切替信号が入力モードにおいて負論理の信号である場合には、前記入出力モード切替信号と逆相の信号が、印加されることを特徴とする付記１３に記載の入出力バッファ回路。
（付記１８） 前記第２ゲート電圧制御部は、
前記第２ＰＭＯＳトランジスタ又は前記第２ＮＭＯＳトランジスタを含む第２トランスファゲートを備えることを特徴とする付記１１又は１３に記載の入出力バッファ回路。
（付記１９） 前記第１ＰＭＯＳトランジスタは、出力モード時に導通状態に維持されることを特徴とする付記５に記載の入出力バッファ回路。
（付記２０） ドレイン端子及びソース端子が前記第１ＰＭＯＳトランジスタのゲート端子側及び接地電圧側に各々接続されている第３ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタは、出力モードにおいて導通することを特徴とする付記１９に記載の入出力バッファ回路。
（付記２１） 前記第３ＮＭＯＳトランジスタのゲート端子には、
入出力モード切替信号が出力モードにおいて正論理の信号である場合には、前記入出力モード切替信号と同相の信号が、
前記入出力モード切替信号が出力モードにおいて負論理の信号である場合には、前記入出力モード切替信号と逆相の信号が、印加されることを特徴とする付記２０に記載の入出力バッファ回路。
【００８８】
ここで、付記２によれば、駆動用ＰＭＯＳトランジスタのゲート端子に電源電圧が印加されている場合には、駆動用ＰＭＯＳトランジスタが入出力端子側から電源電圧端子側に導通し始めるバイアス状態である第１領域で、駆動用ＰＭＯＳトランジスタのゲート端子の電圧を入力信号電圧に切り替えるので、駆動用ＰＭＯＳトランジスタの不要な導通を防止することができる。
また、付記３によれば、駆動用ＰＭＯＳトランジスタのゲート電圧が電源電圧である場合に、入力信号電圧が上昇して駆動用ＰＭＯＳトランジスタのゲート端子電圧が閾値電圧に相当する電圧以上に低電圧になる際、駆動用ＰＭＯＳトランジスタのゲート端子電圧を入力信号電圧に設定するので、駆動用ＰＭＯＳトランジスタの不要な導通を防止することができる。
また、付記７によれば、第１ＮＭＯＳトランジスタのゲート端子が電源電圧端子に接続されているので、入力信号電圧の電圧値に応じてゲート端子に印加する電圧の制御をすることなく、第１領域においてゲート端子を電源電圧にすることができる。
また、付記８によれば、第１ゲート電圧制御部を、第１トランスファゲートという小規模回路により構成することができる。
また、付記１０によれば、第１ＰＭＯＳトランジスタのゲート端子電圧を、ゲート駆動部の電圧に比して閾値電圧に相当する電圧以上に低電圧に設定するので、第１ＰＭＯＳトランジスタを確実に導通することができる。
また、付記１２によれば、第２ＰＭＯＳトランジスタのゲート端子が電源電圧端子に接続されているので、入力信号電圧に応じてゲート端子に印加する電圧の制御をすることなく、第１領域においてゲート端子を電源電圧にすることができる。
また、付記１５によれば、降圧された電圧は、降圧された電源電圧であるので、内部回路用として降圧された電源電圧を使用している場合に、降圧された電源電圧をそのまま第２ＮＭＯＳトランジスタのゲート端子に印加して、第２領域において第２ＮＭＯＳトランジスタを導通することができる。
また、付記１６によれば、降圧された電圧は、入出力モード切替信号に基づき生成される制御信号が電圧降圧部により降圧されて第２ＮＭＯＳトランジスタのゲート端子に印加され、第２領域において第２ＮＭＯＳトランジスタを導通することができる。
また、付記１７によれば、入出力モード切替信号が入力モードにおいて正論理の信号である場合には入出力モード切替信号と同相の信号が、負論理の信号である場合には逆相の信号が、第２ＮＭＯＳトランジスタのゲート端子に印加されるので、入力信号電圧に応じてゲート端子に印加する電圧の制御をすることなく、入力モードにおいて第２ＮＭＯＳトランジスタのゲート端子に高電圧レベルの電圧を印加することができ、第２領域において、第２ＮＭＯＳトランジスタを導通させることができる。
また、付記１８によれば、第２ゲート電圧制御部を、第２トランスファゲートという小規模回路により構成することができる。
また、付記２１によれば、入出力モード切替信号が出力モードにおいて正論理の信号である場合には入出力モード切替信号と同相の信号が、負論理の信号である場合には逆相の信号が、第３ＮＭＯＳトランジスタのゲート端子に印加されるので、出力モードにおいて第３ＮＭＯＳトランジスタを導通させることができる。
【００８９】
【発明の効果】
本発明によれば、自己の電源電圧に比して高い電圧レベルの入力信号が入出力端子に入力される入出力バッファ回路において、電源電圧と外部から印加される入力信号との間に不要な電流が流れることはない。これにより、入出力端子に外部回路を接続する場合にも、入出力端子ＢＵＳの電圧を確実に設定することができ、入出力端子ＢＵＳへの信号入力を安定して行なうことができる。
【図面の簡単な説明】
【図１】 第１実施形態の入出力バッファ回路を示す回路図である。
【図２】 第２実施形態の入出力バッファ回路を示す回路図である。
【図３】 レベル変換器の具体例を示す回路図である。
【図４】 実施形態におけるＰＭＯＳトランジスタＰ１のゲート端子電圧ＶＧ１特性を示す特性図である。
【図５】 実施形態におけるＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２特性を示す特性図である。
【図６】 第１従来技術の入出力バッファ回路を示す回路図である。
【図７】 第２従来技術の入出力バッファ回路を示す回路図である。
【図８】 従来技術におけるＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２特性を示す特性図である。
【図９】 従来技術における入出力端子ＢＵＳへの流入電流ＩＢＵＳ特性を示す特性図である。
【図１０】 入出力端子にプルダウン抵抗を含むインターフェース回路が接続される場合を示す回路図である。
【図１１】 入出力端子にプルアップ抵抗を含むインターフェース回路が接続される場合を示す回路図である。
【符号の説明】
１、２、１００、２００ 入出力バッファ回路
３ トランスファゲート
４ 入力バッファ回路
５ バッファ回路
６ インバータ論理ゲート
７ 第２電圧降圧部
８ 第１電圧降圧部
９ レベル変換器
１１ ＮＡＮＤ論理ゲート
１２ ＮＯＲ論理ゲート
ＢＵＳ 入出力端子
ＮＷ Ｎウェル
ＶＦＭ、ＶＦＭ１、ＶＦＭ２ Ｎウェル電圧制御回路
ＣＮＴ 入出力モード切替信号
ＤＩＮ 入力データ信号
ＤＯＵＴ 出力データ信号
【発明の属する技術分野】
本発明は、入出力バッファ回路に関するものであり、特に、自己の電源電圧に比して高い電圧の入力信号が入出力端子に入力される入出力バッファ回路に関するものである。
【０００２】
【従来の技術】
近年、ＣＭＯＳ構成の半導体集積回路（以下、ＬＳＩ）を中心として、微細化等の進展によりＬＳＩの駆動電源電圧は低電圧化してきているが、低電圧化への移行状況は個々のＬＳＩの製品分野毎に異なっているため、システムを構成する際、電源電圧の異なる複数のＬＳＩを組み合わせて構成しなければならない場合が生じている。そこで、相互に異なる電源電圧で動作するＬＳＩの端子同士を直接接続できれば好都合である。入出力端子を接続する場合には、出力信号の電圧振幅とは異なる電圧振幅の入力信号が入力されることも考慮しなければならない。従って、外部より電源電圧以上の電圧振幅を有する信号が入力されても、電源電圧との間で不要な電流経路が形成されないことが必要であり、従来より幾つかの回路方式が提案されてきている。
【０００３】
図６に示す第１従来技術の入出力バッファ回路１００は、日経マイクロデバイスの１９９２年１０月号（ｐｐ８３−８８）に掲載された回路例である。
【０００４】
２入力ＮＡＮＤ論理ゲート１１及び２入力ＮＯＲ論理ゲート１２には、入出力モード切替信号ＣＮＴと出力データ信号ＤＯＵＴとが入力される。各々の出力端子は、トランスファゲート３を介して高電圧側の駆動トランジスタであるＰＭＯＳトランジスタＰ２のゲート端子Ｇ２、及び低電圧側の駆動トランジスタであるＮＭＯＳトランジスタＮ２のゲート端子に接続されている。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とにより入出力端子ＢＵＳから信号が出力される。
【０００５】
また、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２と入出力端子ＢＵＳとの間には、ゲート端子が電源電圧ＶＤＤに接続されているＰＭＯＳトランジスタＰ３が接続されており、入出力端子ＢＵＳから電源電圧ＶＤＤより高電圧の入力信号が入力される場合に、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２を入力信号電圧ＶＢＵＳにクランプしてＰＭＯＳトランジスタＰ２を非導通に維持する機能を有している。
【０００６】
また、トランスファゲート３は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とにより構成されている。ＰＭＯＳトランジスタＰ１のゲート端子には入出力端子ＢＵＳが接続され、ＮＭＯＳトランジスタＮ１のゲート端子には電源電圧ＶＤＤが接続されている。入出力端子ＢＵＳから電源電圧ＶＤＤより高電圧の入力信号が入力される場合に、ＮＭＯＳトランジスタＮ１と共にＰＭＯＳトランジスタＰ１をオフ状態とし、入出力端子ＢＵＳからＰＭＯＳトランジスタＰ３を介してＮＡＮＤ論理ゲート１１の出力端子に至る経路を遮断する。
【０００７】
ここで、入出力端子ＢＵＳがゲート端子に接続され、電源電圧ＶＤＤがドレイン端子に接続されているＰＭＯＳトランジスタＰ１０は、ソース端子がＰＭＯＳトランジスタＰ１乃至Ｐ３のＮウェルＮＷに接続されている。入出力端子ＢＵＳから入力される電圧に応じてＮウェルＮＷの電圧を調整するＮウェル電圧制御回路ＶＦＭ１を構成している。また、ＮＭＯＳトランジスタＮ３、Ｎ４は、入出力端子ＢＵＳから高電圧の入力信号が入力される場合に、ＮＭＯＳトランジスタＮ２、入力バッファ回路４の耐圧保護用として備えられている。
【０００８】
ここで、入出力バッファ回路１００の入出力端子ＢＵＳに、電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以上に高電圧の入力信号が印加される場合を考える。入出力端子ＢＵＳからの入力信号電圧ＶＢＵＳは、ＰＭＯＳトランジスタＰ１０のゲート端子に印加されてＮウェルＮＷへの電源電圧ＶＤＤのバイアスは遮断される。このときのＮウェルＮＷの電圧は、入出力端子ＢＵＳが接続されているＰＭＯＳトランジスタＰ２、Ｐ３のドレイン端子からのＰＮ接合を介して略入力信号電圧ＶＢＵＳとなる。このため、ＮウェルＮＷと、電源電圧ＶＤＤが接続されているＰＭＯＳトランジスタＰ２、Ｐ１０のソース端子との接合は逆バイアス状態となり、ＰＭＯＳトランジスタＰ２、Ｐ１０のＰＮ接合を介しての電源電圧ＶＤＤへの電流は遮断される。
【０００９】
また、ドレイン端子が入出力端子ＢＵＳに接続されているＰＭＯＳトランジスタＰ３のゲート端子には電源電圧ＶＤＤが印加されているので、ＰＭＯＳトランジスタＰ３が導通してＰＭＯＳトランジスタＰ２のゲート端子Ｇ２が入力信号電圧ＶＢＵＳにバイアスされる。これにより、ＰＭＯＳトランジスタＰ２がオフ状態に維持され、ＰＭＯＳトランジスタＰ２を介しての電流経路も遮断される。
【００１０】
更に、トランスファゲート３では、ゲート端子に入出力端子ＢＵＳが接続されているためＰＭＯＳトランジスタＰ１がオフ状態に維持される。一方、ゲート端子に電源電圧ＶＤＤが接続されているＮＭＯＳトランジスタＮ１は、入力信号電圧ＶＢＵＳに印加されている端子Ｇ２にドレイン端子が接続されているため飽和領域で動作することとなる。従って、トランスファゲート３を介して、ＮＡＮＤ論理ゲート１１との接続端子には電源電圧ＶＤＤ以上の電圧が印加されることはなく、ＮＡＮＤ論理ゲート１１を構成するＰＭＯＳトランジスタを介して電源電圧ＶＤＤに向かう電流経路は確立されない。
【００１１】
以上により、入出力端子ＢＵＳに、電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以上に高電圧の入力信号が印加される場合に、入出力端子ＢＵＳから電源電圧ＶＤＤへの電流流入を防止している。
【００１２】
図７に第２従来技術の入出力バッファ回路２００を示す。入出力バッファ回路２００では、入出力バッファ回路１００のトランスファゲート３を構成するＰＭＯＳトランジスタＰ１のゲート端子Ｇ１への接続について、入出力端子ＢＵＳの直接接続に代えて、電源電圧ＶＤＤがゲート端子に接続されているＰＭＯＳトランジスタＰ４を介して入出力端子ＢＵＳとゲート端子Ｇ１とが接続されている。更にゲート端子Ｇ１は、ＮＭＯＳトランジスタＮ５を介して接地電圧に接続されている。ＮＭＯＳトランジスタＮ５のゲート端子には、インバータ論理ゲート６により反転される入出力モード切替信号ＣＮＴが入力される。
【００１３】
尚、入出力バッファ回路２００では、ＮＭＯＳトランジスタＮ２、入力バッファ回路４の入力段に高耐圧素子を使用しているため、入出力バッファ回路１００において備えられている耐圧保護用のＮＭＯＳトランジスタＮ３、Ｎ４は不要であり、入出力端子ＢＵＳに直接接続されている。
【００１４】
また、入出力バッファ回路１００のＮウェル電圧制御回路ＶＦＭ１に代えて、Ｎウェル電圧制御回路ＶＦＭ２が備えられている。Ｎウェル電圧制御回路ＶＦＭ２は、ソース端子を電源電圧ＶＤＤに接続し、ドレイン端子及びバックゲート端子をＮウェルＮＷに接続し、更にゲート端子を入出力端子ＢＵＳに接続するＰＭＯＳトランジスタＰ１０と、ソース端子を入出力端子ＢＵＳに接続し、ドレイン端子及びバックゲート端子をＮウェルＮＷに接続し、更にゲート端子を電源電圧ＶＤＤに接続するＰＭＯＳトランジスタＰ１１とにより構成されている。入出力端子ＢＵＳからの入力信号電圧ＶＢＵＳに応じて、ＮウェルＮＷを電源電圧ＶＤＤと入力信号電圧ＶＢＵＳとの間で切り替える機能を有している。
【００１５】
入出力バッファ回路２００によれば、入出力端子ＢＵＳに電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以上に高電圧の入力信号が印加される場合、ゲート端子に電源電圧ＶＤＤが接続されているＰＭＯＳトランジスタＰ４が導通する。また、この場合、入出力モード切替信号ＣＮＴはハイ論理レベルであるので、ＮＭＯＳトランジスタＮ５はオフ状態にある。これにより、ＰＭＯＳトランジスタＰ１のゲート端子Ｇ１には入出力端子ＢＵＳからの入力信号が印加されるため、ＰＭＯＳトランジスタＰ１は確実にオフされる。従って、ＮＡＮＤ論理ゲート１１を構成するＰＭＯＳトランジスタを介して電源電圧ＶＤＤに向かう電流経路は確立されない。また、ＰＭＯＳトランジスタＰ２、Ｐ１０のＰＮ接合を介しての電源電圧ＶＤＤへの電流経路、及びＰＭＯＳトランジスタＰ２を介しての電源電圧ＶＤＤへの電流経路が遮断されていることは入出力バッファ回路１００と同様である。以上により、入出力端子ＢＵＳに、電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以上に高電圧の入力信号が印加される場合に、入出力端子ＢＵＳから電源電圧ＶＤＤへの電流流入を防止している。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来技術の入出力バッファ回路１００、２００では、ＬＳＩのデバイス構成条件や製造条件等により、絶対値として、ＮＭＯＳトランジスタの閾値Ｖｔｈｎに比してＰＭＯＳトランジスタの閾値Ｖｔｈｐが小さい条件では（Ｖｔｈｎ＞Ｖｔｈｐ）、入出力端子ＢＵＳに入力される入力信号電圧ＶＢＵＳによっては、入出力端子ＢＵＳへの不要な流入電流ＩＢＵＳが流れ問題である。
【００１７】
流入電流ＩＢＵＳが流れる条件を、入力信号電圧ＶＢＵＳに対するＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２（図８、参照）、及び入力信号電圧ＶＢＵＳに対する流入電流ＩＢＵＳ（図９、参照）に基づき、以下に具体的に示す。
【００１８】
入出力バッファ回路１００（図６、参照）が入力バッファとして機能し、入出力端子ＢＵＳからの入力信号を受け付ける場合を考える。この場合には、出力バッファ部を構成するＰＭＯＳトランジスタＰ２はオフ状態に維持されなければならない。入力信号電圧ＶＢＵＳがＶＤＤ＋Ｖｔｈｐ以上の電圧にある場合には、ＰＭＯＳトランジスタＰ１がオフしＰＭＯＳトランジスタＰ３が導通するので、ゲート端子電圧ＶＧ２は入力信号電圧ＶＢＵＳとなる（図８中、（１））。また、入力信号電圧ＶＢＵＳがＶＤＤ−Ｖｔｈｐ以下の電圧にある場合には、ＰＭＯＳトランジスタＰ３はオフするもののＰＭＯＳトランジスタＰ１が導通するので、ゲート端子電圧Ｇ２は電源電圧ＶＤＤとなる（図８中、（３））。従って、ＶＢＵＳ＞ＶＤＤ＋Ｖｔｈｐの場合（図８中、（１））、及びＶＢＵＳ＜ＶＤＤ−Ｖｔｈｐの場合（図８中、（３））は共に、ＰＭＯＳトランジスタＰ２はオフ状態に維持されて、入出力端子ＢＵＳからの流入電流ＩＢＵＳが流れることはない（図９中、（１）、（３））。
【００１９】
しかしながら、入力信号電圧ＶＢＵＳが、ＶＤＤ−ＶｔｈｐからＶＤＤ＋Ｖｔｈｐの間の電圧レベルにある場合には、ＰＭＯＳトランジスタＰ１、Ｐ３は共にオフ状態となり、ゲート端子Ｇ２には飽和特性で導通するＮＭＯＳトランジスタＮ１によりＶＤＤ―Ｖｔｈｎを下限とする電圧が印加されることとなる（図８中、（２））。Ｖｔｈｎ＞Ｖｔｈｐの条件では、ＰＭＯＳトランジスタＰ２をオフ状態に維持することができず入出力端子ＢＵＳからの流入電流ＩＢＵＳが流れてしまい問題である（図９中、（２））。
【００２０】
即ち、入力信号電圧ＶＢＵＳが、ＶＤＤ−ＶｔｈｐからＶＤＤまでの間にある場合には、ＬＳＩ内部の電源電圧ＶＤＤから入出力端子ＢＵＳを介して不要電流ＩＢＵＳが流出し（図９中、（２）Ａ）、ＶＤＤからＶＤＤ＋Ｖｔｈｐまでの間にある場合には、入出力端子ＢＵＳからＬＳＩ内部へ不要電流ＩＢＵＳが流入する（図９中、（２）Ｂ）ため問題である。
【００２１】
入出力バッファ回路２００では、ＶＢＵＳ＞ＶＤＤ＋Ｖｔｈｐの場合には、ＰＭＯＳトランジスタＰ１がオフしＰＭＯＳトランジスタＰ３が導通するので、ＰＭＯＳトランジスタＰ２はオフ状態に維持され、入出力端子ＢＵＳからの流入電流ＩＢＵＳが流れることがないのは、入出力バッファ回路１００の場合と同様である。
【００２２】
しかしながら、ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの場合には、ＰＭＯＳトランジスタＰ３がオフすると共に、ＰＭＯＳトランジスタＰ４もオフしてＰＭＯＳトランジスタＰ１のゲート端子Ｇ１がフローティング状態となってしまう。この時、ゲート端子電圧ＶＧ１が、ＶＤＤ−ＶｔｈｐからＶＤＤ＋Ｖｔｈｐまでの電圧に維持されてしまうと、入出力バッファ回路１００の場合と同様にＰＭＯＳトランジスタＰ２をオフ状態に維持することができず、入出力端子ＢＵＳからの流入電流ＩＢＵＳが流れてしまい問題である。更に、流入電流ＩＢＵＳの有無は、フローティング状態にあるゲート端子電圧Ｇ１に依存するため、入出力バッファ回路１００では流入電流ＩＢＵＳが流れないＶＢＵＳ＜ＶＤＤ−Ｖｔｈｐにおいても流れてしまうおそれもあり問題である。
【００２３】
更に、入出力端子ＢＵＳに接続されるインターフェース回路の回路構成によっては、インターフェース回路の接続により流入電流ＩＢＵＳが流れてしまい、入出力端子ＢＵＳを所定の電圧レベルに設定することができなくなるおそれがあり問題である。
【００２４】
図１０は、プルダウン抵抗Ｒｐｄを含むインターフェース回路を接続する場合である。入出力端子ＢＵＳに外部電圧Ｖｔを印加するためにスイッチ素子ＳＷ１を合せ備えている。スイッチ素子ＳＷ１が導通し入出力端子ＢＵＳに外部電圧Ｖｔが印加される際、この外部電圧Ｖｔの電圧レベルがＶＤＤ−Ｖｔｈｐ≦Ｖｔ＜ＶＤＤ＋ＶｔｈｐであるとＰＭＯＳトランジスタＰ２は導通してしまう。この状態からスイッチ素子ＳＷ１をオフし入出力端子ＢＵＳにプルダウン抵抗Ｒｐｄを接続した場合、ＰＭＯＳトランジスタＰ２のオン抵抗ＲＰ２とプルダウン抵抗Ｒｐｄとの分圧比によっては、入出力端子ＢＵＳには、引き続きＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの電圧が印加されてしまう場合がある。この場合には、不要な電流ＩＢＵＳが外部に流れ続け、入出力端子ＢＵＳの入力信号電圧ＶＢＵＳがプルダウンされたローレベルに低下せず問題である。このときの入力信号電圧ＶＢＵＳは、
ＶＢＵＳ＝ＶＤＤ×Ｒｐｄ／（Ｒｐｄ＋ＲＰ２）
で計算され、具体的には、ＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの電圧が維持されてしまい問題である。
【００２５】
図１１は、電源電圧ＶＤＤより高電圧の外部電圧Ｖｔにプルアップするためのプルアップ抵抗Ｒｐｕを含むインターフェース回路を接続する場合である。入出力端子ＢＵＳに接地電圧を印加するためにスイッチ素子ＳＷ２を合せ備えている。スイッチ素子ＳＷ２がオフされ、入出力端子ＢＵＳが外部電圧Ｖｔにプルアップされる際、端子電圧ＶＢＵＳがＶＤＤ−Ｖｔｈｐ≦Ｖｔ＜ＶＤＤ＋Ｖｔｈｐの状態になると、ＰＭＯＳトランジスタＰ２は導通してしまう。このときのＰＭＯＳトランジスタＰ２のオン抵抗ＲＰ２とプルアップ抵抗Ｒｐｕとの分圧比によって、入出力端子ＢＵＳに引き続きＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの電圧が印加されてしまう場合がある。この場合には、不要な電流ＩＢＵＳが外部から流入し続け、入出力端子ＢＵＳの入力信号電圧ＶＢＵＳがプルアップされたハイレベルまで上昇せず問題である。このときの入力信号電圧ＶＢＵＳは、
ＶＢＵＳ＝（Ｖｔ−ＶＤＤ）×ＲＰ２／（Ｒｐｕ＋ＲＰ２）＋ＶＤＤ
で計算され、具体的には、ＶＤＤ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐの電圧を維持してしまい問題である。
【００２６】
本発明は前記従来技術の問題点を解消するためになされたものであり、自己の電源電圧に比して高い電圧の入力信号が入出力端子に入力される入出力バッファ回路において、電源電圧と外部から印加される入力信号との間に不要な電流が流れることのない入出力バッファ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る入出力バッファ回路は、自己の電源電圧より高電圧の入力信号電圧が入出力端子に入力される入出力バッファ回路において、出力モードにおいて、入出力端子を駆動する駆動用ＰＭＯＳトランジスタと、駆動用ＰＭＯＳトランジスタのゲート端子を駆動するゲート駆動部と、ゲート駆動部と駆動用ＰＭＯＳトランジスタのゲート端子との間に、入力信号電圧が、電源電圧に駆動用ＰＭＯＳトランジ スタの閾値電圧を加えた電圧以上の電圧である第１領域において、駆動用ＰＭＯＳトランジスタのゲート端子からゲート駆動部への電流流入を阻止し、入力信号電圧が、電源電圧に駆動用ＰＭＯＳトランジスタの閾値電圧を加えた電圧未満の電圧である第２領域において、ゲート駆動部と駆動用ＰＭＯＳトランジスタのゲート端子とを導通する第１ＰＭＯＳトランジスタと、ドレイン端子及びソース端子が入出力端子側及び第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が入出力モード切替信号に基づいて制御される第２ＮＭＯＳトランジスタとを備え、駆動用ＰＭＯＳトランジスタのゲート端子の電圧は、第１領域では入力信号電圧に、第２領域では電源電圧に設定され、第２ＮＭＯＳトランジスタのゲート端子の電圧は、入出力モード切替信号が入力モードを指示する際、電源電圧が印加されることを特徴とする。
【００２８】
請求項１の入出力バッファ回路では、入力モードにおいて入出力端子に入力される入力信号電圧に応じて、入出力端子の駆動用ＰＭＯＳトランジスタのゲート端子への設定電圧が切り替えられる。入力信号電圧が電源電圧に駆動用ＰＭＯＳトランジスタの閾値電圧を加えた電圧以上の第１領域では、駆動用ＰＭＯＳトランジスタのゲート端子電圧は、入出力端子電圧と等しくなる。入力信号電圧が電源電圧に駆動用ＰＭＯＳトランジスタの閾値電圧を加えた電圧未満の第２領域では、駆動用ＰＭＯＳトランジスタのゲート端子電圧は、電源電圧となる。
また、第１ＰＭＯＳトランジスタにより、第１領域においては、入力信号電圧に設定されている駆動用ＰＭＯＳトランジスタのゲート端子からゲート駆動部への電流流入が阻止され、第２領域においては、ゲート駆動部と駆動用ＰＭＯＳトランジスタのゲート端子とが導通される。
更に、第２ＮＭＯＳトランジスタのゲート端子には、入出力モード切替信号が入力モードを指示する際、電源電圧が印加される。
【００２９】
これにより、入力モードにおいて、入出力端子に入力される入力信号電圧が変化しても、駆動用ＰＭＯＳトランジスタのゲート端子に設定される電圧により、駆動用ＰＭＯＳトランジスタは非導通状態に維持されるので、駆動用ＰＭＯＳトランジスタを介して入出力端子と電源電圧との間に不要な電流経路が形成されることはなく、入出力端子からの不要な電流の流入・流出を防止することができる。また、不要な電流の流入・流出がないので、入出力端子を所定の電圧レベルに設定することができる。
【００３０】
また、第２領域では、ゲート駆動部が利用されて、駆動用ＰＭＯＳトランジスタのゲート端子が電源電圧に設定される。一方、第１領域では、入力信号電圧に設定されている駆動用ＰＭＯＳトランジスタのゲート端子からの電流流入を阻止することができる。入出力端子から、駆動用ＰＭＯＳトランジスタのゲート端子及びゲート駆動部を介して電源電圧に至る不要な電流経路が形成されることはなく、入出力端子からの不要な電流の流入を防止することができる。また、不要な電流の流入がないので、入出力端子を電源電圧以上の電圧レベルに設定することができる。
【００３１】
また、第２ＮＭＯＳトランジスタにより、第１ＰＭＯＳトランジスタのゲート端子に印加される電圧は、電源電圧から第２ＮＭＯＳトランジスタの閾値電圧を減じた電圧に制限されるので、第２領域において、第１ＰＭＯＳトランジスタを導通させることができる。第１ＰＭＯＳトランジスタの導通を、第２ＮＭＯＳトランジスタを含む小規模な回路構成により実現することができる。
【００３２】
また、請求項２に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、ドレイン端子及びソース端子がゲート駆動部側及び駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続され、第１領域においてゲート端子に前記電源電圧が印加される第１ＮＭＯＳトランジスタを備えることを特徴とする。
【００３３】
請求項２の入出力バッファ回路では、第１ＮＭＯＳトランジスタが、ドレイン端子及びソース端子をゲート駆動部側及び駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続して備えられており、第１領域において、ゲート端子に電源電圧が印加されて導通し、入力信号電圧が設定されている駆動用ＰＭＯＳトランジスタのゲート端子からの電流流入が阻止される。
【００３４】
これにより、駆動用ＰＭＯＳトランジスタのゲート端子に、電源電圧に所定電圧を加えた電圧以上の電圧の入力信号電圧が印加されていても、ゲート駆動部側に印加される電圧は電源電圧から第１ＮＭＯＳトランジスタの閾値電圧を減じた電圧以下に制限されるので、駆動用ＰＭＯＳトランジスタのゲート端子からゲート駆動部側の電源電圧に向かって電流経路が形成されることはなく、ゲート駆動部への電流流入を阻止することができる。ゲート駆動部への電流流入の阻止を、第１ＮＭＯＳトランジスタを含む小規模な回路構成により実現することができる。
【００３５】
また、請求項３に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、ソース端子及びドレイン端子が入出力端子側及び第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、第１領域においてゲート端子に電源電圧が印加される第２ＰＭＯＳトランジスタを備えることを特徴とする。
【００３６】
請求項３の入出力バッファ回路では、第２ＰＭＯＳトランジスタが、ソース端子及びドレイン端子を入出力端子側及び第１ＰＭＯＳトランジスタのゲート端子側に各々接続して備えられており、第１領域においてゲート端子に電源電圧が印加されて導通する。
【００３７】
これにより、第１ＰＭＯＳトランジスタのゲート端子に入力信号電圧が印加されるので、第１領域において、第１ＰＭＯＳトランジスタを非導通とすることができる。第１ＰＭＯＳトランジスタの非導通を、第２ＰＭＯＳトランジスタを含む小規模な回路構成により実現することができる。
【００３８】
また、請求項４に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、第２ＮＭＯＳトランジスタのゲート端子には、電源電圧に代えて降圧された電圧が印加されることを特徴とする。
【００３９】
請求項４の入出力バッファ回路では、第２領域において、第２ＮＭＯＳトランジスタのゲート端子に電源電圧から降圧された電圧が印加され、第２ＮＭＯＳトランジスタが導通する。
【００４０】
これにより、第１ＰＭＯＳトランジスタのゲート端子に印加される電圧は、降圧された電圧から第２ＮＭＯＳトランジスタの閾値電圧を減じた電圧に制限されるので、第２領域において駆動用ＰＭＯＳトランジスタのゲート端子を電源電圧に設定する際、第１ＰＭＯＳトランジスタを確実に導通させることができる。
【００４１】
また、請求項５に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、第１ＰＭＯＳトランジスタは、出力モード時に導通状態に維持されることを特徴とする。
【００４２】
請求項５の入出力バッファ回路では、出力モードにおいて、第１ＰＭＯＳトランジスタは導通状態に維持される。
【００４３】
これにより、出力モードにおいては、ゲート駆動部により、駆動用ＰＭＯＳトランジスタのゲート端子電圧を制御することができる。
【００４４】
また、請求項６に係る入出力バッファ回路は、請求項５に記載の入出力バッファ回路において、ドレイン端子及びソース端子が第１ＰＭＯＳトランジスタのゲート端子側及び接地電圧側に各々接続されている第３ＮＭＯＳトランジスタを備え、第３ＮＭＯＳトランジスタは、出力モードにおいて導通することを特徴とする。
【００４５】
請求項６の入出力バッファ回路では、第３ＮＭＯＳトランジスタが、ドレイン端子及びソース端子を第１ＰＭＯＳトランジスタのゲート端子側及び接地電圧側に各々接続して備えられており、出力モードで導通して第１ＰＭＯＳトランジスタのゲート端子が接地電圧に設定されて導通する。
【００４６】
これにより、出力モードにおいて、第１ＰＭＯＳトランジスタを確実に導通させることができ、ゲート駆動部により、駆動用ＰＭＯＳトランジスタのゲート端子電圧を制御することができる。
【００４７】
【発明の実施の形態】
以下、本発明の入出力バッファ回路について具体化した第１及び第２実施形態を図１乃至図５に基づき図面を参照しつつ詳細に説明する。
図１は、第１実施形態の入出力バッファ回路を示す回路図である。図２は、第２実施形態の入出力バッファ回路を示す回路図である。図３は、レベル変換器の具体例を示す回路図である。図４は、実施形態におけるＰＭＯＳトランジスタＰ１のゲート端子電圧ＶＧ１特性を示す特性図である。図５は、実施形態におけるＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２特性を示す特性図である。
【００４８】
図１に示す第１実施形態の入出力バッファ回路１では、第２従来技術の入出力バッファ回路２００における高耐圧用のＮＭＯＳトランジスタＮ２及び入力バッファ回路４に代えて、第１従来技術の入出力バッファ回路１００と同様な構成である、ＮＭＯＳトランジスタＮ２及び入力バッファ回路４とその耐圧保護用としてＮＭＯＳトランジスタＮ３、Ｎ４とが備えられている。
【００４９】
また、入出力バッファ回路２００に加えて、第２ＰＭＯＳトランジスタとして機能するＰＭＯＳトランジスタＰ４と並列に、第２ＮＭＯＳトランジスタとして機能するＮＭＯＳトランジスタＮ６を備えている。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ６により第２トランスファゲートを構成している。第２トランスファゲートは、第１ＰＭＯＳトランジスタとして機能するＰＭＯＳトランジスタＰ１のゲート端子電圧ＶＧ１を制御する。ＮＭＯＳトランジスタＮ６のゲート端子Ｇ３には、入出力モード切替信号ＣＮＴが入力されるバッファ回路５の出力端子が接続されている。ＮＭＯＳトランジスタＮ６のゲート端子Ｇ３は入出力モード切替信号ＣＮＴと同相の信号により制御される。
【００５０】
Ｎウェル電圧制御回路ＶＦＭは、入出力バッファ回路２００におけるＮウェル電圧制御回路ＶＦＭ２に、ＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ１０、第１電圧降圧部８、及び第２電圧降圧部７を加えた構成である。ＮＭＯＳトランジスタＮ１０を、ドレイン端子を入出力端子ＢＵＳに、ソース端子を必要に応じて第１電圧降圧部８を介してＰＭＯＳトランジスタＰ１０のゲート端子に接続している。ＮＭＯＳトランジスタＮ１０のゲート端子は、第２電圧降圧部７を介してバイアスされている。また、ＰＭＯＳトランジスタＰ１０のゲート端子と入出力端子ＢＵＳとの間に、ゲート端子を電源電圧ＶＤＤにバックゲート端子をＮウェルＮＷに接続した、ＰＭＯＳトランジスタＰ１２を備えている。
【００５１】
第２電圧降圧部７は、電源電圧ＶＤＤより低い所定電圧を出力し、ＮＭＯＳトランジスタＮ１０のゲート端子を所定電圧にバイアスする。ＮＭＯＳトランジスタＮ１０のドレイン端子に入力される入出力端子ＢＵＳからの入力信号電圧ＶＢＵＳが、所定電圧からＮＭＯＳトランジスタＮ１０の閾値電圧Ｖｔｈｎを減じた電圧以下である場合にはＮＭＯＳトランジスタＮ１０のソース端子には入力信号電圧ＶＢＵＳがそのまま出力され、所定電圧から閾値電圧Ｖｔｈｎを減じた電圧以上になると、所定電圧から閾値電圧Ｖｔｈｎを減じた電圧が出力されることとなる。
【００５２】
従って、ＰＭＯＳトランジスタＰ１０のゲート端子に印加される電圧は、第１電圧降圧部８による降圧前の状態で、所定電圧から閾値電圧Ｖｔｈｎを減じた電圧以下に制限されることとなる。所定電圧を電源電圧ＶＤＤから所定電圧の降圧をした電圧に設定しておけば、第１電圧降圧部８がなくＮＭＯＳトランジスタＮ１０のソース端子とＰＭＯＳトランジスタＰ１０のゲート端子とが直結されていても、ＰＭＯＳトランジスタＰ１０のゲート端子とソース端子との間に閾値電圧Ｖｔｈｐ以上の電圧が確実に印加される。即ち、閾値電圧ＶｔｈｎとＰＭＯＳトランジスタＰ１０の閾値電圧Ｖｔｈｐとの大小関係に応じて所定電圧を設定してやれば、ＰＭＯＳトランジスタＰ１０のゲート端子に印加される電圧を電源電圧ＶＤＤから閾値電圧Ｖｔｈｐ以上に降圧された電圧とすることができる。ＰＭＯＳトランジスタＰ１０は線形動作して導通するので、ＮウェルＮＷを確実に電源電圧ＶＤＤにバイアスすることができる。
【００５３】
第１電圧降圧部８は、ＮＭＯＳトランジスタＮ１０のソース端子からの電圧を降圧して、ＰＭＯＳトランジスタＰ１０のゲート端子をバイアスする。第２電圧降圧部７の有無に関わらず、ＮＭＯＳトランジスタＮ１０のソース端子からの電圧を適宜に降圧した電圧を、ＰＭＯＳトランジスタＰ１０のゲート端子に印加することができる。ＰＭＯＳトランジスタＰ１０のゲート端子とソース端子との間に閾値電圧Ｖｔｈｐ以上の電圧が確実に印加され、ＰＭＯＳトランジスタＰ１０は線形動作して導通するので、ＮウェルＮＷを確実に電源電圧ＶＤＤにバイアスすることができる。
【００５４】
更に、第１及び第２電圧降圧部８、７が共に備えられていなくとも、Ｖｔｈｎ＞Ｖｔｈｐの条件においては、ＰＭＯＳトランジスタＰ１０のゲート端子とソース端子との間に閾値電圧Ｖｔｈｐ以上の電圧が確実に印加される。
【００５５】
この状態は、入力信号電圧ＶＢＵＳが電源電圧ＶＤＤに比して閾値電圧Ｖｔｈｐ以上の電圧に達するまで継続する。そして、電源電圧ＶＤＤに比して閾値電圧Ｖｔｈｐ以上の電圧に達した後は、ＰＭＯＳトランジスタＰ１２が導通することによりＰＭＯＳトランジスタＰ１０のゲート端子を入力信号電圧ＶＢＵＳにバイアスして、ＰＭＯＳトランジスタＰ１０を非導通とする。同時にＰＭＯＳトランジスタＰ１１を導通するので、ＮウェルＮＷは、電源電圧ＶＤＤ代えて入力信号電圧ＶＢＵＳにバイアスされる。
【００５６】
Ｎウェル電圧制御回路ＶＦＭによれば、ＮウェルＮＷの電位は、入出力端子ＢＵＳに印加される入力信号電圧ＶＢＵＳに応じて、電源電圧ＶＤＤと入力信号電圧ＶＢＵＳとの間を切れ目なくバイアスされるのでフローティング状態となることはない。従って、入出力端子ＢＵＳにおけるあらゆる入力信号電圧ＶＢＵＳに対して、ＮウェルＮＷの電位を確実に設定することができ、入出力バッファ回路１において、入力状態、出力状態を問わず、常に安定した回路動作を得ることができる。
【００５７】
入出力バッファ回路１は、入出力モード切替信号ＣＮＴの電圧レベルがロー論理レベルの場合には出力モードとなり、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを入出力端子ＢＵＳの駆動用トランジスタとして出力バッファ動作を行なう。
【００５８】
ロー論理レベルの入出力モード切替信号ＣＮＴは、２入力ＮＡＮＤ論理ゲート１１には論理反転された論理信号として、２入力ＮＯＲ論理ゲート１２にはそのままの論理信号として、各々一方の入力端子に入力される、従って、この場合のＮＡＮＤ論理ゲート１１及びＮＯＲ論理ゲート１２は論理反転ゲートとして機能することとなる。ＮＡＮＤ論理ゲート１１及びＮＯＲ論理ゲート１２の他方の入力端子には出力データ信号ＤＯＵＴが入力されているので、ＮＡＮＤ論理ゲート１１及びＮＯＲ論理ゲート１２を介して反転されて、トランスファゲート３及びＮＭＯＳトランジスタＮ２に入力される。
【００５９】
ロー論理レベルの出力データ信号ＤＯＵＴに対しては、ＮＭＯＳトランジスタＮ２が導通することにより、接地電圧のロー論理レベル信号が入出力端子ＢＵＳに出力される。ハイ論理レベルの出力データ信号ＤＯＵＴに対しては、トランスファゲート３を介してＰＭＯＳトランジスタＰ２が導通することにより、電源電圧ＶＤＤのハイ論理レベル信号が入出力端子ＢＵＳに出力される。
【００６０】
ここで、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２がロー論理レベルとなりＰＭＯＳトランジスタＰ２が導通状態となるために、トランスファゲート３を構成するＰＭＯＳトランジスタＰ１のゲート端子Ｇ１は、ＰＭＯＳトランジスタＰ１が導通する電圧にバイアスされる必要がある。ゲート端子Ｇ１には、先ず、電源電圧ＶＤＤがゲート端子に印加されていることからＰＭＯＳトランジスタＰ４は非導通であり、ゲート端子Ｇ３にバッファ回路５を介して入出力モード切替信号ＣＮＴと同相のロー論理レベルの信号が印加されてＮＭＯＳトランジスタＮ６も非導通となって、入出力端子ＢＵＳからの経路が遮断される。そして、インバータ論理ゲート６を介して入出力モード切替信号ＣＮＴと逆相のハイ論理レベルの信号が印加されてＮＭＯＳトランジスタＮ５が導通することによりゲート端子Ｇ１が接地電圧に接続され、ＰＭＯＳトランジスタＰ１が導通する。
【００６１】
入出力モード切替信号ＣＮＴの電圧レベルがハイ論理レベルの場合には、入力モードとなり、入力バッファ回路４を介して入出力端子ＢＵＳからの入力信号を受け入れて入力データ信号ＤＩＮを受け付ける入力バッファ動作を行なう。
【００６２】
入力モードでは、ハイ論理レベルの入出力モード切替信号ＣＮＴが、ＮＡＮＤ論理ゲート１１には論理反転された論理信号として、ＮＯＲ論理ゲート１２にはそのままの論理信号として、各々一方の入力端子に入力されて、ＮＡＮＤ論理ゲート１１及びＮＯＲ論理ゲート１２は共に非活性状態となる。即ち、ＮＡＮＤ論理ゲート１１からは、ハイ論理レベルの信号が出力され、ＮＯＲ論理ゲート１２からは、ロー論地レベルの信号が出力される。これらの出力信号は、論理信号として、各々ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２を非導通にする信号となり、出力バッファとしての機能は非活性となる。
【００６３】
即ち、入出力バッファ回路１は入力バッファとしての機能が活性化され、入力バッファ回路４が活性化されることとなる。ここで、入出力端子ＢＵＳに入力される入力信号電圧ＶＢＵＳに応じた制御を行なうことにより、電源電圧ＶＤＤより高電圧の入力信号電圧ＶＢＵＳが入力された場合にも、入出力端子ＢＵＳと電源電圧ＶＤＤとの不要な流入電流ＩＢＵＳが発生しない構成が、ＰＭＯＳトランジスタＰ１と、そのゲート端子Ｇ１をバイアスするＮＭＯＳトランジスタＮ６及びその制御回路である。
【００６４】
入出力モード切替信号ＣＮＴがハイ論理レベルであるため、インバータ論理ゲート６で論理反転されてＮＭＯＳトランジスタＮ５は非導通となっている。一方、バッファ回路５を介してＮＭＯＳトランジスタＮ６のゲート端子Ｇ３には電源電圧ＶＤＤ等のハイ論理レベル信号が印加されている。ＮＭＯＳトランジスタＮ６は、入出力端子ＢＵＳに入力される入力信号電圧ＶＢＵＳの電圧レベルに応じて、非飽和特性又は飽和特性で動作し、ＰＭＯＳトランジスタＰ４とあわせて、ゲート端子Ｇ１を入力信号電圧ＶＢＵＳ又は電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎを減じた電圧に印加する特性を有している。
【００６５】
ここで、入力信号電圧ＶＢＵＳに対するゲート端子電圧ＶＧ１の特性について、図４に基づき詳細に説明する。ここでは、ゲート端子Ｇ３に電源電圧ＶＤＤが印加されている場合を例にとり説明する（図４中、（Ｉ））。尚、以下の説明では、ＰＭＯＳ／ＮＭＯＳトランジスタのオン抵抗や配線抵抗等の電圧降下成分を無視して説明する。
【００６６】
入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧未満である場合（０≦ＶＢＵＳ＜ＶＤＤ−Ｖｔｈｎ）、ＮＭＯＳトランジスタＮ６は非飽和領域で導通しゲート端子電圧ＶＧ１は入力信号電圧ＶＢＵＳに一致する（ＶＧ１＝ＶＢＵＳ）。ここで、Ｖｔｈｎ＞Ｖｔｈｐとすれば、ＰＭＯＳトランジスタＰ１は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、入力モードにおいて電源電圧ＶＤＤのハイ論理レベル信号を出力しているＮＡＮＤ論理ゲート１１とゲート端子Ｇ２とが導通する（ＶＧ２＝ＶＤＤ）。従って、ＶＧ２＞ＶＢＵＳとなるのでＰＭＯＳトランジスタＰ２は非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路は形成されない。
【００６７】
入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧以上であり、且つ電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧未満である場合（ＶＤＤ−Ｖｔｈｎ≦ＶＢＵＳ＜ＶＤＤ−Ｖｔｈｐ）、ＮＭＯＳトランジスタＮ６は飽和領域で導通し、ゲート端子電圧ＶＧ１には電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ１＝ＶＤＤ−Ｖｔｈｎ）。ここで、Ｖｔｈｎ＞Ｖｔｈｐとすれば、ＰＭＯＳトランジスタＰ１は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、入力モードにおいて電源電圧ＶＤＤのハイ論理レベル信号を出力しているＮＡＮＤ論理ゲート１１とゲート端子Ｇ２が導通する（ＶＧ２＝ＶＤＤ）。従って、ＶＧ２＞ＶＢＵＳとなるのでＰＭＯＳトランジスタＰ２は非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路は形成されない。
【００６８】
入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧以上であり、且つ電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧未満である場合（ＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐ）も同様に、ＮＭＯＳトランジスタＮ６は飽和領域で導通しており、ゲート端子電圧ＶＧ１には電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ１＝ＶＤＤ−Ｖｔｈｎ）。ここで、Ｖｔｈｎ＞Ｖｔｈｐとすれば、ＰＭＯＳトランジスタＰ１は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、ＮＡＮＤ論理ゲート１１とゲート端子Ｇ２とが導通して電源電圧ＶＤＤが印加される（ＶＧ２＝ＶＤＤ）。この場合にはＶＧ２＞ＶＢＵＳ−Ｖｔｈｐとなり、ＰＭＯＳトランジスタＰ２は、バイアス電圧が閾値電圧Ｖｔｈｐ以下であるため、依然として非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路は形成されない。
【００６９】
入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧以上である場合（ＶＤＤ＋Ｖｔｈｐ≦ＶＢＵＳ）、ＰＭＯＳトランジスタＰ４が非飽和領域で導通しゲート端子電圧ＶＧ１には入力信号電圧ＶＢＵＳが印加される（ＶＧ１＝ＶＢＵＳ）。従って、ＰＭＯＳトランジスタＰ１は非導通となる。しかしながら、この状態においてはＰＭＯＳトランジスタＰ３が導通するので、ゲート端子電圧ＶＧ２が入力信号電圧ＶＢＵＳに印加される（ＶＧ２＝ＶＢＵＳ）。ＶＧ２＝ＶＢＵＳであるので、ＰＭＯＳトランジスタＰ２は非導通状態に維持されており、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路は形成されない。
【００７０】
ＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２の特性を図５に示す。従来技術における特性曲線とは異なり、入力信号電圧ＶＢＵＳが電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧から、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧までの電圧期間においても、ゲート端子電圧ＶＧ２は、電源電圧ＶＤＤに維持されている。従って、この電圧期間においてＰＭＯＳトランジスタＰ２が導通することはなく、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に電流経路が形成されることはない。
【００７１】
ここで、ゲート端子Ｇ３に印加される電圧は電源電圧ＶＤＤであるとして説明したが、バッファ回路５が電圧降圧機能を備えていれば、ゲート端子Ｇ３には電源電圧ＶＤＤから降圧された電圧ＶＤＤＬが印加されることとなる。この場合に、ＮＭＯＳトランジスタＮ６の飽和特性によりゲート端子Ｇ１に印加される電圧ＶＧ１は、図４中の（ＩＩ）に示すＶＤＤＬ−Ｖｔｈｎとなる。これにより、ＰＭＯＳトランジスタＰ１は更に確実に導通状態にバイアスされることとなり、好都合である。
【００７２】
図２に示す第２実施形態の入出力バッファ回路２では、第１実施形態の入出力バッファ回路１とは異なり、外部とのインターフェース用に出力バッファ部分について使用される電源電圧ＶＤＤＨと、電源電圧ＶＤＤＨより低電圧で、内部回路において使用される内部電源電圧ＶＤＤＬとの２系統の電源電圧が備えられている。更に、内部電源電圧ＶＤＤＬで動作する回路部分と、電源電圧ＶＤＤＨで動作する回路部分とのインターフェースとして、レベル変換器９が備えられている。挿入箇所は、ＮＡＮＤ論理ゲート１１とトランスファゲート３との間、ＮＯＲ論理ゲート１２とＮＭＯＳトランジスタＮ２との間、及びインバータ論理ゲート６とＮＭＯＳトランジスタＮ５との間である。ここで、バッファ回路５とＮＭＯＳトランジスタＮ６との間には備えられておらず、ＮＭＯＳトランジスタＮ６のゲート端子Ｇ３には、内部電源電圧ＶＤＤＬが印加される。
【００７３】
図３にはレベル変換器９の具体例を示す。内部電源電圧ＶＤＤＬの振幅を有する低レベル信号ＬＩＮを、電源電圧ＶＤＤＨの振幅を有する高レベル信号ＨＯＵＴにレベル変換する回路例である。
【００７４】
低レベル信号ＬＩＮとして、内部電源電圧ＶＤＤＬの電圧を有するハイ論理レベルの信号が入力されるとする。低レベル信号ＬＩＮは、ＮＭＯＳトランジスタＮ９１のゲート端子に入力されると共にＰＭＯＳトランジスタＰ９２とＮＭＯＳトランジスタＮ９２とにより構成されているインバータ論理ゲートに入力される。ハイ論理レベルの低レベル信号ＬＩＮの入力により、ＮＭＯＳトランジスタＮ９１が導通しＰＭＯＳトランジスタＰ９３のゲート端子電圧を接地電圧にすることにより、ＰＭＯＳトランジスタＰ９３が導通する。また、インバータ論理ゲートにより反転されたロー論理レベルの信号がＮＭＯＳトランジスタＮ９３のゲート端子に入力されて、ＮＭＯＳトランジスタＮ９３は非導通となる。従って、高レベル信号ＨＯＵＴには、ＰＭＯＳトランジスタＰ９３を介して電源電圧ＶＤＤＨが印加され、電圧レベルが変換される。ここで、高レベル信号ＨＯＵＴはＰＭＯＳトランジスタＰ９１のゲート端子に入力されておりＰＭＯＳトランジスタＰ９１は非導通となるので、電源電圧ＶＤＤＨからＰＭＯＳトランジスタＰ９３のゲート端子への経路は遮断されている。
【００７５】
低レベル信号ＬＩＮとして、接地電圧のロー論理レベルの信号が入力されるとする。この場合には、ＮＭＯＳトランジスタＮ９１が非導通となり、ＰＭＯＳトランジスタＰ９３のゲート端子から接地電圧への経路は遮断される。一方、インバータ論理ゲートにより反転されたハイ論理レベルの信号がＮＭＯＳトランジスタＮ９３のゲート端子に入力されるので、ＮＭＯＳトランジスタＮ９３は導通する。従って、高レベル信号ＨＯＵＴには、ＮＭＯＳトランジスタＮ９３を介して接地電圧が印加される。高レベル信号ＨＯＵＴは、ＰＭＯＳトランジスタＰ９１のゲート端子に入力されているので、ＰＭＯＳトランジスタＰ９１が導通して、ＰＭＯＳトランジスタＰ９３のゲート端子に電源電圧ＶＤＤＨを印加してＰＭＯＳトランジスタＰ９３は非導通状態に維持される。
【００７６】
第２実施形態の入出力バッファ回路２では、第１実施形態の入出力バッファ回路１と同様の作用・効果を奏するものである。ＮＭＯＳトランジスタＮ６のゲート端子Ｇ３に内部電源電圧ＶＤＤＬが印加されることによる作用・効果は、入出力バッファ回路１において、バッファ回路５が電圧降圧機能を備えている場合と同様である。即ち、ゲート端子電圧ＶＧ１は、電源電圧ＶＤＤＨに比して降圧された内部電源電圧ＶＤＤＬから、更に閾値電圧Ｖｔｈｎを減じた電圧となり（ＶＧ１＝ＶＤＤＬ−Ｖｔｈｎ）、ＰＭＯＳトランジスタＰ１をより確実に導通状態にバイアスすることができる。この時のゲート端子電圧ＶＧ１特性を、図４中、(ＩＩ)に示す。
【００７７】
以上詳細に説明したとおり、第１及び第２実施形態に係る入出力バッファ回路１及び２では、入力モードにおいて、入出力端子ＢＵＳに入力される入力信号電圧ＶＢＵＳの電圧が変化しても、駆動用ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２に設定される電圧により駆動用ＰＭＯＳトランジスタＰ２は非導通状態に維持されるので、駆動用ＰＭＯＳトランジスタＰ２を介して、入出力端子ＢＵＳと電源電圧ＶＤＤ又はＶＤＤＨとの間の不要な電流経路が形成されることはなく、不要な電流の流入・流出を防止することができる。また、不要な電流の流入・流出がないので、入出力端子ＢＵＳを所定の電圧レベルに設定することができる。
【００７８】
また、入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤ又はＶＤＤＨに所定電圧であるＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔｈｈｐを加えた電圧未満の電圧となる第２領域では、出力モードにおいて使用されるゲート駆動部としてのＮＡＮＤ論理ゲート１１が利用されて、駆動用ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２が電源電圧ＶＤＤ又はＶＤＤＨに設定される。一方、入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤ又はＶＤＤＨに閾値電圧Ｖｔｈｐを加えた電圧以上の電圧となる第１領域では、入力信号電圧ＶＢＵＳに設定されているゲート端子Ｇ２からの電流流入が阻止される。従って、入出力端子ＢＵＳからゲート端子Ｇ２を通り、ＮＡＮＤ論理ゲート１１又はレベル変換器９を介して電源電圧ＶＤＤ又はＶＤＤＨに至る不要な電流経路が形成されることはなく、不要な電流の流入を防止することができる。また、不要な電流の流入がないので、入出力端子ＢＵＳを電源電圧ＶＤＤ又はＶＤＤＨ以上の電圧レベルに設定することができる。
【００７９】
また、第２領域において、ゲート端子Ｇ２への電源電圧ＶＤＤ又はＶＤＤＨの設定が、ＮＡＮＤ論理ゲート１１又はレベル変換器９とゲート端子Ｇ２との間に挿入されている、第１ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタＰ１を含む小規模な回路構成により実現することができる。
【００８０】
また、ゲート端子Ｇ２に、電源電圧ＶＤＤ又はＶＤＤＨに閾値電圧Ｖｔｈｐを加えた電圧以上の入力信号電圧ＶＢＵＳが印加されていても、ＮＡＮＤ論理ゲート１１又はレベル変換器９に印加される電圧は、電源電圧ＶＤＤ又はＶＤＤＨから第１ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ１の閾値電圧Ｖｔｈｎを減じた電圧に制限される。従って、ＮＡＮＤ論理ゲート１１又はレベル変換器９において電源電圧ＶＤＤ又はＶＤＤＨに向かって電流経路が形成されることはなく、ＮＡＮＤ論理ゲート１１又はレベル変換器９への電流流入を阻止することができる。この電流流入の阻止機能を、ＮＭＯＳトランジスタＮ１を含む小規模な回路構成により実現することができる。
【００８１】
また、ＰＭＯＳトランジスタＰ１は、第１領域では、ゲート端子Ｇ１に入力信号電圧ＶＢＵＳが印加されて非導通とすることができる。また、ＰＭＯＳトランジスタＰ１の非導通を、第２ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタＰ４を含む小規模な回路構成により実現することができる。
【００８２】
また、第２領域では、ゲート端子Ｇ１に印加される電圧が、電源電圧ＶＤＤ又はＶＤＤＨから第２ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＮ６の閾値電圧Ｖｔｈｎを減じた電圧に制限されるので、ＰＭＯＳトランジスタＰ１を導通させることができる。従って、ゲート端子Ｇ２をＮＡＮＤ論理ゲート１１又はレベル変換器９で駆動することができ、ゲート端子Ｇ２を電源電圧ＶＤＤ又はＶＤＤＨに設定することができる。また、ＰＭＯＳトランジスタＰ１の導通を、第２ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＮ６を含む小規模な回路構成により実現することができる。
【００８３】
また、出力モードにおいては、第３ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＮ５により、ゲート端子Ｇ１を接地電圧に接続するのでＰＭＯＳトランジスタＰ１を確実に導通させることができ、ＮＡＮＤ論理ゲート１１又はレベル変換器９によりゲート端子Ｇ２を制御することができる。
【００８４】
入出力バッファ回路１、２の入力モードにおいて、入出力端子ＢＵＳに印加される入力信号電圧ＶＢＵＳに関わらず、入出力端子ＢＵＳと電源電圧ＶＤＤ又はＶＤＤＨとの間に不要な電流経路が形成されることはない。従って、入出力端子ＢＵＳに、プルダウン抵抗Ｒｐｄを含むインターフェース回路（図８、参照）やプルアップ抵抗Ｒｐｕを含むインターフェース回路（図９、参照）等の外部回路を接続する場合にも、入出力端子ＢＵＳの入力信号電圧ＶＢＵＳを確実に設定することができ、入出力端子ＢＵＳへの信号入力を安定して行なうことができる。
【００８５】
また、第２実施形態に係る入出力バッファ回路２では、また第１実施形態に係る入出力バッファ回路１においてもバッファ回路５が電圧降圧機能を備えていれば、ゲート端子Ｇ１に印加される電圧は、内部降圧電圧ＶＤＤＬ又はその他の降圧電圧ＶＤＤＬからＮＭＯＳトランジスタＮ６の閾値電圧Ｖｔｈｎを減じた電圧に制限されるので、第２領域においてゲート端子Ｇ２を電源電圧ＶＤＤＨ又はＶＤＤに設定する際、ＰＭＯＳトランジスタＰ１を確実に導通させることができる。
【００８６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１及び第２実施形態においては、ＮＭＯＳトランジスタＮ２及び入力バッファ回路４の入力段について、電源電圧ＶＤＤ又はＶＤＤＨでの使用に適合する耐圧の素子構成を使用しているため、高電圧の入力信号電圧ＶＢＵＳが印加される場合の耐圧保護用としてＮＭＯＳトランジスタＮ３、Ｎ４とを備える場合を例にとり説明したが、本発明はこれに限定されるものではなく、ＮＭＯＳトランジスタＮ２及び入力バッファ回路４の入力段自身を、高耐圧素子で構成し、ＮＭＯＳトランジスタＮ３、Ｎ４を備える必要のない構成とすることもできる。
【００８７】
（付記１） 入力モードにおいて自己の電源電圧に比して高い電圧の入力信号電圧が入出力端子に入力される入出力バッファ回路において、
前記入出力端子を出力モードにおいて駆動する駆動用ＰＭＯＳトランジスタのゲート端子の電圧を、
前記入力信号電圧が前記電源電圧に所定電圧を加えた電圧以上の電圧である第１領域では前記入力信号電圧に、
前記入力信号電圧が前記電源電圧に所定電圧を加えた電圧未満の電圧である第２領域では前記電源電圧に設定することを特徴とする入出力バッファ回路。
（付記２） 前記電源電圧に所定電圧を加えた電圧とは、前記駆動用ＰＭＯＳトランジスタが前記入出力端子側から電源電圧端子側に導通し始める際の前記入力信号電圧であることを特徴とする付記１に記載の入出力バッファ回路。
（付記３） 前記所定電圧は、前記駆動用ＰＭＯＳトランジスタが前記入出力端子側から電源電圧端子側に導通し始める際の前記駆動用ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする付記１に記載の入出力バッファ回路。
（付記４） 前記駆動用ＰＭＯＳトランジスタのゲート端子を出力モードにおいて駆動するゲート駆動部と、
前記ゲート駆動部と前記駆動用ＰＭＯＳトランジスタのゲート端子との間に、前記第１領域において、前記入力信号電圧に設定されている前記駆動用ＰＭＯＳトランジスタのゲート端子から前記ゲート駆動部への電流流入を阻止し、前記第２領域において、前記ゲート駆動部と前記駆動用ＰＭＯＳトランジスタのゲート端子とを導通する第１ゲート電圧制御部とを備えることを特徴とする付記１に記載の入出力バッファ回路。
（付記５） 前記第１ゲート電圧制御部は、
ドレイン端子及びソース端子が前記ゲート駆動部側及び前記駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続されている第１ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタは、前記第２領域において導通することを特徴とする付記４に記載の入出力バッファ回路。
（付記６） 前記第１ゲート電圧制御部は、
ドレイン端子及びソース端子が前記ゲート駆動部側及び前記駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続され、前記第１領域においてゲート端子に前記電源電圧が印加される第１ＮＭＯＳトランジスタを備えることを特徴とする付記４に記載の入出力バッファ回路。
（付記７） 前記第１ＮＭＯＳトランジスタのゲート端子は、電源電圧端子に接続されていることを特徴とする付記６に記載の入出力バッファ回路。
（付記８） 前記第１ゲート電圧制御部は、
前記第１ＰＭＯＳトランジスタ又は前記第１ＮＭＯＳトランジスタを含む第１トランスファゲートを備えることを特徴とする付記５又は６に記載の入出力バッファ回路。
（付記９） 前記第１ＰＭＯＳトランジスタのゲート端子を、前記第１領域では前記入力信号電圧に設定し、前記第２領域では前記電源電圧から前記第１ＰＭＯＳトランジスタが導通し始める電圧以下の電圧に設定する第２ゲート電圧制御部を備えることを特徴とする付記５に記載の入出力バッファ回路。
（付記１０） 前記導通し始める電圧とは、前記第１ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする付記９に記載の入出力バッファ回路。
（付記１１） 前記第２ゲート電圧制御部は、
ソース端子及びドレイン端子が前記入出力端子側及び前記第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、前記第１領域においてゲート端子に前記電源電圧が印加される第２ＰＭＯＳトランジスタを備えることを特徴とする付記９に記載の入出力バッファ回路。
（付記１２） 前記第２ＰＭＯＳトランジスタのゲート端子は、電源電圧端子に接続されていることを特徴とする付記１１に記載の入出力バッファ回路。
（付記１３） 前記第２ゲート電圧制御部は、
ドレイン端子及びソース端子が前記入出力端子側及び前記第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が入出力モード切替信号により制御される第２ＮＭＯＳトランジスタを備え、
前記第２領域において、前記第２ＮＭＯＳトランジスタのゲート端子には前記電源電圧が印加されることを特徴とする付記９に記載の入出力バッファ回路。
（付記１４） 前記第２ＮＭＯＳトランジスタのゲート端子には、前記電源電圧に代えて降圧された電圧が印加されることを特徴とする付記１３に記載の入出力バッファ回路。
（付記１５） 前記降圧された電圧は、降圧された電源電圧であることを特徴とする付記１４に記載の入出力バッファ回路。
（付記１６） 電圧降圧部を備え、
前記降圧された電圧は、前記電圧降圧部から出力される電圧であることを特徴とする付記１４に記載の入出力バッファ回路。
（付記１７） 前記第２ＮＭＯＳトランジスタのゲート端子には、
前記入出力モード切替信号が入力モードにおいて正論理の信号である場合には、前記入出力モード切替信号と同相の信号が、
前記入出力モード切替信号が入力モードにおいて負論理の信号である場合には、前記入出力モード切替信号と逆相の信号が、印加されることを特徴とする付記１３に記載の入出力バッファ回路。
（付記１８） 前記第２ゲート電圧制御部は、
前記第２ＰＭＯＳトランジスタ又は前記第２ＮＭＯＳトランジスタを含む第２トランスファゲートを備えることを特徴とする付記１１又は１３に記載の入出力バッファ回路。
（付記１９） 前記第１ＰＭＯＳトランジスタは、出力モード時に導通状態に維持されることを特徴とする付記５に記載の入出力バッファ回路。
（付記２０） ドレイン端子及びソース端子が前記第１ＰＭＯＳトランジスタのゲート端子側及び接地電圧側に各々接続されている第３ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタは、出力モードにおいて導通することを特徴とする付記１９に記載の入出力バッファ回路。
（付記２１） 前記第３ＮＭＯＳトランジスタのゲート端子には、
入出力モード切替信号が出力モードにおいて正論理の信号である場合には、前記入出力モード切替信号と同相の信号が、
前記入出力モード切替信号が出力モードにおいて負論理の信号である場合には、前記入出力モード切替信号と逆相の信号が、印加されることを特徴とする付記２０に記載の入出力バッファ回路。
【００８８】
ここで、付記２によれば、駆動用ＰＭＯＳトランジスタのゲート端子に電源電圧が印加されている場合には、駆動用ＰＭＯＳトランジスタが入出力端子側から電源電圧端子側に導通し始めるバイアス状態である第１領域で、駆動用ＰＭＯＳトランジスタのゲート端子の電圧を入力信号電圧に切り替えるので、駆動用ＰＭＯＳトランジスタの不要な導通を防止することができる。
また、付記３によれば、駆動用ＰＭＯＳトランジスタのゲート電圧が電源電圧である場合に、入力信号電圧が上昇して駆動用ＰＭＯＳトランジスタのゲート端子電圧が閾値電圧に相当する電圧以上に低電圧になる際、駆動用ＰＭＯＳトランジスタのゲート端子電圧を入力信号電圧に設定するので、駆動用ＰＭＯＳトランジスタの不要な導通を防止することができる。
また、付記７によれば、第１ＮＭＯＳトランジスタのゲート端子が電源電圧端子に接続されているので、入力信号電圧の電圧値に応じてゲート端子に印加する電圧の制御をすることなく、第１領域においてゲート端子を電源電圧にすることができる。
また、付記８によれば、第１ゲート電圧制御部を、第１トランスファゲートという小規模回路により構成することができる。
また、付記１０によれば、第１ＰＭＯＳトランジスタのゲート端子電圧を、ゲート駆動部の電圧に比して閾値電圧に相当する電圧以上に低電圧に設定するので、第１ＰＭＯＳトランジスタを確実に導通することができる。
また、付記１２によれば、第２ＰＭＯＳトランジスタのゲート端子が電源電圧端子に接続されているので、入力信号電圧に応じてゲート端子に印加する電圧の制御をすることなく、第１領域においてゲート端子を電源電圧にすることができる。
また、付記１５によれば、降圧された電圧は、降圧された電源電圧であるので、内部回路用として降圧された電源電圧を使用している場合に、降圧された電源電圧をそのまま第２ＮＭＯＳトランジスタのゲート端子に印加して、第２領域において第２ＮＭＯＳトランジスタを導通することができる。
また、付記１６によれば、降圧された電圧は、入出力モード切替信号に基づき生成される制御信号が電圧降圧部により降圧されて第２ＮＭＯＳトランジスタのゲート端子に印加され、第２領域において第２ＮＭＯＳトランジスタを導通することができる。
また、付記１７によれば、入出力モード切替信号が入力モードにおいて正論理の信号である場合には入出力モード切替信号と同相の信号が、負論理の信号である場合には逆相の信号が、第２ＮＭＯＳトランジスタのゲート端子に印加されるので、入力信号電圧に応じてゲート端子に印加する電圧の制御をすることなく、入力モードにおいて第２ＮＭＯＳトランジスタのゲート端子に高電圧レベルの電圧を印加することができ、第２領域において、第２ＮＭＯＳトランジスタを導通させることができる。
また、付記１８によれば、第２ゲート電圧制御部を、第２トランスファゲートという小規模回路により構成することができる。
また、付記２１によれば、入出力モード切替信号が出力モードにおいて正論理の信号である場合には入出力モード切替信号と同相の信号が、負論理の信号である場合には逆相の信号が、第３ＮＭＯＳトランジスタのゲート端子に印加されるので、出力モードにおいて第３ＮＭＯＳトランジスタを導通させることができる。
【００８９】
【発明の効果】
本発明によれば、自己の電源電圧に比して高い電圧レベルの入力信号が入出力端子に入力される入出力バッファ回路において、電源電圧と外部から印加される入力信号との間に不要な電流が流れることはない。これにより、入出力端子に外部回路を接続する場合にも、入出力端子ＢＵＳの電圧を確実に設定することができ、入出力端子ＢＵＳへの信号入力を安定して行なうことができる。
【図面の簡単な説明】
【図１】 第１実施形態の入出力バッファ回路を示す回路図である。
【図２】 第２実施形態の入出力バッファ回路を示す回路図である。
【図３】 レベル変換器の具体例を示す回路図である。
【図４】 実施形態におけるＰＭＯＳトランジスタＰ１のゲート端子電圧ＶＧ１特性を示す特性図である。
【図５】 実施形態におけるＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２特性を示す特性図である。
【図６】 第１従来技術の入出力バッファ回路を示す回路図である。
【図７】 第２従来技術の入出力バッファ回路を示す回路図である。
【図８】 従来技術におけるＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２特性を示す特性図である。
【図９】 従来技術における入出力端子ＢＵＳへの流入電流ＩＢＵＳ特性を示す特性図である。
【図１０】 入出力端子にプルダウン抵抗を含むインターフェース回路が接続される場合を示す回路図である。
【図１１】 入出力端子にプルアップ抵抗を含むインターフェース回路が接続される場合を示す回路図である。
【符号の説明】
１、２、１００、２００ 入出力バッファ回路
３ トランスファゲート
４ 入力バッファ回路
５ バッファ回路
６ インバータ論理ゲート
７ 第２電圧降圧部
８ 第１電圧降圧部
９ レベル変換器
１１ ＮＡＮＤ論理ゲート
１２ ＮＯＲ論理ゲート
ＢＵＳ 入出力端子
ＮＷ Ｎウェル
ＶＦＭ、ＶＦＭ１、ＶＦＭ２ Ｎウェル電圧制御回路
ＣＮＴ 入出力モード切替信号
ＤＩＮ 入力データ信号
ＤＯＵＴ 出力データ信号
Claims (6)
- 入力モードにおいて自己の電源電圧に比して高い電圧の入力信号電圧が入出力端子に入力される入出力バッファ回路において、
出力モードにおいて、前記入出力端子を駆動する駆動用ＰＭＯＳトランジスタと、
前記駆動用ＰＭＯＳトランジスタのゲート端子を駆動するゲート駆動部と、
前記ゲート駆動部と前記駆動用ＰＭＯＳトランジスタのゲート端子との間に、
前記入力信号電圧が、前記電源電圧に前記駆動用ＰＭＯＳトランジスタの閾値電圧を加えた電圧以上の電圧である第１領域において、前記駆動用ＰＭＯＳトランジスタのゲート端子から前記ゲート駆動部への電流流入を阻止し、前記入力信号電圧が、前記電源電圧に前記駆動用ＰＭＯＳトランジスタの閾値電圧を加えた電圧未満の電圧である第２領域において、前記ゲート駆動部と前記駆動用ＰＭＯＳトランジスタのゲート端子とを導通する第１ＰＭＯＳトランジスタと、
ドレイン端子及びソース端子が前記入出力端子側及び前記第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が入出力モード切替信号に基づいて制御される第２ＮＭＯＳトランジスタとを備え、
前記駆動用ＰＭＯＳトランジスタのゲート端子の電圧は、
前記第１領域では前記入力信号電圧に、前記第２領域では前記電源電圧に設定され、
前記第２ＮＭＯＳトランジスタのゲート端子の電圧は、
前記入出力モード切替信号が入力モードを指示する際、前記電源電圧が印加されることを特徴とする入出力バッファ回路。 - ドレイン端子及びソース端子が前記ゲート駆動部側及び前記駆動用ＰＭＯＳトランジスタのゲート端子側に各々接続され、前記第１領域においてゲート端子に前記電源電圧が印加される第１ＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の入出力バッファ回路。
- ソース端子及びドレイン端子が前記入出力端子側及び前記第１ＰＭＯＳトランジスタのゲート端子側に各々接続され、前記第１領域においてゲート端子に前記電源電圧が印加される第２ＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の入出力バッファ回路。
- 前記第２ＮＭＯＳトランジスタのゲート端子には、前記電源電圧に代えて降圧された電圧が印加されることを特徴とする請求項１に記載の入出力バッファ回路。
- 前記第１ＰＭＯＳトランジスタは、出力モード時に導通状態に維持されることを特徴とする請求項１に記載の入出力バッファ回路。
- ドレイン端子及びソース端子が前記第１ＰＭＯＳトランジスタのゲート端子側及び接地電圧側に各々接続されている第３ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタは、出力モードにおいて導通することを特徴とする請求項５に記載の入出力バッファ回路。
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