JPH11355116A - Ｃｍｏｓ出力バッファ保護回路を有する集積回路 - Google Patents
Ｃｍｏｓ出力バッファ保護回路を有する集積回路Info
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- JPH11355116A JPH11355116A JP11120167A JP12016799A JPH11355116A JP H11355116 A JPH11355116 A JP H11355116A JP 11120167 A JP11120167 A JP 11120167A JP 12016799 A JP12016799 A JP 12016799A JP H11355116 A JPH11355116 A JP H11355116A
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Abstract
(57)【要約】
【課題】 高電圧５Ｖに耐え低電圧３．３ＶのＣＭＯＳ
技術で形成でき、パワーが加えられていない状態（即
ち、ＶＤＤが存在しない「ホットプラガブル」状態と称
する））で、電流を取り出すことのないＣＭＯＳ出力バ
ッファ保護回路を提供する。 【解決手段】 本発明によれば、この保護回路において
は基準電圧生成器を用いて基準電圧入力（ＶＤＤ２）を
ＣＭＯＳ出力バッファ保護回路に与え、電源電圧ＶＤＤ
と信号バス電圧（ＰＡＤ）の両方が入力として存在す
る。この基準電圧生成器がＶＤＤがある間ＶＤＤに等し
い出力ＶＤＤ２を与え、ＶＤＤが存在しない状態の時、
ＶＤＤ２をＰＡＤ電圧以下の所定の電圧に維持する。
技術で形成でき、パワーが加えられていない状態（即
ち、ＶＤＤが存在しない「ホットプラガブル」状態と称
する））で、電流を取り出すことのないＣＭＯＳ出力バ
ッファ保護回路を提供する。 【解決手段】 本発明によれば、この保護回路において
は基準電圧生成器を用いて基準電圧入力（ＶＤＤ２）を
ＣＭＯＳ出力バッファ保護回路に与え、電源電圧ＶＤＤ
と信号バス電圧（ＰＡＤ）の両方が入力として存在す
る。この基準電圧生成器がＶＤＤがある間ＶＤＤに等し
い出力ＶＤＤ２を与え、ＶＤＤが存在しない状態の時、
ＶＤＤ２をＰＡＤ電圧以下の所定の電圧に維持する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ出力バッ
ファ保護回路に関し、特に低電圧（３．３Ｖ）ＣＭＯＳ
技術で形成されるが、高電圧（５Ｖ）にも耐えられるＣ
ＭＯＳ出力バッファ保護回路に関する。
ファ保護回路に関し、特に低電圧（３．３Ｖ）ＣＭＯＳ
技術で形成されるが、高電圧（５Ｖ）にも耐えられるＣ
ＭＯＳ出力バッファ保護回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ回路においては、最大５Ｖの電
圧範囲で動作する第１部分と、最大３．３Ｖの電圧範囲
で動作する第２部分とを含む装置がある。これらの２つ
の部分の間には「バッファ」回路を提供する必要があ
る。かくしてその入力点で高電圧（５Ｖ）に耐えること
ができる低電圧（３．３Ｖ）のＣＭＯＳ技術で回路を提
供する必要がある。
圧範囲で動作する第１部分と、最大３．３Ｖの電圧範囲
で動作する第２部分とを含む装置がある。これらの２つ
の部分の間には「バッファ」回路を提供する必要があ
る。かくしてその入力点で高電圧（５Ｖ）に耐えること
ができる低電圧（３．３Ｖ）のＣＭＯＳ技術で回路を提
供する必要がある。
【０００３】さらに多くのシステム構成では、「ホット
プラガブル（hot pluggable）」な回路を必要とする。
このホットプラガブルな回路とは、回路に電源が入って
いない（即ち、ＶＤＤが存在しない）場合でも、高電圧
のバスから電流を引き出すことのない回路を意味する。
さらにまたこの回路は高電圧に曝されたときには、損傷
を受けないよう設計しなければならない。
プラガブル（hot pluggable）」な回路を必要とする。
このホットプラガブルな回路とは、回路に電源が入って
いない（即ち、ＶＤＤが存在しない）場合でも、高電圧
のバスから電流を引き出すことのない回路を意味する。
さらにまたこの回路は高電圧に曝されたときには、損傷
を受けないよう設計しなければならない。
【０００４】特に、ＭＯＳトランジスタのゲート酸化物
が高い電圧に曝された場合には、電圧破壊を起こして、
ゲート−ドレイン間および／またはゲート−ソース間の
短絡を引き起こしてしまう。同様にＭＯＳトランジスタ
のドレイン−ソース接合部は高電圧に曝されたときには
ホットキャリアによって劣化してしまう。かくして、動
作すべき電圧よりも高い電圧に曝されるＭＯＳ回路は、
その回路内のトランジスタは、そのゲート酸化物あるい
はソース−ドレイン接合部にはその通常の動作電圧以上
の電圧がかからないように設計しなければならない。
が高い電圧に曝された場合には、電圧破壊を起こして、
ゲート−ドレイン間および／またはゲート−ソース間の
短絡を引き起こしてしまう。同様にＭＯＳトランジスタ
のドレイン−ソース接合部は高電圧に曝されたときには
ホットキャリアによって劣化してしまう。かくして、動
作すべき電圧よりも高い電圧に曝されるＭＯＳ回路は、
その回路内のトランジスタは、そのゲート酸化物あるい
はソース−ドレイン接合部にはその通常の動作電圧以上
の電圧がかからないように設計しなければならない。
【０００５】高電圧にインタフェースする低電圧のＣＭ
ＯＳバッファ回路における問題点は、Ｐチャネル出力ト
タランジスタのソースが低電圧電源ＶＤＤに通常接続さ
れていることである。ＶＤＤ以上の電圧がこの素子のド
レインに印加される場合には（ドレインは通常バッファ
回路のＰＡＤに接続されている）、Ｐチャネル素子に固
有の浮遊ダイオードに順方向バイアスをする。その理由
はＰチャネルトランジスタのＮタブ（Ｎウエルとも称す
る）バックゲートは通常ＶＤＤに接続されているからで
ある。
ＯＳバッファ回路における問題点は、Ｐチャネル出力ト
タランジスタのソースが低電圧電源ＶＤＤに通常接続さ
れていることである。ＶＤＤ以上の電圧がこの素子のド
レインに印加される場合には（ドレインは通常バッファ
回路のＰＡＤに接続されている）、Ｐチャネル素子に固
有の浮遊ダイオードに順方向バイアスをする。その理由
はＰチャネルトランジスタのＮタブ（Ｎウエルとも称す
る）バックゲートは通常ＶＤＤに接続されているからで
ある。
【０００６】図１に示した従来の回路においては、ＰＡ
Ｄ電圧がＶＤＤより低い場合には、ＶＤＤに等しい供給
電圧ＶＦＬＴを生成し、ＰＡＤがＶＤＤより高いときに
は、ＰＡＤ電圧に等しい供給電圧ＶＦＬＴを生成するこ
とにより、この問題を解決している。この基準（供給）
電圧ＶＦＬＴは、全てのＰチャネルトランジスタのＮタ
ブ（Ｎウエルとも称する）バックゲートに加えられる。
そしてこのＰチャネルトランジスタのソースとドレイン
は、ＰＡＤ電圧に接続される。
Ｄ電圧がＶＤＤより低い場合には、ＶＤＤに等しい供給
電圧ＶＦＬＴを生成し、ＰＡＤがＶＤＤより高いときに
は、ＰＡＤ電圧に等しい供給電圧ＶＦＬＴを生成するこ
とにより、この問題を解決している。この基準（供給）
電圧ＶＦＬＴは、全てのＰチャネルトランジスタのＮタ
ブ（Ｎウエルとも称する）バックゲートに加えられる。
そしてこのＰチャネルトランジスタのソースとドレイン
は、ＰＡＤ電圧に接続される。
【０００７】この供給電圧ＶＦＬＴを用いることによ
り、これらのトランジスタの浮遊ダイオードが順方向に
バイアスされるを阻止している。図１において、電圧制
御回路である基準電圧生成器１０は、一対のＰチャネル
トランジスタ１１と１２のＮタブバックゲートに印加さ
れる電源電圧ＶＦＬＴを生成するよう構成されている。
このように構成されているため、この回路１０は、ノー
ドＡに現れるＰＡＤ電圧（信号バス）が電源電圧ＶＤＤ
以上の場合に用いられる。
り、これらのトランジスタの浮遊ダイオードが順方向に
バイアスされるを阻止している。図１において、電圧制
御回路である基準電圧生成器１０は、一対のＰチャネル
トランジスタ１１と１２のＮタブバックゲートに印加さ
れる電源電圧ＶＦＬＴを生成するよう構成されている。
このように構成されているため、この回路１０は、ノー
ドＡに現れるＰＡＤ電圧（信号バス）が電源電圧ＶＤＤ
以上の場合に用いられる。
【０００８】特に、ＰＡＤが１個のＰチャネルのしきい
値電圧（Ｖｔｐとして示す）だけＶＤＤより高くなると
きには、トランジスタ１２はターンオンしトランジスタ
１１はターンオフする。そして出力電圧ＶＦＬＴがＰＡ
Ｄ電圧と等しくなる。このためバックゲート電圧は、Ｐ
ＡＤの高レベルにまで上げられ、その関連する浮遊ダイ
オードがターンオフするのを阻止する。
値電圧（Ｖｔｐとして示す）だけＶＤＤより高くなると
きには、トランジスタ１２はターンオンしトランジスタ
１１はターンオフする。そして出力電圧ＶＦＬＴがＰＡ
Ｄ電圧と等しくなる。このためバックゲート電圧は、Ｐ
ＡＤの高レベルにまで上げられ、その関連する浮遊ダイ
オードがターンオフするのを阻止する。
【０００９】ＰＡＤ＜ＶＤＤの通常の動作状態の間、ト
ランジスタ１１はオン状態で、トランジスタ１２はオフ
状態となり、これにより出力電圧ＶＦＬＴはＶＤＤに等
しくなる。この上記の構成は、ＰＡＤ端末に現れる高電
圧に対し、ある程度の保護を与えることはできるが、し
かし「ホットプラガブル」ではない。即ち、ＶＤＤが存
在しない場合には、図１の電圧生成回路１０は、トラン
ジスタ１１のゲート酸化物にＰＡＤ電圧の全部がかか
る。この為ＰＡＤが高電圧のときにはこの回路の信頼性
が問題となる。
ランジスタ１１はオン状態で、トランジスタ１２はオフ
状態となり、これにより出力電圧ＶＦＬＴはＶＤＤに等
しくなる。この上記の構成は、ＰＡＤ端末に現れる高電
圧に対し、ある程度の保護を与えることはできるが、し
かし「ホットプラガブル」ではない。即ち、ＶＤＤが存
在しない場合には、図１の電圧生成回路１０は、トラン
ジスタ１１のゲート酸化物にＰＡＤ電圧の全部がかか
る。この為ＰＡＤが高電圧のときにはこの回路の信頼性
が問題となる。
【００１０】上記の問題に対する１つの公知の解決方法
は、そのゲートが高電圧に曝されるような素子に対して
は、ゲート酸化物を厚くすることであり、そして残りの
デバイスに対しては、標準の厚さのゲート酸化物を用い
ることである。しかし、この方法は非常に高価でおよび
従来のＣＭＯＳ処理技術に対し余分のコストと処理時間
を必要とする欠点がある。
は、そのゲートが高電圧に曝されるような素子に対して
は、ゲート酸化物を厚くすることであり、そして残りの
デバイスに対しては、標準の厚さのゲート酸化物を用い
ることである。しかし、この方法は非常に高価でおよび
従来のＣＭＯＳ処理技術に対し余分のコストと処理時間
を必要とする欠点がある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、低電
圧３．３ＶのＣＭＯＳ技術で形成して高電圧５Ｖにも耐
えることができ、パワーが加えられていない状態（即
ち、ＶＤＤが存在しない状態）において、電流を取り出
すことのないＣＭＯＳ出力バッファ保護回路を提供する
ことである。
圧３．３ＶのＣＭＯＳ技術で形成して高電圧５Ｖにも耐
えることができ、パワーが加えられていない状態（即
ち、ＶＤＤが存在しない状態）において、電流を取り出
すことのないＣＭＯＳ出力バッファ保護回路を提供する
ことである。
【００１２】
【課題を解決するための手段】本発明の保護回路におい
ては、基準電圧生成器を用いて基準電圧入力（ＶＤＤ
２）を、電源電圧ＶＤＤと信号バス電圧（ＰＡＤ）の両
方が入力として存在するＣＭＯＳ出力バッファ保護回路
に与える。この基準電圧生成器は、ＶＤＤが存在する間
ＶＤＤに等しい出力ＶＤＤ２を与え、ＶＤＤが存在しな
い間（これは、ＶＤＤ＝０、またはＶＤＤ電圧が存在し
ない場合例えばリード線が切断されたり不連続となった
場合（以下「ホットプラガブル」と称する）のいずれか
を意味する）、ＶＤＤ２をＰＡＤ電圧以下の所定の電圧
に維持する（一般的な例ではＶＤＤ２をＰＡＤ電圧から
２個分のダイオード電圧低下の値に保持する）。
ては、基準電圧生成器を用いて基準電圧入力（ＶＤＤ
２）を、電源電圧ＶＤＤと信号バス電圧（ＰＡＤ）の両
方が入力として存在するＣＭＯＳ出力バッファ保護回路
に与える。この基準電圧生成器は、ＶＤＤが存在する間
ＶＤＤに等しい出力ＶＤＤ２を与え、ＶＤＤが存在しな
い間（これは、ＶＤＤ＝０、またはＶＤＤ電圧が存在し
ない場合例えばリード線が切断されたり不連続となった
場合（以下「ホットプラガブル」と称する）のいずれか
を意味する）、ＶＤＤ２をＰＡＤ電圧以下の所定の電圧
に維持する（一般的な例ではＶＤＤ２をＰＡＤ電圧から
２個分のダイオード電圧低下の値に保持する）。
【００１３】本発明の出力バッファ回路は、基準電圧Ｖ
ＤＤにより制御されるインバータを有し、ＶＤＤの反転
値としての「ＰＧＡＴＥ」と称する電圧を供給する。本
発明の出力バッファ保護回路は、ＮチャネルとＰチャネ
ルのＭＯＳデバイスの構成を有し、ＰＡＤ信号バスに現
れる高電圧信号（５Ｖ）が、出力バッファ回路を形成す
る論理ゲート内に入り込むのを阻止する。ＶＤＤが存在
しない場合には、ＰＧＡＴＥである電圧が、Ｐチャネル
デバイスにゲート電圧として印加され、ＰＡＤに現れる
電圧に関わらず、いずれのノードにおける電圧もＶＤＤ
２−Ｖｔｎ（ＶｔｎはＮチャネルデバイスのしきい値電
圧）のレベル以上になるのを阻止する。
ＤＤにより制御されるインバータを有し、ＶＤＤの反転
値としての「ＰＧＡＴＥ」と称する電圧を供給する。本
発明の出力バッファ保護回路は、ＮチャネルとＰチャネ
ルのＭＯＳデバイスの構成を有し、ＰＡＤ信号バスに現
れる高電圧信号（５Ｖ）が、出力バッファ回路を形成す
る論理ゲート内に入り込むのを阻止する。ＶＤＤが存在
しない場合には、ＰＧＡＴＥである電圧が、Ｐチャネル
デバイスにゲート電圧として印加され、ＰＡＤに現れる
電圧に関わらず、いずれのノードにおける電圧もＶＤＤ
２−Ｖｔｎ（ＶｔｎはＮチャネルデバイスのしきい値電
圧）のレベル以上になるのを阻止する。
【００１４】
【発明の実施の形態】本発明のＣＭＯＳ出力バッファ保
護回路２０を図２に示す。上述したように本発明の回路
構成は「ホットプラガブル」であり、このホットプラガ
ブル回路とは、保護回路に電力が与えられていないとき
（即ちＶＤＤが存在しないとき）でも、高電圧であるバ
ス（ＰＡＤ）から電流を取り出さない回路を意味する。
一般的に回路は、ＶＤＤがオン状態（例、３．０−３．
６Ｖで公称３．３Ｖ）で、ＰＡＤ電圧がＶＤＤ以下のと
きに「正常」動作をし、ＶＤＤがオフ状態あるいはＰＡ
Ｄ電圧がＶＤＤ値を越えたときには「保護」動作をする
よう構成されている。
護回路２０を図２に示す。上述したように本発明の回路
構成は「ホットプラガブル」であり、このホットプラガ
ブル回路とは、保護回路に電力が与えられていないとき
（即ちＶＤＤが存在しないとき）でも、高電圧であるバ
ス（ＰＡＤ）から電流を取り出さない回路を意味する。
一般的に回路は、ＶＤＤがオン状態（例、３．０−３．
６Ｖで公称３．３Ｖ）で、ＰＡＤ電圧がＶＤＤ以下のと
きに「正常」動作をし、ＶＤＤがオフ状態あるいはＰＡ
Ｄ電圧がＶＤＤ値を越えたときには「保護」動作をする
よう構成されている。
【００１５】出力バッファ保護回路２０は、基準電圧Ｖ
ＤＤ２を用いて回路の適正な動作を補償している。ＶＤ
Ｄ基準電圧からＶＤＤ２を生成するのに用いられる代表
的なＣＭＯＳ基準電圧生成器７０を図４に示す。このＣ
ＭＯＳ基準電圧生成器７０は生成されて基準電圧ＶＤＤ
２が電圧源ＶＤＤに等しくなるよう構成されている。Ｖ
ＤＤが存在する限り（通常、３．０−３．６Ｖで、一般
的には１Ｖ以上の任意の電圧）そして信号バス上の電圧
ＰＡＤに関わらず、このことが行われる、通常このＰＡ
ＤはＣＭＯＳ技術が回路内で混在している場合には例え
ば５Ｖである。
ＤＤ２を用いて回路の適正な動作を補償している。ＶＤ
Ｄ基準電圧からＶＤＤ２を生成するのに用いられる代表
的なＣＭＯＳ基準電圧生成器７０を図４に示す。このＣ
ＭＯＳ基準電圧生成器７０は生成されて基準電圧ＶＤＤ
２が電圧源ＶＤＤに等しくなるよう構成されている。Ｖ
ＤＤが存在する限り（通常、３．０−３．６Ｖで、一般
的には１Ｖ以上の任意の電圧）そして信号バス上の電圧
ＰＡＤに関わらず、このことが行われる、通常このＰＡ
ＤはＣＭＯＳ技術が回路内で混在している場合には例え
ば５Ｖである。
【００１６】ＶＤＤが存在しない場合、これはＶＤＤ＝
０の場合あるいはＶＤＤ電圧が登録されていないような
他の状態、例えばリード線が破損したり接続されてない
ような状態のいずれかを意味する（これらの状況は、本
明細書においては「ホットプラガブル」状態と称す
る）、この回路は、ＰＡＤ電圧から少なくとも２個分の
ダイオード電圧低下のレベルにＶＤＤ２を維持するよう
構成される。
０の場合あるいはＶＤＤ電圧が登録されていないような
他の状態、例えばリード線が破損したり接続されてない
ような状態のいずれかを意味する（これらの状況は、本
明細書においては「ホットプラガブル」状態と称す
る）、この回路は、ＰＡＤ電圧から少なくとも２個分の
ダイオード電圧低下のレベルにＶＤＤ２を維持するよう
構成される。
【００１７】したがってＰＡＤ＝５．５Ｖのような状況
でさえＶＤＤ２は２．８Ｖであり、その結果ＰＡＤの高
電圧から後続の回路素子を保護している。一般的に、Ｖ
ＤＤがオン状態である限りＶＤＤ２＝ＶＤＤである。Ｖ
ＤＤが存在しない場合にはＶＤＤ２は、ＰＡＤ入力の電
圧以下の所定の電圧に維持される。この実施例において
は、ＶＤＤ２は、ＰＡＤ電圧から２個分のダイオード電
圧が低下したレベルに維持される。
でさえＶＤＤ２は２．８Ｖであり、その結果ＰＡＤの高
電圧から後続の回路素子を保護している。一般的に、Ｖ
ＤＤがオン状態である限りＶＤＤ２＝ＶＤＤである。Ｖ
ＤＤが存在しない場合にはＶＤＤ２は、ＰＡＤ入力の電
圧以下の所定の電圧に維持される。この実施例において
は、ＶＤＤ２は、ＰＡＤ電圧から２個分のダイオード電
圧が低下したレベルに維持される。
【００１８】図２を参照すると、出力バッファ保護回路
２０はインバータ回路２２と保護回路２４とを有する。
インバータ回路２２は、Ｐチャネルデバイス２６とＮチ
ャネルデバイス２８とを有し、これらのデバイス２６，
２８は基準電圧ＶＤＤ２と接地（ＶＳＳ）との間に直列
に接続されている。ゲートは互い接続され、基準電圧Ｖ
ＤＤに保持されている。Ｐチャネルデバイス２６のソー
スとＮチャネルデバイス２８のドレインを接続してイン
バータ回路２２からの出力を形成する（図２でＰＧＡＴ
Ｅで示す）。
２０はインバータ回路２２と保護回路２４とを有する。
インバータ回路２２は、Ｐチャネルデバイス２６とＮチ
ャネルデバイス２８とを有し、これらのデバイス２６，
２８は基準電圧ＶＤＤ２と接地（ＶＳＳ）との間に直列
に接続されている。ゲートは互い接続され、基準電圧Ｖ
ＤＤに保持されている。Ｐチャネルデバイス２６のソー
スとＮチャネルデバイス２８のドレインを接続してイン
バータ回路２２からの出力を形成する（図２でＰＧＡＴ
Ｅで示す）。
【００１９】次に動作を説明すると、ＰＧＡＴＥはＶＤ
Ｄの値とは符号が反対である。そのためＶＤＤが存在す
る場合には、ＰＧＡＴＥは「ロウ」（０）値を有する。
ＶＤＤが存在しない場合即ち「ホットプラガブル」の状
態では、ＰＧＡＴＥは「ハイ」（１）の値を有する。以
下に説明するように、ＰＧＡＴＥはゲート入力として用
いて、ＶＤＤが存在しない場合には関連する出力バッフ
ァ内へ高電圧信号が伝播するのを阻止する。
Ｄの値とは符号が反対である。そのためＶＤＤが存在す
る場合には、ＰＧＡＴＥは「ロウ」（０）値を有する。
ＶＤＤが存在しない場合即ち「ホットプラガブル」の状
態では、ＰＧＡＴＥは「ハイ」（１）の値を有する。以
下に説明するように、ＰＧＡＴＥはゲート入力として用
いて、ＶＤＤが存在しない場合には関連する出力バッフ
ァ内へ高電圧信号が伝播するのを阻止する。
【００２０】上記したように、通常の動作においてはＶ
ＤＤが存在し公称値３．３Ｖを有する。そのためＶＤＤ
２＝ＶＤＤであるため、ＶＤＤ２＝３．３Ｖである。Ｐ
ＧＡＴＥが「ロウ」になると、ＰＧＡＴＥはゲート入力
としてＰチャネルデバイス３０に加えられて、デバイス
３０をターンオンさせる。デバイス３０が導通状態にあ
る限り、ノードＧはノードＢを「レール トゥ レール」
で追跡する、即ち論理信号ＡとＥＮに関連する値の全範
囲に亘って追跡する。
ＤＤが存在し公称値３．３Ｖを有する。そのためＶＤＤ
２＝ＶＤＤであるため、ＶＤＤ２＝３．３Ｖである。Ｐ
ＧＡＴＥが「ロウ」になると、ＰＧＡＴＥはゲート入力
としてＰチャネルデバイス３０に加えられて、デバイス
３０をターンオンさせる。デバイス３０が導通状態にあ
る限り、ノードＧはノードＢを「レール トゥ レール」
で追跡する、即ち論理信号ＡとＥＮに関連する値の全範
囲に亘って追跡する。
【００２１】そのためノードＢがハイ状態にあるとノー
ドＧもまたハイ状態となり、Ｐチャネルデバイス３２を
オフ状態にする。通常の動作状態即ち第１状態において
は、「イネーブル入力」ＥＮは「ハイ」状態になる。信
号ＥＮをインバータ３４に加えることにより、「ロウ」
出力信号ＳＴＮを生成する。このＳＴＮはその後電源電
圧としてＮチャネルデバイス３６に印加され、このＮチ
ャネルデバイス３６のゲートはＶＤＤに保持される。
ドＧもまたハイ状態となり、Ｐチャネルデバイス３２を
オフ状態にする。通常の動作状態即ち第１状態において
は、「イネーブル入力」ＥＮは「ハイ」状態になる。信
号ＥＮをインバータ３４に加えることにより、「ロウ」
出力信号ＳＴＮを生成する。このＳＴＮはその後電源電
圧としてＮチャネルデバイス３６に印加され、このＮチ
ャネルデバイス３６のゲートはＶＤＤに保持される。
【００２２】第２のＮチャネルデバイス３８は、第１の
Ｎチャネルデバイス３６に直列に接続されるが、この状
態ではデバイス３８のゲートはＶＤＤ２に維持される。
そのため通常の動作状態においては、デバイス３６，３
８はオン状態（即ち、基準電圧ＶＤＤとＶＤＤ２が存在
する状態）である。そのためＳＴＮの「ロウ」値がデバ
イス３６，３８の両方を通過し、その後ゲート電圧とし
てＰチャネルデバイス４０に印加され、このＰチャネル
デバイス４０がターンオンする。
Ｎチャネルデバイス３６に直列に接続されるが、この状
態ではデバイス３８のゲートはＶＤＤ２に維持される。
そのため通常の動作状態においては、デバイス３６，３
８はオン状態（即ち、基準電圧ＶＤＤとＶＤＤ２が存在
する状態）である。そのためＳＴＮの「ロウ」値がデバ
イス３６，３８の両方を通過し、その後ゲート電圧とし
てＰチャネルデバイス４０に印加され、このＰチャネル
デバイス４０がターンオンする。
【００２３】デバイス４０のソースは、デバイス３２の
ドレインに接続され、デバイス４０のドレインはＰＡＤ
端子に接続される。別のＮチャネルデバイス４２のドレ
インはＰＡＤ端子に接続され、そのゲート電圧はＶＤＤ
２に維持される。そのためＶＤＤが存在する間デバイス
４２はオン状態である。Ｎチャネルデバイス４７のドレ
インはデバイス４２のソースに接続され（ノードＥ）、
そしてＮチャネルデバイス４７のソースはＶＳＳに接続
され、そのゲートはＮＯＲゲート４６により駆動され
る。
ドレインに接続され、デバイス４０のドレインはＰＡＤ
端子に接続される。別のＮチャネルデバイス４２のドレ
インはＰＡＤ端子に接続され、そのゲート電圧はＶＤＤ
２に維持される。そのためＶＤＤが存在する間デバイス
４２はオン状態である。Ｎチャネルデバイス４７のドレ
インはデバイス４２のソースに接続され（ノードＥ）、
そしてＮチャネルデバイス４７のソースはＶＳＳに接続
され、そのゲートはＮＯＲゲート４６により駆動され
る。
【００２４】入力Ａがロウ状態のときにはノードＢ，
Ｇ，Ｈは全てハイ状態であり、デバイス４７をターンオ
ンし、デバイス３２をターンオフする。このためＰＡＤ
がロウ状態に移行する。入力Ａがハイ状態であると、ノ
ードＢ，Ｇ，Ｈは全てロウ状態で、デバイス４７をター
ンオフして、デバイス３２をターンオンする。これによ
りＰＡＤはハイ状態に移行する。この最初の通常の動作
状態においては、Ｐチャネルデバイス４４，５０，５２
は全てオフ状態になるが、その理由はそれらのゲートは
全てＶＤＤに接続されているからである。
Ｇ，Ｈは全てハイ状態であり、デバイス４７をターンオ
ンし、デバイス３２をターンオフする。このためＰＡＤ
がロウ状態に移行する。入力Ａがハイ状態であると、ノ
ードＢ，Ｇ，Ｈは全てロウ状態で、デバイス４７をター
ンオフして、デバイス３２をターンオンする。これによ
りＰＡＤはハイ状態に移行する。この最初の通常の動作
状態においては、Ｐチャネルデバイス４４，５０，５２
は全てオフ状態になるが、その理由はそれらのゲートは
全てＶＤＤに接続されているからである。
【００２５】第２の通常の動作状態においては、ＥＮ＝
０（そのため、ＳＴＮはハイ状態）である。このような
状況においては、保護回路２０はＰＡＤの高電圧が出力
論理回路に戻るのを阻止する。特にＰＡＤの電圧がＶＤ
Ｄ以上の少なくとも１つのＰチャネルしきい値電圧レベ
ルであると、直ちにトランジスタ４４はターンオンして
ノードＣの電圧をＰＡＤに設定する。
０（そのため、ＳＴＮはハイ状態）である。このような
状況においては、保護回路２０はＰＡＤの高電圧が出力
論理回路に戻るのを阻止する。特にＰＡＤの電圧がＶＤ
Ｄ以上の少なくとも１つのＰチャネルしきい値電圧レベ
ルであると、直ちにトランジスタ４４はターンオンして
ノードＣの電圧をＰＡＤに設定する。
【００２６】この高電圧によりデバイス４０がターンオ
フする。ノードＤはデバイス３８により（ＶＤＤ２−Ｖ
ｔｎ）の値に保持される。そのためＰＡＤに現れるいか
なる高電圧も論理デバイス３６に戻るのが阻止される。
デバイス４２のゲートはＶＤＤ２に保持されているため
に、ノードＥの電圧は、ＰＡＤの電圧が５Ｖ以上であっ
ても（ＶＤＤ２−Ｖｔｎ）以上には上昇しない。
フする。ノードＤはデバイス３８により（ＶＤＤ２−Ｖ
ｔｎ）の値に保持される。そのためＰＡＤに現れるいか
なる高電圧も論理デバイス３６に戻るのが阻止される。
デバイス４２のゲートはＶＤＤ２に保持されているため
に、ノードＥの電圧は、ＰＡＤの電圧が５Ｖ以上であっ
ても（ＶＤＤ２−Ｖｔｎ）以上には上昇しない。
【００２７】ＶＤＤが存在しないとき（「ホットプラガ
ブル」の状態）には、保護回路２０の構成はＰＡＤに加
えられる電源電圧から電流を取り出さないように構成さ
れ、ＰＡＤに現れる高電圧が出力バッファ内に戻らない
ようにしている。特にＶＤＤが存在せずかつ高電圧がＰ
ＡＤに存在する場合には、ＰＧＡＴＥはハイ状態に（イ
ンバータ２２の動作により）なり、デバイス３０をター
ンオフする。
ブル」の状態）には、保護回路２０の構成はＰＡＤに加
えられる電源電圧から電流を取り出さないように構成さ
れ、ＰＡＤに現れる高電圧が出力バッファ内に戻らない
ようにしている。特にＶＤＤが存在せずかつ高電圧がＰ
ＡＤに存在する場合には、ＰＧＡＴＥはハイ状態に（イ
ンバータ２２の動作により）なり、デバイス３０をター
ンオフする。
【００２８】高電圧がＰＡＤに存在する場合には、基準
電圧ＶＤＤ２はＰＡＤ以下の所定電圧に保持される（図
４のＣＭＯＳ基準電圧生成器に示されるように）。この
実施例においては、ＰＡＤ電圧から２個分のダイオード
電圧低下の値に保持される。これらの値がＰＡＤとＶＤ
Ｄ２にあると、デバイス４４はオン状態になり、ノード
Ｃに現れる電圧はＰＡＤに等しくなる。
電圧ＶＤＤ２はＰＡＤ以下の所定電圧に保持される（図
４のＣＭＯＳ基準電圧生成器に示されるように）。この
実施例においては、ＰＡＤ電圧から２個分のダイオード
電圧低下の値に保持される。これらの値がＰＡＤとＶＤ
Ｄ２にあると、デバイス４４はオン状態になり、ノード
Ｃに現れる電圧はＰＡＤに等しくなる。
【００２９】Ｎチャネルデバイス３８は、ソースフォロ
ワとして機能し、ノードＤの電圧はＶＤＤ２−Ｖｔｎ以
上に上昇することはない。ここでＶｔｎは、Ｎチャネル
デバイスのしきい値電圧であり、基準電圧ＶＤＤが存在
しないことによりＮチャネルデバイス３６はターンオフ
する。そのためノードＤに現れるいかなる高電圧もイン
バータ３４内に伝播するのが阻止される。
ワとして機能し、ノードＤの電圧はＶＤＤ２−Ｖｔｎ以
上に上昇することはない。ここでＶｔｎは、Ｎチャネル
デバイスのしきい値電圧であり、基準電圧ＶＤＤが存在
しないことによりＮチャネルデバイス３６はターンオフ
する。そのためノードＤに現れるいかなる高電圧もイン
バータ３４内に伝播するのが阻止される。
【００３０】一対のＰチャネルデバイス５０，５２は、
ＶＤＤでバイアスされたゲートを有し、そのためホット
プラガブル状態の間はターンオンし、ノードＧとＦをそ
れぞれＶＤＤ２に保持して、トランジスタ３２，４０の
ゲート酸化物には３．６Ｖ以上の電圧がかからないよう
にしている。Ｎチャネルデバイス５４はＰチャネルデバ
イス３０に接続され、伝送ゲートを形成し、そしてこの
状態においてはデバイス５４のゲートはＶＤＤに保持さ
れる。
ＶＤＤでバイアスされたゲートを有し、そのためホット
プラガブル状態の間はターンオンし、ノードＧとＦをそ
れぞれＶＤＤ２に保持して、トランジスタ３２，４０の
ゲート酸化物には３．６Ｖ以上の電圧がかからないよう
にしている。Ｎチャネルデバイス５４はＰチャネルデバ
イス３０に接続され、伝送ゲートを形成し、そしてこの
状態においてはデバイス５４のゲートはＶＤＤに保持さ
れる。
【００３１】ＶＤＤが存在しない場合には、Ｎチャネル
デバイス５４はオフ状態に保持される。ＰＧＡＴＥがハ
イ状態である間デバイス３０はオフ状態であるため、伝
送ゲートもまたオフ状態である。そのためノードＧに現
れる電圧は、伝送ゲートを介してノードＢに伝播して戻
るのが阻止され、そしてＮＡＮＤゲート４８が損傷する
のを阻止している。
デバイス５４はオフ状態に保持される。ＰＧＡＴＥがハ
イ状態である間デバイス３０はオフ状態であるため、伝
送ゲートもまたオフ状態である。そのためノードＧに現
れる電圧は、伝送ゲートを介してノードＢに伝播して戻
るのが阻止され、そしてＮＡＮＤゲート４８が損傷する
のを阻止している。
【００３２】本発明によれば、保護電圧ＶＦＬＴが生成
され、Ｎタブバックゲート保護電圧として全てのＰチャ
ネルデバイスに加えられる。図３はＶＦＬＴを生成する
構成を示す。図３の回路は、図１の従来の回路と同一で
あるが、但しトランジスタ６２のソースは、電源電圧Ｖ
ＤＤではなく電圧ＶＤＤ２に接続されている点が異な
る。ＶＤＤ２を用いることによりＶＦＬＴはあらゆる状
況下においても存在し、Ｐチャネルデバイス内にあるダ
イオードが活性化するのを阻止している。
され、Ｎタブバックゲート保護電圧として全てのＰチャ
ネルデバイスに加えられる。図３はＶＦＬＴを生成する
構成を示す。図３の回路は、図１の従来の回路と同一で
あるが、但しトランジスタ６２のソースは、電源電圧Ｖ
ＤＤではなく電圧ＶＤＤ２に接続されている点が異な
る。ＶＤＤ２を用いることによりＶＦＬＴはあらゆる状
況下においても存在し、Ｐチャネルデバイス内にあるダ
イオードが活性化するのを阻止している。
【００３３】
【発明の効果】上記の議論から分かるように、保護回路
２０内のデバイスのいずれもゲート電圧あるいはソース
−ドレイン電圧は、ＶＤＤが存在するかあるいはＶＤＤ
がオン状態のいずれかの場合に、正規のＶＤＤ（最大値
３．６Ｖ）以上のゲート電圧あるいはソース−ドレイン
電圧を有することはない。そのため本発明の出力バッフ
ァ保護回路は、正常状態（ＶＤＤがオン）とホットプラ
グ状態（ＶＤＤがオフ）の両方において、高電圧信号
（ＰＡＤ）とインタフェースするために、低電圧技術で
標準のデジタルＣＭＯＳ入力バッファが形成できる。
２０内のデバイスのいずれもゲート電圧あるいはソース
−ドレイン電圧は、ＶＤＤが存在するかあるいはＶＤＤ
がオン状態のいずれかの場合に、正規のＶＤＤ（最大値
３．６Ｖ）以上のゲート電圧あるいはソース−ドレイン
電圧を有することはない。そのため本発明の出力バッフ
ァ保護回路は、正常状態（ＶＤＤがオン）とホットプラ
グ状態（ＶＤＤがオフ）の両方において、高電圧信号
（ＰＡＤ）とインタフェースするために、低電圧技術で
標準のデジタルＣＭＯＳ入力バッファが形成できる。
【図１】従来技術に係る電圧生成回路を表す図
【図２】本発明の出力バッファ保護回路を表す図
【図３】図２の出力バッファ保護回路用にＶＤＤ２基準
電圧を生成する基準電圧生成器のブロック図
電圧を生成する基準電圧生成器のブロック図
【図４】本発明の出力バッファ保護回路と共に使用され
るＣＭＯＳ基準電圧生成器のブロック図
るＣＭＯＳ基準電圧生成器のブロック図
１０ 基準電圧生成器 １１，１２ トランジスタ ２０ ＣＭＯＳ出力バッファ保護回路 ２２ インバータ回路 ２４ 保護回路 ２６，３０，３２，４０，４４，５０，５２ Ｐチャネ
ルデバイス ２８，３６，３８，４２，５４ Ｎチャネルデバイス ３４ インバータ ４６ ＮＯＲゲート ４８ ＮＡＮＤゲート ７０ ＣＭＯＳ基準電圧生成器
ルデバイス ２８，３６，３８，４２，５４ Ｎチャネルデバイス ３４ インバータ ４６ ＮＯＲゲート ４８ ＮＡＮＤゲート ７０ ＣＭＯＳ基準電圧生成器
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 バーナード リー モーリス アメリカ合衆国，18049 ペンシルバニア, エンモース，グレンウッド ドライブ 4324 (72)発明者 ビジット サコーバイ パテル アメリカ合衆国，18031 ペンシルバニア, ブレイニスビル，クロス クリーク サー クル 8009 (72)発明者 ウェイン イー ワーナー アメリカ合衆国，18036 ペンシルバニア, クーパスバーグ，フリント ヒル ロード 3574
Claims (3)
- 【請求項１】 （Ａ） その入力点での既知の基準電圧
ＶＤＤに応答して、このＶＤＤの反転値である出力電圧
ＰＧＡＴＥを与えるＣＭＯＳインバータ回路（２２）
と、 （Ｂ） 保護回路（２４）とを有するＣＭＯＳ出力バッ
ファ保護回路を有する集積回路において、 前記保護回路（２４）は、 （Ｂ１） 第１Ｐチャネルデバイス（３０）と第１Ｎチ
ャネルデバイス（５４）からなる伝送ゲートと、 前記第１Ｐチャネルデバイス（３０）のゲートは、前記
インバータ回路（２２）の出力電圧ＰＧＡＴＥに保持さ
れ、第１Ｎチャネルデバイス（５４）のゲートは、基地
の基準電圧ＶＤＤに保持され、前記第１デバイス（３
０，５４）のソースは互いに接続されて伝送ゲート入力
を形成し、出力バッファ回路（ノードＢ）からの論理信
号出力に応答し、前記第１デバイス（３０，５４）のド
レインは互いに接続されて伝送ゲート出力（ノードＧ）
を形成し、ＶＤＤが存在するときには、第１デバイス
（３０，５４）はターンオフして、ＶＤＤ−Ｖｔｎ以上
の電圧が出力バッファ内に戻ることを阻止し、ここでＶ
ｔｎはＮチャネルデバイスのしきい値電圧であり、 （Ｂ２） 前記伝送ゲート出力に接続されたゲートを有
し、ソースがＶＤＤにバイアスされる第２Ｐチャネルデ
バイス（３２）と、 （Ｂ３） 第２Ｎチャネルデバイス（３６）と第３Ｎチ
ャネルデバイス（３８）の直列接続と、 第２Ｎチャネルデバイス（３６）のドレインは関連する
出力バッファからの論理信号入力（ＳＴＮ）を受領する
よう接続され、前記第２Ｎチャネルデバイスのゲートは
ＶＤＤに保持され、そのソースは第３Ｎチャネルデバイ
ス（３８）のドレインに接続され、第３Ｎチャネルデバ
イスのゲートは所定の電圧ＶＤＤ２に保持され、 （Ｂ４） そのソースが第２Ｐチャネルデバイス（３
２）のドレインに接続され、そのドレインがバス基準電
圧（ＰＡＤ）に接続される第３Ｐチャネルデバイス（４
０）と、 この第３のＰチャネルデバイス（４０）のゲートは、前
記第３Ｎチャネルデバイス（３８）のソースに接続さ
れ、 （Ｂ５） そのドレインが電圧ＶＤＤ２に接続され、そ
のゲートが基準電圧ＶＤＤに保持される第４Ｐチャネル
デバイス（５２）と、 この第４のＰチャネルデバイス（５２）のソースは、伝
送ゲートの出力に接続され、 （Ｂ６） そのドレインが電圧ＶＤＤ２に接続され、そ
のゲートが基準電圧ＶＤＤに保持される第５Ｐチャネル
デバイス（５２）と、 前記第５Ｐチャネルデバイス（５２）のソースは、第２
のＰチャネルデバイス（３２）のドレインに接続され、 （Ｂ７） そのゲートがＶＤＤ２でバイアスされ、その
ソースが第３のＮチャネルデバイス（３８）のソースに
接続される第６Ｐチャネルデバイス（４４）と、 前記第６のＰチャネルデバイス（４４）のドレインは、
バス基準電圧ＰＡＤに接続され、を有し、 前記ＰＡＤがＶＤＤ２以上のときには、第６Ｐチャネル
デバイス（４４）はターンオンし、その結果第３Ｐチャ
ネルデバイス（４０）がターンオフすることを特徴とす
るＣＭＯＳ出力バッファ保護回路を有する集積回路。 - 【請求項２】 前記インバータ回路は、第１Ｐチャネル
デバイス（２６）と第１Ｎチャネルデバイス（２８）を
有し、 前記第１のデバイス（２６，２８）のゲートは互いに接
続され、インバータ入力を形成し、かつ既知の基準電圧
ＶＤＤに保持され、前記第１Ｐチャネルデバイス（２
６）のドレインは基準電圧ＶＤＤ２に保持され、前記第
１Ｎチャネルデバイス（２８）のソースは接地電圧ＶＳ
Ｓに保持され、前記第１Ｐチャネルデバイスのソースは
前記第１Ｎチャネルデバイスのドレインに接続され、イ
ンバータ出力ＰＧＡＴＥを構成し、ここでＰＧＡＴＥが
ＶＤＤの反転値であることを特徴とする請求項１記載の
集積回路。 - 【請求項３】 ＶＤＤ２に等しいバイアス電圧ＶＦＬＴ
を出力バッファ保護回路を構成するＰチャネルデバイス
のＮタブバックゲートに与えるバックゲート保護回路を
さらに有することを特徴とする請求項１記載の集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/069,049 US5952866A (en) | 1998-04-28 | 1998-04-28 | CMOS output buffer protection circuit |
| US09/069049 | 1998-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355116A true JPH11355116A (ja) | 1999-12-24 |
Family
ID=22086401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11120167A Ceased JPH11355116A (ja) | 1998-04-28 | 1999-04-27 | Ｃｍｏｓ出力バッファ保護回路を有する集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5952866A (ja) |
| JP (1) | JPH11355116A (ja) |
| KR (1) | KR19990083515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011096220A (ja) * | 2009-10-31 | 2011-05-12 | Lsi Corp | フェイルセーフ・ドライバー／耐性ドライバーの構造 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396315B1 (en) * | 1999-05-03 | 2002-05-28 | Agere Systems Guardian Corp. | Voltage clamp for a failsafe buffer |
| US6184700B1 (en) * | 1999-05-25 | 2001-02-06 | Lucent Technologies, Inc. | Fail safe buffer capable of operating with a mixed voltage core |
| US6509759B1 (en) * | 2002-02-11 | 2003-01-21 | Honeywell International Inc. | Multi power supply circuit protection apparatus and method |
| US6844770B2 (en) * | 2002-04-17 | 2005-01-18 | Virtual Silicon Technology, Inc. | Circuitry to provide a low power input buffer |
| US7876132B1 (en) * | 2009-10-16 | 2011-01-25 | Lsi Corporation | Floating well circuit operable in a failsafe condition and a tolerant condition |
| US10734988B2 (en) | 2017-12-22 | 2020-08-04 | Hewlett Packard Enterprise Development Lp | Methods and apparatus to generate a circuit protection voltage |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3431774B2 (ja) * | 1995-10-31 | 2003-07-28 | ヒュンダイ エレクトロニクス アメリカ | 混合電圧システムのための出力ドライバ |
| US5751179A (en) * | 1996-04-26 | 1998-05-12 | Crystal Semiconductor | Output driver for PCI bus |
-
1998
- 1998-04-28 US US09/069,049 patent/US5952866A/en not_active Expired - Lifetime
-
1999
- 1999-04-27 JP JP11120167A patent/JPH11355116A/ja not_active Ceased
- 1999-04-27 KR KR1019990014994A patent/KR19990083515A/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011096220A (ja) * | 2009-10-31 | 2011-05-12 | Lsi Corp | フェイルセーフ・ドライバー／耐性ドライバーの構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990083515A (ko) | 1999-11-25 |
| US5952866A (en) | 1999-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20040126 |