JP3431774B2 - 混合電圧システムのための出力ドライバ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的には集積回
路に使用する出力ドライバ段に関する。より詳しく述べ
れば、本発明は、混合供給電圧システムに使用するＮＭ
ＯＳだけの出力ドライバ段に関する。
路に使用する出力ドライバ段に関する。より詳しく述べ
れば、本発明は、混合供給電圧システムに使用するＮＭ
ＯＳだけの出力ドライバ段に関する。
【０００２】
【従来の技術】設計及び製造の進歩によって、製造業者
はサイズが 0.6μｍより小さいトランジスタを有する半
導体デバイスを製造することができるようになった。よ
り多くのトランジスタを各チップ上にパックすることに
よって、製造業者は極めて高性能のチップを作成するこ
とができる。０.6μｍ以下のトランジスタの出現によっ
て（それらが低電力消費であるために）、混合供給電圧
システムも使用されるようになってきている。従来の殆
どのデバイスは、標準（ＴＴＬ）供給電圧を一貫して５
Ｖにしていた。現在では、多くのデバイスは 3.3Ｖの低
電圧ＴＴＬ（ＬＶＴＴＬ）供給電圧で動作している。以
下に５Ｖ及び 3.3Ｖ混合システムを説明するが、当業者
ならば他の混合電圧を有するシステムも本発明の概念を
使用できることは理解されよう。
はサイズが 0.6μｍより小さいトランジスタを有する半
導体デバイスを製造することができるようになった。よ
り多くのトランジスタを各チップ上にパックすることに
よって、製造業者は極めて高性能のチップを作成するこ
とができる。０.6μｍ以下のトランジスタの出現によっ
て（それらが低電力消費であるために）、混合供給電圧
システムも使用されるようになってきている。従来の殆
どのデバイスは、標準（ＴＴＬ）供給電圧を一貫して５
Ｖにしていた。現在では、多くのデバイスは 3.3Ｖの低
電圧ＴＴＬ（ＬＶＴＴＬ）供給電圧で動作している。以
下に５Ｖ及び 3.3Ｖ混合システムを説明するが、当業者
ならば他の混合電圧を有するシステムも本発明の概念を
使用できることは理解されよう。
【０００３】現在の多くのメモリチップは、ＬＶＴＴＬ
電圧を使用して動作する。これらのデバイスをシステム
として適切に集積するには、このメモリを、ＬＶＴＴＬ
電圧デバイスではないことがあり得る他のデバイスと機
能することが要求される。ＬＶＴＴＬメモリデバイス
は、５Ｖチップまたはデバイスと相互作用するように要
求されることが多い。この例では、メモリはＴＴＬデバ
イスによって駆動されることができなければならない。
ＣＭＯＳ回路は、ＣＭＯＳ出力ドライバを使用するのが
一般的である。単一の電圧レベル及び接地が使用される
場合、ＣＭＯＳ回路からは滑らかで対称的な信号の移行
が得られる。しかしながら、混合供給電圧を使用する場
合には、ＣＭＯＳドライバは望ましくない漏洩電流を生
じてラッチアップ及びデバイス障害を発生し得る。
電圧を使用して動作する。これらのデバイスをシステム
として適切に集積するには、このメモリを、ＬＶＴＴＬ
電圧デバイスではないことがあり得る他のデバイスと機
能することが要求される。ＬＶＴＴＬメモリデバイス
は、５Ｖチップまたはデバイスと相互作用するように要
求されることが多い。この例では、メモリはＴＴＬデバ
イスによって駆動されることができなければならない。
ＣＭＯＳ回路は、ＣＭＯＳ出力ドライバを使用するのが
一般的である。単一の電圧レベル及び接地が使用される
場合、ＣＭＯＳ回路からは滑らかで対称的な信号の移行
が得られる。しかしながら、混合供給電圧を使用する場
合には、ＣＭＯＳドライバは望ましくない漏洩電流を生
じてラッチアップ及びデバイス障害を発生し得る。
【０００４】ＮＭＯＳだけの出力ドライバが、ＣＭＯＳ
だけのドライバの代替として使用されてきた。ＣＭＯＳ
に伴うラッチアップ及び漏洩の問題は、ＮＭＯＳドライ
バでは本質的に発生しにくい。しかしながらＮＭＯＳド
ライバは、典型的なＴＴＬ及びＬＶＴＴＬローディング
条件において論理高レベルに到達する性能が劣る。設計
者は、ＮＭＯＳプルアップドライバトランジスタのこれ
らの欠点を最小にするために、２つの方策を採用してき
た。一つの方策は、プルアップトランジスタのゲート
を、ローカルブートストラップ回路によって供給電圧よ
りも高くブーストすることである。このローカルブート
ストラップ回路は、先ず、１つのコンデンサの正の電極
上に供給電圧にほぼ等しい電圧を確立し、またこのコン
デンサの負の電極上に接地に近い電圧を確立する。次い
で回路は、負の電極を接地に近い電圧から供給電圧に近
い電圧までブーストし、ＮＭＯＳプルアップトランジス
タのゲートに接続されている正の電極を供給電圧よりも
高いレベルにする。しかしながらこのブートストラップ
技術は、付加的な電力を消散すること、及びクリティカ
ルパスが遅延を招くためにブートする前にコンデンサが
予備充電されることが問題である。出力の数が増加する
につれて電力消散も相応に増加する。従ってこの方策
は、多数の（例えば、８出力より多い）出力を有する設
計に対しては満足できるものではない。
だけのドライバの代替として使用されてきた。ＣＭＯＳ
に伴うラッチアップ及び漏洩の問題は、ＮＭＯＳドライ
バでは本質的に発生しにくい。しかしながらＮＭＯＳド
ライバは、典型的なＴＴＬ及びＬＶＴＴＬローディング
条件において論理高レベルに到達する性能が劣る。設計
者は、ＮＭＯＳプルアップドライバトランジスタのこれ
らの欠点を最小にするために、２つの方策を採用してき
た。一つの方策は、プルアップトランジスタのゲート
を、ローカルブートストラップ回路によって供給電圧よ
りも高くブーストすることである。このローカルブート
ストラップ回路は、先ず、１つのコンデンサの正の電極
上に供給電圧にほぼ等しい電圧を確立し、またこのコン
デンサの負の電極上に接地に近い電圧を確立する。次い
で回路は、負の電極を接地に近い電圧から供給電圧に近
い電圧までブーストし、ＮＭＯＳプルアップトランジス
タのゲートに接続されている正の電極を供給電圧よりも
高いレベルにする。しかしながらこのブートストラップ
技術は、付加的な電力を消散すること、及びクリティカ
ルパスが遅延を招くためにブートする前にコンデンサが
予備充電されることが問題である。出力の数が増加する
につれて電力消散も相応に増加する。従ってこの方策
は、多数の（例えば、８出力より多い）出力を有する設
計に対しては満足できるものではない。
【０００５】第２の方策は、「過電圧」発生器を別に設
け、あるノードの電圧を、容量的に結合されているポン
プ回路を使用することによって供給電圧よりも高い電圧
に維持することである。このノードは、出力ノードが論
理低レベルから論路高レベルへ駆動されるのに関連して
このノードが低信号から高信号へ移り変わる時に、また
はその直後に、ＮＭＯＳプルアップトランジスタのゲー
トノード上へスイッチされる。この技術は、出力回路に
よって過電圧発生器から引き出される電流が、（１）論
理レベル０から論理レベル１へスイッチングする出力の
数、及び（２）デバイスの動作周波数に依存することが
問題である。０から１への移行の数が多くなる程、より
多くの電流が過電圧発生器から引き出される。実際に
は、これはブーストされたノードの電圧を低くし、その
ことが出力回路の性能を劣化させる。同様に、動作周波
数が高くなると、所与の時間内に０から１へ移り変わる
数がより多くなり、過電圧ポンプはより多くの電流を供
給しなければならなくなる。これは、電流が増加するに
つれて電圧を低下させるようになり、そのため出力ドラ
イバの性能がさらに劣化する。従って、過電圧発生器
は、同時に論理低レベルから論理高レベルへ移り変わる
チップ上の全ての出力の最悪例条件を考えて設計しなけ
ればならず、また試験モード、またはその意図する応用
の何れかにおいてデバイスが動作する最高動作周波数を
考えて設計しなければならない。明らかに、これらの最
悪例シナリオは、動作モード及びスタンバイモードの両
方においてより多くの電流を引き出し、そしてより多く
のシリコン面積を占めるポンプ回路に関連がある。この
問題は、出力の数が増加するにつれてより重大になる。
け、あるノードの電圧を、容量的に結合されているポン
プ回路を使用することによって供給電圧よりも高い電圧
に維持することである。このノードは、出力ノードが論
理低レベルから論路高レベルへ駆動されるのに関連して
このノードが低信号から高信号へ移り変わる時に、また
はその直後に、ＮＭＯＳプルアップトランジスタのゲー
トノード上へスイッチされる。この技術は、出力回路に
よって過電圧発生器から引き出される電流が、（１）論
理レベル０から論理レベル１へスイッチングする出力の
数、及び（２）デバイスの動作周波数に依存することが
問題である。０から１への移行の数が多くなる程、より
多くの電流が過電圧発生器から引き出される。実際に
は、これはブーストされたノードの電圧を低くし、その
ことが出力回路の性能を劣化させる。同様に、動作周波
数が高くなると、所与の時間内に０から１へ移り変わる
数がより多くなり、過電圧ポンプはより多くの電流を供
給しなければならなくなる。これは、電流が増加するに
つれて電圧を低下させるようになり、そのため出力ドラ
イバの性能がさらに劣化する。従って、過電圧発生器
は、同時に論理低レベルから論理高レベルへ移り変わる
チップ上の全ての出力の最悪例条件を考えて設計しなけ
ればならず、また試験モード、またはその意図する応用
の何れかにおいてデバイスが動作する最高動作周波数を
考えて設計しなければならない。明らかに、これらの最
悪例シナリオは、動作モード及びスタンバイモードの両
方においてより多くの電流を引き出し、そしてより多く
のシリコン面積を占めるポンプ回路に関連がある。この
問題は、出力の数が増加するにつれてより重大になる。
【０００６】1994年３月の IEEE Journal of Solid Sta
te Circuits に所載の Furutani らの論文 " An Adjust
able Output Driver with a Self-Recovering Vpp Gen
erator for a 4M × 16 DRAM "には、各出力ドライバに
おいてローカルポンプ回路を用いて過電圧発生器を補足
することによって、この欠陥を拡散させてしまう方策が
記述されている。この Furutani の論文では、出力が０
から１へ移行すると、ローカルチャージポンプは過電圧
発生器のブーストされるノードへ付加的な正電荷を供給
するようになっている。しかしながらこの技術は、デー
タの正への移行の時だけローカルポンプが正電荷を供給
するので、これも満足できるものではない。このため、
ローカルポンプ回路、及び若干の状況においてはマスタ
過電圧発生器自体を大きくしなければならず、より大き
い電流を消費するようになる。またこれらは、貴重なサ
ブストレート面積の大きい部分を占める。以上から、効
率を改良することができ、そしてより小さいポンプを使
用することができるシステムを提供すると有利である。
te Circuits に所載の Furutani らの論文 " An Adjust
able Output Driver with a Self-Recovering Vpp Gen
erator for a 4M × 16 DRAM "には、各出力ドライバに
おいてローカルポンプ回路を用いて過電圧発生器を補足
することによって、この欠陥を拡散させてしまう方策が
記述されている。この Furutani の論文では、出力が０
から１へ移行すると、ローカルチャージポンプは過電圧
発生器のブーストされるノードへ付加的な正電荷を供給
するようになっている。しかしながらこの技術は、デー
タの正への移行の時だけローカルポンプが正電荷を供給
するので、これも満足できるものではない。このため、
ローカルポンプ回路、及び若干の状況においてはマスタ
過電圧発生器自体を大きくしなければならず、より大き
い電流を消費するようになる。またこれらは、貴重なサ
ブストレート面積の大きい部分を占める。以上から、効
率を改良することができ、そしてより小さいポンプを使
用することができるシステムを提供すると有利である。
【０００７】また Furutani の論文は、０から１への移
行中に、ブーストされたノードがどのようにＮＭＯＳプ
ルアップトランジスタのゲートに結合されるかに関して
は言及していない。ＮＭＯＳプルアップトランジスタの
ゲートへの過電圧のスイッチングは、見掛け上は普通の
設計である。既存のシステムは、過電圧を更に若干低下
させるような技法で、非効率的に過電圧をスイッチす
る。従って、ブーストされた電圧を、低下させることな
く出力ＮＭＯＳトランジスタのゲート上へ効率的にスイ
ッチするドライバを提供することも望ましい。以上のこ
とから、任意の時点にスイッチングさせられる多数の出
力を有するデバイスにおいて、高い動作周波数の下で出
力電圧を保持する混合供給電圧で動作する出力ドライバ
が要望されている。この出力ドライバは、サブストレー
ト面積を過大に占有せず、既存デバイス設計内に容易に
集積できることが好ましい。
行中に、ブーストされたノードがどのようにＮＭＯＳプ
ルアップトランジスタのゲートに結合されるかに関して
は言及していない。ＮＭＯＳプルアップトランジスタの
ゲートへの過電圧のスイッチングは、見掛け上は普通の
設計である。既存のシステムは、過電圧を更に若干低下
させるような技法で、非効率的に過電圧をスイッチす
る。従って、ブーストされた電圧を、低下させることな
く出力ＮＭＯＳトランジスタのゲート上へ効率的にスイ
ッチするドライバを提供することも望ましい。以上のこ
とから、任意の時点にスイッチングさせられる多数の出
力を有するデバイスにおいて、高い動作周波数の下で出
力電圧を保持する混合供給電圧で動作する出力ドライバ
が要望されている。この出力ドライバは、サブストレー
ト面積を過大に占有せず、既存デバイス設計内に容易に
集積できることが好ましい。
【０００８】
【発明の概要】本発明による混合電圧システムのための
出力ドライバは、出力すべき信号を受ける入力ラインを
含む。回路は、入力ラインと出力段との間に結合されて
いる過電圧発生器をも含む。過電圧発生器は、信号が出
力段へ到達する前に信号のレベルを第２の電圧までブー
ストする。入力信号の移行毎に第２の電圧を回復する復
元回路も設けられている。本発明による出力ドライバ
は、出力段にＮＭＯＳトランジスタ対を使用することが
でき、ＮＭＯＳトランジスタが本質的にラッチアップ及
び漏洩を発生しないことを利用する。復元回路は、信号
の各移行によって第１の電圧が段階的に低下して行くの
を防ぐ。本発明の回路は、電荷が累積的に失われること
に対しては比較的不感であり、また動作周波数には無関
係であるので、高周波出力を要求する応用に特に有用で
ある。回路は、電荷が累積的に失われることに対して第
１の電圧を比較的不感にさせ、チップ上に展開している
出力ドライバの数には無関係である。
出力ドライバは、出力すべき信号を受ける入力ラインを
含む。回路は、入力ラインと出力段との間に結合されて
いる過電圧発生器をも含む。過電圧発生器は、信号が出
力段へ到達する前に信号のレベルを第２の電圧までブー
ストする。入力信号の移行毎に第２の電圧を回復する復
元回路も設けられている。本発明による出力ドライバ
は、出力段にＮＭＯＳトランジスタ対を使用することが
でき、ＮＭＯＳトランジスタが本質的にラッチアップ及
び漏洩を発生しないことを利用する。復元回路は、信号
の各移行によって第１の電圧が段階的に低下して行くの
を防ぐ。本発明の回路は、電荷が累積的に失われること
に対しては比較的不感であり、また動作周波数には無関
係であるので、高周波出力を要求する応用に特に有用で
ある。回路は、電荷が累積的に失われることに対して第
１の電圧を比較的不感にさせ、チップ上に展開している
出力ドライバの数には無関係である。
【０００９】本発明の実施例の復元回路は入力信号の各
移行に応答し、データの各移行時に電荷を回復する。こ
れにより、復元回路が占める所与のシリコン面積に対す
る復元回路の電荷復元容量が２倍になる。換言すれば、
所与の電荷復元容量に対して回路が占める面積は少なく
なる。本発明の実施例は、出力トランジスタのゲートが
過電圧までブーストされた時に要求される電荷共有を最
小にすることによって、過電圧供給の低下をも回避す
る。これは、例えば、出力トランジスタのゲートを高い
電圧レベルまでブーストする直前に、ゲートを低い電圧
レベルに、またはそれより高めにすることによって達成
される。これによって性能が改善され、また過電圧供給
の低下が最小になる。
移行に応答し、データの各移行時に電荷を回復する。こ
れにより、復元回路が占める所与のシリコン面積に対す
る復元回路の電荷復元容量が２倍になる。換言すれば、
所与の電荷復元容量に対して回路が占める面積は少なく
なる。本発明の実施例は、出力トランジスタのゲートが
過電圧までブーストされた時に要求される電荷共有を最
小にすることによって、過電圧供給の低下をも回避す
る。これは、例えば、出力トランジスタのゲートを高い
電圧レベルまでブーストする直前に、ゲートを低い電圧
レベルに、またはそれより高めにすることによって達成
される。これによって性能が改善され、また過電圧供給
の低下が最小になる。
【００１０】本発明の本質及び長所は、以下の添付図面
に基づく説明から完全に理解されよう。
に基づく説明から完全に理解されよう。
【００１１】
【実施例】前述したように、多くのドライバ回路がシス
テム設計者によって使用されてきた。これらの既存設計
は、混合供給電圧システム内に使用する場合には若干の
欠点を有している。先ず、図１を参照してこれらの欠点
について説明しておく。図１は普通のＣＭＯＳドライバ
回路を使用しているデバイス１０が、別のＣＭＯＳドラ
イバ回路を使用しているデバイス１２に結合されている
様を示している。デバイス１０は第１の電源電圧ＶDD1
（例えば、3.3 Ｖ）に結合され、デバイス１２は第２の
電源電圧ＶDD2 （例えば、５Ｖ）に結合されている。２
つのデバイスは、信号ライン１４を通して結合されてい
る。各デバイス１０、１２のＣＭＯＳドライバ回路は、
プルアップＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯ
ＳトランジスタＮ１、Ｎ２を含んでいる。２つのトラン
ジスタ対のソース及びドレインは、出力ライン１４を介
して結合されている。各トランジスタにまたがって図示
されているダイオードＤ１−Ｄ４は、デバイスサブスト
レート内の、またはデバイスサブストレートの面内に十
分に拡散された、ダイオードとして機能することができ
るＮ／Ｐ接合を表している。例えば、ダイオードＤ１及
びＤ３は、ＰＭＯＳトランジスタＰ１／Ｐ２のＰ＋ドレ
イン端子と、これらのトランジスタのＮウェルとの間の
サブストレート内に形成されるダイオードである。
テム設計者によって使用されてきた。これらの既存設計
は、混合供給電圧システム内に使用する場合には若干の
欠点を有している。先ず、図１を参照してこれらの欠点
について説明しておく。図１は普通のＣＭＯＳドライバ
回路を使用しているデバイス１０が、別のＣＭＯＳドラ
イバ回路を使用しているデバイス１２に結合されている
様を示している。デバイス１０は第１の電源電圧ＶDD1
（例えば、3.3 Ｖ）に結合され、デバイス１２は第２の
電源電圧ＶDD2 （例えば、５Ｖ）に結合されている。２
つのデバイスは、信号ライン１４を通して結合されてい
る。各デバイス１０、１２のＣＭＯＳドライバ回路は、
プルアップＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯ
ＳトランジスタＮ１、Ｎ２を含んでいる。２つのトラン
ジスタ対のソース及びドレインは、出力ライン１４を介
して結合されている。各トランジスタにまたがって図示
されているダイオードＤ１−Ｄ４は、デバイスサブスト
レート内の、またはデバイスサブストレートの面内に十
分に拡散された、ダイオードとして機能することができ
るＮ／Ｐ接合を表している。例えば、ダイオードＤ１及
びＤ３は、ＰＭＯＳトランジスタＰ１／Ｐ２のＰ＋ドレ
イン端子と、これらのトランジスタのＮウェルとの間の
サブストレート内に形成されるダイオードである。
【００１２】もし高い電源電圧ＶDD2 を有しているデバ
イス１２によって出力ライン１４がＶDD1 より十分に高
く駆動されればダイオードＤ１は順方向にバイアスさ
れ、望ましくない漏洩電流がライン１４から、ＰＭＯＳ
トランジスタＰ１の高抵抗Ｎウェルを通ってソース（Ｖ
DD1 ）へ流れる。別の漏洩電流が、トランジスタＰ１の
ドレイン（ノード１４）からトランジスタＰ１のソース
（ＶDD1 ）へ流れる（何故ならば、動作不能状態にある
トランジスタＰ１のゲート電圧はＶDD1 であり、ソース
電圧はＶDD1 ＋しきい値電圧よりも高いＶDD2 だからで
ある）。ダイオードＤ１は寄生ＰＮＰトランジスタのベ
ース・エミッタ接合をも形成しており、公知のようにこ
の寄生ＰＮＰトランジスタそのものは、普通のＣＭＯＳ
構造に固有のＰＮＰＮ半導体制御整流器（ＳＣＲ）内に
組み込まれている。漏洩電流がＤ１を通って流れる場合
には、寄生ＰＮＰトランジスタが十分にターンオンし、
ラッチアップをもたらす。以上説明したように、ＣＭＯ
Ｓだけのドライバ回路は、供給電圧に１Ｖ以上の差があ
るような混合供給電圧システム（例えば、ＴＴＬ／ＬＶ
ＴＴＬシステム）においては望ましくない。
イス１２によって出力ライン１４がＶDD1 より十分に高
く駆動されればダイオードＤ１は順方向にバイアスさ
れ、望ましくない漏洩電流がライン１４から、ＰＭＯＳ
トランジスタＰ１の高抵抗Ｎウェルを通ってソース（Ｖ
DD1 ）へ流れる。別の漏洩電流が、トランジスタＰ１の
ドレイン（ノード１４）からトランジスタＰ１のソース
（ＶDD1 ）へ流れる（何故ならば、動作不能状態にある
トランジスタＰ１のゲート電圧はＶDD1 であり、ソース
電圧はＶDD1 ＋しきい値電圧よりも高いＶDD2 だからで
ある）。ダイオードＤ１は寄生ＰＮＰトランジスタのベ
ース・エミッタ接合をも形成しており、公知のようにこ
の寄生ＰＮＰトランジスタそのものは、普通のＣＭＯＳ
構造に固有のＰＮＰＮ半導体制御整流器（ＳＣＲ）内に
組み込まれている。漏洩電流がＤ１を通って流れる場合
には、寄生ＰＮＰトランジスタが十分にターンオンし、
ラッチアップをもたらす。以上説明したように、ＣＭＯ
Ｓだけのドライバ回路は、供給電圧に１Ｖ以上の差があ
るような混合供給電圧システム（例えば、ＴＴＬ／ＬＶ
ＴＴＬシステム）においては望ましくない。
【００１３】図２に、普通のＮＭＯＳドライバ回路１６
を示す。この回路は、２つのＮＭＯＳトランジスタＮ
３、Ｎ４からなっており、ＮＭＯＳトランジスタＮ３が
ソースフォロアモードで動作するように接続されてい
る。このドライバ回路構成は、過電圧によるラッチアッ
プ及び漏洩電流は発生しにくいが、混合電圧システムに
おいてデバイスが論理高レベルに到達する能力は制約さ
れる。プルアップトランジスタＮ３はソースフォロアモ
ードで動作しなければならないから、ドライバ段の電圧
利得は１である。更に、負荷電流が流れていなくても、
トランジスタＮ３のしきい値電圧ＶT に等しい電圧がト
ランジスタＮ３のゲートとソースとの間で失われる。い
わゆる「ボディー効果」（ソース電圧がサブストレート
のＰバルクノードに対して増加する場合）の下でしきい
値電圧ＶT が上昇する傾向があると、出力信号レベル容
量はさらに低下する。少なくともこれらの理由から、図
２に示すようなＮＭＯＳだけのドライバ回路は混合電源
システムにおいては望ましいものではない。
を示す。この回路は、２つのＮＭＯＳトランジスタＮ
３、Ｎ４からなっており、ＮＭＯＳトランジスタＮ３が
ソースフォロアモードで動作するように接続されてい
る。このドライバ回路構成は、過電圧によるラッチアッ
プ及び漏洩電流は発生しにくいが、混合電圧システムに
おいてデバイスが論理高レベルに到達する能力は制約さ
れる。プルアップトランジスタＮ３はソースフォロアモ
ードで動作しなければならないから、ドライバ段の電圧
利得は１である。更に、負荷電流が流れていなくても、
トランジスタＮ３のしきい値電圧ＶT に等しい電圧がト
ランジスタＮ３のゲートとソースとの間で失われる。い
わゆる「ボディー効果」（ソース電圧がサブストレート
のＰバルクノードに対して増加する場合）の下でしきい
値電圧ＶT が上昇する傾向があると、出力信号レベル容
量はさらに低下する。少なくともこれらの理由から、図
２に示すようなＮＭＯＳだけのドライバ回路は混合電源
システムにおいては望ましいものではない。
【００１４】プルアップトランジスタのゲートからソー
スまでのしきい値電圧損を補償するために、図３に示す
回路２０のようなブートストラップ回路が使用されてき
た。要約すれば、ブートストラップ回路２０は、出力プ
ルアップトランジスタＮ９のゲート電圧をＶDDより高い
電圧レベルまでブーストし、ゲートからソースまでのし
きい値電圧分が失われても出力ノードの電位をＶDDにす
る。ゲート電圧をブーストすることによって、しきい値
電圧が低下できるようになった後でも所与の負荷に対し
てソース（即ち、出力）電圧は高めに駆動され得る。ノ
ード２４の動作をブーストすることによって出力論理高
レベルは改善されるが、有限の遅延がもたらされるため
に、コンデンサ３６の下側（図において）電極（ノード
２８）はほぼ接地に保持されているのに、ノード２４が
コンデンサ３６の上側電極をＶDDまで充電し得る。コン
デンサ３６が十分に充電された後に限ってノード３０は
低下することができ、ノード２８を解放してノード２４
をＶDDより十分に高くブーストさせる。更に、コンデン
サ３６が充電されている間、十分な電流がトランジスタ
Ｎ７−Ｎ１０を通って流れる。事態を最悪にするのは、
コンデンサが充電されている間にＮ７及びＮ９が飽和
し、サブストレート及びゲート酸化物内への大きい電荷
注入の潜在的な原因になることである。全てが一時にス
イッチングする多数の出力を有するデバイスにおいて
は、これらの電流が目標仕様に対して極端に大きくなり
得るか、または回路に障害さえ与えかねない。従って、
これらの「ブースティング」回路は、多くの混合供給電
圧システムに使用するには理想的ではない。
スまでのしきい値電圧損を補償するために、図３に示す
回路２０のようなブートストラップ回路が使用されてき
た。要約すれば、ブートストラップ回路２０は、出力プ
ルアップトランジスタＮ９のゲート電圧をＶDDより高い
電圧レベルまでブーストし、ゲートからソースまでのし
きい値電圧分が失われても出力ノードの電位をＶDDにす
る。ゲート電圧をブーストすることによって、しきい値
電圧が低下できるようになった後でも所与の負荷に対し
てソース（即ち、出力）電圧は高めに駆動され得る。ノ
ード２４の動作をブーストすることによって出力論理高
レベルは改善されるが、有限の遅延がもたらされるため
に、コンデンサ３６の下側（図において）電極（ノード
２８）はほぼ接地に保持されているのに、ノード２４が
コンデンサ３６の上側電極をＶDDまで充電し得る。コン
デンサ３６が十分に充電された後に限ってノード３０は
低下することができ、ノード２８を解放してノード２４
をＶDDより十分に高くブーストさせる。更に、コンデン
サ３６が充電されている間、十分な電流がトランジスタ
Ｎ７−Ｎ１０を通って流れる。事態を最悪にするのは、
コンデンサが充電されている間にＮ７及びＮ９が飽和
し、サブストレート及びゲート酸化物内への大きい電荷
注入の潜在的な原因になることである。全てが一時にス
イッチングする多数の出力を有するデバイスにおいて
は、これらの電流が目標仕様に対して極端に大きくなり
得るか、または回路に障害さえ与えかねない。従って、
これらの「ブースティング」回路は、多くの混合供給電
圧システムに使用するには理想的ではない。
【００１５】電流の引き出し及び関連電荷注入を実質的
に減少させながら性能を改善するために、設計者は別の
電圧発生器、即ち「過電圧」発生器を使用することに頼
ってきた。これらの過電圧発生器の出力は、ブートスト
ラップコンデンサを充電することを必要とせずに、一時
に全ての出力ＮＭＯＳプルアップトランジスタのゲート
上にスイッチされる。代わりに、過電圧は典型的に、当
分野においては公知の容量性ポンピング回路から生成さ
れる。不幸にも、これらの過電圧発生器は、出力過電圧
に等しいか、またはそれより高い如何なる電圧へも直流
電流経路を有していないために、本質的にかなり高い出
力インピーダンスを有している。従ってこれらの過電圧
発生器は、極めて限られた電流駆動能力しか有していな
い。それ故、過電圧は、ＮＭＯＳプルアップトランジス
タのゲートが例えばＶDD−ＶT からブーストされた電圧
までスイッチすることによって発生するリアクティブ負
荷電流によって引き下げられる。過電圧発生器を使用す
る従来のシステムは、ブーストされた電圧をプルアップ
トランジスタのゲートへ効率的に結合することにも失敗
していた。そのため、これらの従来デバイスは、過電圧
発生器及びローカルポンプ回路からより多くの電流を引
き出し、また貴重なサブストレート面積の比較的大きい
部分を占めていた。
に減少させながら性能を改善するために、設計者は別の
電圧発生器、即ち「過電圧」発生器を使用することに頼
ってきた。これらの過電圧発生器の出力は、ブートスト
ラップコンデンサを充電することを必要とせずに、一時
に全ての出力ＮＭＯＳプルアップトランジスタのゲート
上にスイッチされる。代わりに、過電圧は典型的に、当
分野においては公知の容量性ポンピング回路から生成さ
れる。不幸にも、これらの過電圧発生器は、出力過電圧
に等しいか、またはそれより高い如何なる電圧へも直流
電流経路を有していないために、本質的にかなり高い出
力インピーダンスを有している。従ってこれらの過電圧
発生器は、極めて限られた電流駆動能力しか有していな
い。それ故、過電圧は、ＮＭＯＳプルアップトランジス
タのゲートが例えばＶDD−ＶT からブーストされた電圧
までスイッチすることによって発生するリアクティブ負
荷電流によって引き下げられる。過電圧発生器を使用す
る従来のシステムは、ブーストされた電圧をプルアップ
トランジスタのゲートへ効率的に結合することにも失敗
していた。そのため、これらの従来デバイスは、過電圧
発生器及びローカルポンプ回路からより多くの電流を引
き出し、また貴重なサブストレート面積の比較的大きい
部分を占めていた。
【００１６】本発明による出力ドライバ回路は、図４を
参照して以下に説明する特色を使用することによって、
これらの、及び他の欠陥を解消する。本発明の一つの特
定実施例による出力ドライバ回路３８は、ＮＭＯＳプル
アップドライバトランジスタＮ１１のゲート上へスイッ
チされる過電圧（ＶPP）を使用する。この過電圧は、ス
イッチング回路４０の制御の下にゲート上へスイッチさ
れる。出力ドライバ回路３８の動作に関して、先ずスイ
ッチング回路４０によって供給される過電圧スイッチン
グから説明することにする。出力ドライバ３８は、例え
ば、メモリデバイスの出力のようなデータを輸送するラ
インであることができる信号ラインＩＮ上の信号の移行
に応答する。各出力ラインを受け入れるために、複数の
これらの出力ドライバを１つのメモリチップ上に配置す
ることができる。出力ドライバのスイッチング回路４０
は、以下のようにして入力ラインＩＮ上の移行に応答す
る。ラインＩＮ上の低から高への移行はノード５４を低
へ変化させ、ＮＭＯＳプルダウントランジスタＮ１３を
ターンオフさせる。ノード５２が上昇するので、ＮＭＯ
ＳトランジスタＮ１６はターンオフし、またノード４８
が低に変化してＮＭＯＳトランジスタＮ１７のソースを
接地する。従ってＮ１７がターンオンし、ノード４６を
接地へ引き下げてＰＭＯＳトランジスタＰ５をターンオ
ンさせ、ノード４４をＶPPまで引き上げるので、トラン
ジスタＰ６がターンオフし、ＰＭＯＳトランジスタＰ７
がターンオンしてＮＭＯＳドライバプルアップトランジ
スタＮ１１のゲート（ノード５０）が過電圧ＶPPに接続
される。ＰＭＯＳトランジスタＰ７がターンオンするま
では、ノード５０は、ＮＭＯＳパストランジスタＮ１５
が導通していることによって、ＶDDに等しいか、または
それ以上に充電されている。これは、本発明の実施例で
は、ＮＭＯＳトランジスタＮ１８−Ｎ２０を使用して達
成している。
参照して以下に説明する特色を使用することによって、
これらの、及び他の欠陥を解消する。本発明の一つの特
定実施例による出力ドライバ回路３８は、ＮＭＯＳプル
アップドライバトランジスタＮ１１のゲート上へスイッ
チされる過電圧（ＶPP）を使用する。この過電圧は、ス
イッチング回路４０の制御の下にゲート上へスイッチさ
れる。出力ドライバ回路３８の動作に関して、先ずスイ
ッチング回路４０によって供給される過電圧スイッチン
グから説明することにする。出力ドライバ３８は、例え
ば、メモリデバイスの出力のようなデータを輸送するラ
インであることができる信号ラインＩＮ上の信号の移行
に応答する。各出力ラインを受け入れるために、複数の
これらの出力ドライバを１つのメモリチップ上に配置す
ることができる。出力ドライバのスイッチング回路４０
は、以下のようにして入力ラインＩＮ上の移行に応答す
る。ラインＩＮ上の低から高への移行はノード５４を低
へ変化させ、ＮＭＯＳプルダウントランジスタＮ１３を
ターンオフさせる。ノード５２が上昇するので、ＮＭＯ
ＳトランジスタＮ１６はターンオフし、またノード４８
が低に変化してＮＭＯＳトランジスタＮ１７のソースを
接地する。従ってＮ１７がターンオンし、ノード４６を
接地へ引き下げてＰＭＯＳトランジスタＰ５をターンオ
ンさせ、ノード４４をＶPPまで引き上げるので、トラン
ジスタＰ６がターンオフし、ＰＭＯＳトランジスタＰ７
がターンオンしてＮＭＯＳドライバプルアップトランジ
スタＮ１１のゲート（ノード５０）が過電圧ＶPPに接続
される。ＰＭＯＳトランジスタＰ７がターンオンするま
では、ノード５０は、ＮＭＯＳパストランジスタＮ１５
が導通していることによって、ＶDDに等しいか、または
それ以上に充電されている。これは、本発明の実施例で
は、ＮＭＯＳトランジスタＮ１８−Ｎ２０を使用して達
成している。
【００１７】トランジスタＮ１５のゲートは、ノード５
２の低から高への移行に応答して瞬間的にＶDDより高く
自己ブーストし、ノード５０をＶDD−ＶT からＶDDへ上
昇させる。これは、過電圧ＶPPによってゲートされてい
るトランジスタＮ２０を使用することによって達成され
る。ノード５６はＮＭＯＳトランジスタＮ２０が呈する
抵抗を通してＶDDまで戻される。ＮＭＯＳトランジスタ
Ｎ２０そのものは過電圧ＶPPによってゲートされ、全Ｖ
DDをＮ２０を通して復元する。従来の過電圧発生器で
は、過電圧がＮＭＯＳプルアップトランジスタのゲート
上へスイッチされた時、過電圧と、ゲート（典型的には
ＶDDより低く、例えばＶ DD−ＶT に等しいか、またはそ
れ以下である）との間に電荷の共有が発生する。これ
が、図５の（Ａ）に示すように、ＶPPを僅かに低下させ
るようになる。
２の低から高への移行に応答して瞬間的にＶDDより高く
自己ブーストし、ノード５０をＶDD−ＶT からＶDDへ上
昇させる。これは、過電圧ＶPPによってゲートされてい
るトランジスタＮ２０を使用することによって達成され
る。ノード５６はＮＭＯＳトランジスタＮ２０が呈する
抵抗を通してＶDDまで戻される。ＮＭＯＳトランジスタ
Ｎ２０そのものは過電圧ＶPPによってゲートされ、全Ｖ
DDをＮ２０を通して復元する。従来の過電圧発生器で
は、過電圧がＮＭＯＳプルアップトランジスタのゲート
上へスイッチされた時、過電圧と、ゲート（典型的には
ＶDDより低く、例えばＶ DD−ＶT に等しいか、またはそ
れ以下である）との間に電荷の共有が発生する。これ
が、図５の（Ａ）に示すように、ＶPPを僅かに低下させ
るようになる。
【００１８】本発明の実施例では入力信号ＩＮが元の低
へスイッチするとノード５２が低になり、Ｎ１５を通し
てノード５０を引き下げる。一方、Ｎ１６がターンオン
してノード４４を引き下げ、またノード４８は高にされ
る。この動作は、ノード５０の低への移行がＶPPから付
加的な電荷を引き出す前に、できる限り速くＰＭＯＳト
ランジスタＰ７をターンオフさせることを意図している
のである。実際には、この付加的な電荷転送は完全に回
避されることはなく、ＶPPはさらに劣化するようにな
る。従来デバイスはこの劣化を補償してはいなかった。
もし動作周波数が十分に低ければ（数十または数百ｎ
ｓ）ＶPP発生器は、ＶPPが再びＮＭＯＳプルアップトラ
ンジスタのゲートに結合される前に、ＶPPをその元の電
圧レベルまで回復させる。しかしもし動作周波数が高け
れば（例えば、 25 ｎｓより短ければ）完全に回復され
ることはなく、ＶPP発生器の平均駆動電流がＶPPから発
する平均負荷電流に完全に一致した時に得られる平衡電
圧にプルアップトランジスタのゲートが到達するまで、
ラインＩＮの低から高へ、及び高から低への移行毎にＶ
PPは段階的に低下して行く。図５の（Ａ）は、約 20 ｎ
ｓのサイクル時間でＶPPをシミュレートしたものであ
り、ＶPPがその元のレベルより低い平衡レベルまで徐々
に低下して行くことを示している。従来の過電圧発生器
はこの低下を補償しない。
へスイッチするとノード５２が低になり、Ｎ１５を通し
てノード５０を引き下げる。一方、Ｎ１６がターンオン
してノード４４を引き下げ、またノード４８は高にされ
る。この動作は、ノード５０の低への移行がＶPPから付
加的な電荷を引き出す前に、できる限り速くＰＭＯＳト
ランジスタＰ７をターンオフさせることを意図している
のである。実際には、この付加的な電荷転送は完全に回
避されることはなく、ＶPPはさらに劣化するようにな
る。従来デバイスはこの劣化を補償してはいなかった。
もし動作周波数が十分に低ければ（数十または数百ｎ
ｓ）ＶPP発生器は、ＶPPが再びＮＭＯＳプルアップトラ
ンジスタのゲートに結合される前に、ＶPPをその元の電
圧レベルまで回復させる。しかしもし動作周波数が高け
れば（例えば、 25 ｎｓより短ければ）完全に回復され
ることはなく、ＶPP発生器の平均駆動電流がＶPPから発
する平均負荷電流に完全に一致した時に得られる平衡電
圧にプルアップトランジスタのゲートが到達するまで、
ラインＩＮの低から高へ、及び高から低への移行毎にＶ
PPは段階的に低下して行く。図５の（Ａ）は、約 20 ｎ
ｓのサイクル時間でＶPPをシミュレートしたものであ
り、ＶPPがその元のレベルより低い平衡レベルまで徐々
に低下して行くことを示している。従来の過電圧発生器
はこの低下を補償しない。
【００１９】既存システムのこれらの、及び他の欠陥
は、本発明の復元回路４１を使用することによって解消
される。ＶPP復元回路４１は、図４に示すように各出力
ドライバ回路３８及び各スイッチング回路４０に付加さ
れる。復元回路４１は、信号ＩＮの低から高へ、及び高
から低への両方の移行に対して過電圧ＶPPを回復するよ
うに動作するので、ＶPPポンプ及びコンデンサＮ２６及
びＮ２７を小さくすることができる。更に、復元回路４
１はドライバ回路へのデータの変化（信号ＩＮ）と同一
の周波数でポンプするので、データ転送速度には関係な
く、ＶPPを累積的な低下に対して比較的不感にすること
ができる。各ドライバ回路内にこのローカル復元回路４
１を含ませたことによって、チップ上に含まれるドライ
バ回路の数には無関係に、ＶPPは累積的な低下に対して
比較的不感になる。
は、本発明の復元回路４１を使用することによって解消
される。ＶPP復元回路４１は、図４に示すように各出力
ドライバ回路３８及び各スイッチング回路４０に付加さ
れる。復元回路４１は、信号ＩＮの低から高へ、及び高
から低への両方の移行に対して過電圧ＶPPを回復するよ
うに動作するので、ＶPPポンプ及びコンデンサＮ２６及
びＮ２７を小さくすることができる。更に、復元回路４
１はドライバ回路へのデータの変化（信号ＩＮ）と同一
の周波数でポンプするので、データ転送速度には関係な
く、ＶPPを累積的な低下に対して比較的不感にすること
ができる。各ドライバ回路内にこのローカル復元回路４
１を含ませたことによって、チップ上に含まれるドライ
バ回路の数には無関係に、ＶPPは累積的な低下に対して
比較的不感になる。
【００２０】信号ラインＩＮが低であると、ノード５２
は低になり、そしてノード５４は高になる。この時点に
は、ノード６２はある高レベル、即ち低インピーダンス
電源からの供給電圧（ここでは、ＶDD）まで予備充電さ
れる。ここでは、この電圧をＶDDであるとしているが、
これに制限されるものではない。この電圧は、ＶDDであ
っても、またはＶDDよりも高い出力電圧を有する他の電
圧電源（チップ上またはチップ外の何れかに配置されて
いる）の出力であっても差し支えない。事実、外部電圧
信号をＶPP（主過電圧発生器の出力）に結合することが
できる。この場合には、再び、ＶDDが使用される。従っ
てＮＭＯＳコンデンサＮ２６は、それにまたがる電圧Ｖ
DD−ＶTで予備充電される。ラインＩＮが高にスイッチ
するとノード５２は高にスイッチし、ノード６２はＶDD
−ＶT＋ＶDD＝２ＶDD−ＶTにブーストされ始める。ノー
ド６２がＶDD＋ＶTに到達すると、正電流がノード６２
からＶPPへ流れてＶPPを上昇させ、上述したようにＰＭ
ＯＳトランジスタＰ７がターンオンすることに起因する
電荷損失を復元する。これらのイベントと同時にノード
５４が低に引き下げられる。これはノード６４を接地に
結合するが、ノード６４は順方向ダイオード構成のＭＯ
ＳＦＥＴ N２５を通して直ちにＶDD−ＶTに復元され
る。ノード６４の低への結合によるＶPPへの影響は、逆
方向ダイオード構成のＭＯＳＦＥＴ Ｎ２４のブロッキ
ング動作によって防がれる。
は低になり、そしてノード５４は高になる。この時点に
は、ノード６２はある高レベル、即ち低インピーダンス
電源からの供給電圧（ここでは、ＶDD）まで予備充電さ
れる。ここでは、この電圧をＶDDであるとしているが、
これに制限されるものではない。この電圧は、ＶDDであ
っても、またはＶDDよりも高い出力電圧を有する他の電
圧電源（チップ上またはチップ外の何れかに配置されて
いる）の出力であっても差し支えない。事実、外部電圧
信号をＶPP（主過電圧発生器の出力）に結合することが
できる。この場合には、再び、ＶDDが使用される。従っ
てＮＭＯＳコンデンサＮ２６は、それにまたがる電圧Ｖ
DD−ＶTで予備充電される。ラインＩＮが高にスイッチ
するとノード５２は高にスイッチし、ノード６２はＶDD
−ＶT＋ＶDD＝２ＶDD−ＶTにブーストされ始める。ノー
ド６２がＶDD＋ＶTに到達すると、正電流がノード６２
からＶPPへ流れてＶPPを上昇させ、上述したようにＰＭ
ＯＳトランジスタＰ７がターンオンすることに起因する
電荷損失を復元する。これらのイベントと同時にノード
５４が低に引き下げられる。これはノード６４を接地に
結合するが、ノード６４は順方向ダイオード構成のＭＯ
ＳＦＥＴ N２５を通して直ちにＶDD−ＶTに復元され
る。ノード６４の低への結合によるＶPPへの影響は、逆
方向ダイオード構成のＭＯＳＦＥＴ Ｎ２４のブロッキ
ング動作によって防がれる。
【００２１】ラインＩＮが元の低へスイッチすると、ノ
ード５２は低になり、ノード６２を接地に向かわせる。
ノード６２は順方向ダイオード構成のＭＯＳＦＥＴ Ｎ
２２を通して直ちにＶDD−ＶT に復元され、また逆方向
ダイオード構成のＭＯＳＦＥＴ Ｎ２３は、ノード６２
が負（低）へ移行してＶPPへ影響を与えるのを阻止す
る。一方、ノード５４は高になってノード６４を２ＶDD
−ＶT へブーストさせ始める。ノード６４がＶDD＋ＶT
に到達すると、順方向ダイオード構成のＭＯＳＦＥＴ
Ｎ２４が正電流をＶPPへ供給してＶPPを上昇させ、先行
サイクル中にトランジスタＰ７がターンオンした時に失
われた電荷を付加的に復元する。この付加的な復元動作
が発生している間に、上述したようにＰＭＯＳトランジ
スタＰ７がターンオフする。
ード５２は低になり、ノード６２を接地に向かわせる。
ノード６２は順方向ダイオード構成のＭＯＳＦＥＴ Ｎ
２２を通して直ちにＶDD−ＶT に復元され、また逆方向
ダイオード構成のＭＯＳＦＥＴ Ｎ２３は、ノード６２
が負（低）へ移行してＶPPへ影響を与えるのを阻止す
る。一方、ノード５４は高になってノード６４を２ＶDD
−ＶT へブーストさせ始める。ノード６４がＶDD＋ＶT
に到達すると、順方向ダイオード構成のＭＯＳＦＥＴ
Ｎ２４が正電流をＶPPへ供給してＶPPを上昇させ、先行
サイクル中にトランジスタＰ７がターンオンした時に失
われた電荷を付加的に復元する。この付加的な復元動作
が発生している間に、上述したようにＰＭＯＳトランジ
スタＰ７がターンオフする。
【００２２】復元回路４１及び出力ドライバ３８の動作
は、ラインＩＮ上の低から高への（及び、次の高から低
への）各移行毎に繰り返される。その結果、従来技術の
回路では避けられなかった過電圧の衰退を回避する小型
で効率的な回路が得られる。図５は、本発明の回路を使
用した出力ドライバの試験結果（図５の（Ａ））と、本
発明を使用しない出力ドライバの試験結果（図５の
（Ｂ））とを重ねて示している。新しい復元回路４１の
動作によって、過電圧ノードＶPPのレスポンスが大幅に
改善されている。当業者ならば、上述した本発明の実施
例以外に、ＶPPの復元を得る他の多くの方法を考案でき
よう。更に、回路は、低レベルにおいて活動（アクティ
ブロウ）または高レベルにおいて活動（アクティブハ
イ）で機能させることができる。また回路は、正及び／
または負エッジでトリガすることもできる。従って、以
上の説明は例示に過ぎず、本発明の範囲を制限するもの
ではない。
は、ラインＩＮ上の低から高への（及び、次の高から低
への）各移行毎に繰り返される。その結果、従来技術の
回路では避けられなかった過電圧の衰退を回避する小型
で効率的な回路が得られる。図５は、本発明の回路を使
用した出力ドライバの試験結果（図５の（Ａ））と、本
発明を使用しない出力ドライバの試験結果（図５の
（Ｂ））とを重ねて示している。新しい復元回路４１の
動作によって、過電圧ノードＶPPのレスポンスが大幅に
改善されている。当業者ならば、上述した本発明の実施
例以外に、ＶPPの復元を得る他の多くの方法を考案でき
よう。更に、回路は、低レベルにおいて活動（アクティ
ブロウ）または高レベルにおいて活動（アクティブハ
イ）で機能させることができる。また回路は、正及び／
または負エッジでトリガすることもできる。従って、以
上の説明は例示に過ぎず、本発明の範囲を制限するもの
ではない。
【図１】従来のＣＭＯＳ出力ドライバ回路の回路図であ
る。
る。
【図２】従来のＮＭＯＳ出力ドライバ回路の回路図であ
る。
る。
【図３】ＮＭＯＳ出力ドライバ回路のための従来のブー
スタ回路の回路図である。
スタ回路の回路図である。
【図４】本発明の実施例を使用したＮＭＯＳドライバ回
路の回路図である。
路の回路図である。
【図５】従来の回路及び図４の回路のオーバドライブ電
圧を時間の関数として比較したタイミング図である。
圧を時間の関数として比較したタイミング図である。
１０、１２ ＣＭＯＳドライバを有するデバイス
１６ ＮＭＯＳドライバ回路
２０ ブートストラップ回路
３６ コンデンサ
３８ 出力ドライバ回路
４０ スイッチング回路
４１ 復元回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−233015（ＪＰ，Ａ)
米国特許5241502（ＵＳ，Ａ)
米国特許5399920（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
H03K 19/00
Claims (10)
- 【請求項１】 混合電圧システムのための出力ドライバ
であって、 入力信号を第１の電圧で受ける入力ラインと、ＮＭＯＳプルアップ及びプルダウントランジスタを含む
出力ステージ、 上記入力ラインと上記プルアップトランジスタとの間に
結合され、上記第１の電圧よりも高い第２の電圧を有す
る出力信号を上記ＮＭＯＳプルアップトランジスタのノ
ードにスイッチする過電圧発生器であって、過電圧電源
と接続された上記過電圧発生器と、 上記過電圧発生器と上記出力段とに結合され、上記入力
信号の移行毎に上記第２の電圧を回復する復元回路であ
って、上記過電圧電源と低電圧電源とに接続された上記
復元回路と、を備え、上記復元回路が、上記ＮＭＯＳプルアップ及びプルダウ
ントランジスタの上記入力信号の低から高又は高から低
への遷移に応答して、上記復元回路が正電流を上記過電
圧電源に供給する ことを特徴とする出力ドライバ。 - 【請求項２】 上記過電圧発生器は、 上記入力ラインと上記出力段の上記ノードとの間に結合
され、上記入力信号が低から高へ移行すると上記ノード
に上記第１の電圧を印加するように動作するスイッチを
含んでいる請求項１に記載の出力ドライバ。 - 【請求項３】 上記過電圧発生器は、 上記過電圧電源と上記ＮＭＯＳプルアップトランジスタ
との間に結合され、上記スイッチが上記ノードに上記第
１の電圧を印加した後に、上記ノードに上記第２の電圧
を印加する手段を含む請求項２に記載の出力ドライバ。 - 【請求項４】 混合電源電圧システムにおいて信号を出
力する方法であって、 過電圧発生器及びスイッチングデバイスに結合されてい
る第１のノード及び第２のノードの中の上記第１のノー
ドにおいて入力信号を第１の電圧レベルで受ける段階
と、 上記第２ノードに上記第１の電圧レベル、またはそれよ
り高いレベルを印加させるように上記スイッチングデバ
イスを動作させる段階と、 上記第２のノードを上記第１の電圧レベルよりも高い第
２の電圧レベルに上昇させるように上記過電圧発生器を
動作させる段階と、 上記過電圧発生器を動作させる上記段階と実質的に同時
に、上記第２の電圧レベルを供給する第１又は第２の電
圧源をブーストする段階と、を備え、 上記ブーストする段階が、上記入力信号の低から高への
遷移の際に、上記第１の電圧源をブーストし且つ同時に
上記第２の電圧源の充電を開始し、上記入力信号の高か
ら低への遷移の際に、上記第２の電圧源をブーストし且
つ同時に上記第１の電圧源の充電を開始する段階を備え
ていることを特徴とする方法。 - 【請求項５】 上記入力信号の移行毎に、上記電圧源を
ブーストする上記段階を繰り返す段階を更に備えている
請求項４に記載の方法。 - 【請求項６】 上記第２のノードは、ＮＭＯＳプルアッ
プトランジスタのゲートに結合されている請求項４に記
載の方法。 - 【請求項７】 第１の供給電圧、及び出力ライン上にデ
ータを第２の供給電圧で出力する出力ドライバ回路を有
するメモリデバイスにおいて、上記ドライバ回路が、 入力データラインに結合され入力データを上記第１の供
給電圧レベルで受けるソース、上記入力データが受信さ
れた時に実質的に上記第１の電圧レベルを印加される第
１のノードに結合されているドレイン、及び上記ソース
上の低から高への移行に応答して一時的に上記第１の供
給電圧よりも高い電圧レベルを印加されるゲートを有す
るトランジスタと、 上記第２の供給電圧と上記第１のノードとの間に結合さ
れ、上記第１のノードに実質的に上記第１の電圧レベル
が印加された後に、上記第１のノードに上記第２の電圧
レベルを印加する過電圧発生器と、 上記第１の供給電圧と上記第２の供給電圧との間に結合
され、上記入力データの各移行時に上記第２の供給電圧
を回復する復元回路とを備え、 上記復元回路が、第１及び第２のコンデンサを有し、こ
れらのコンデンサの一方の端子が過電圧発生器に接続さ
れており、上記入力信号の低から高への遷移の際に、電
流が上記第１のコンデンサから引き出され且つ上記第２
のコンデンサの充電が開始され、上記入力信号の高から
低への遷移の際に、電流が上記第２のコンデンサから引
き出され且つ上記第１のコンデンサの充電が開始される
ことを特徴とするメモリデバイス。 - 【請求項８】 上記第１の供給電圧と上記トランジスタ
の上記ゲートとの間に結合されている抵抗性スイッチを
更に備え、 上記ゲートは、上記第１のノードに上記第１の電圧レベ
ルが印加された後に、上記第１の電圧レベルに戻される
請求項７に記載のメモリデバイス。 - 【請求項９】 上記第１のノードに結合されているゲー
トを有するＮＭＯＳプルアップトランジスタを更に備え
ている請求項７に記載のメモリデバイス。 - 【請求項１０】 第１の供給電圧、及び出力ライン上に
データを第２の供給電圧で出力する出力ドライバ回路を
有するメモリデバイスにおいて、上記ドライバ回路が、 入力データラインに結合され入力データを上記第１の供
給電圧レベルで受けるソース、上記入力データが受信さ
れた時に実質的に上記第１の電圧レベルを印加される第
１のノードに結合されているドレイン、及び上記ソース
上の低から高への移行に応答して一時的に上記第１の供
給電圧よりも高い電圧レベルを印加されるゲートを有す
るトランジスタと、 上記第１の供給電圧と上記トランジスタの上記ゲートと
の間に結合されている抵抗性スイッチと、を備え、上記
ドライバ回路が、 上記トランジスタの上記ゲートは、上記第１のノードに
上記第１の電圧レベルが印加された後に、上記第１の電
圧レベルに戻され、 上記第２の供給電圧と上記第１のノードとの間に結合さ
れ、上記第１のノードに実質的に上記第１の電圧レベル
が印加された後に、上記第１のノードに上記第２の電圧
レベルを印加する過電圧発生器と、 上記第１の供給電圧と上記第２の供給電圧との間に結合
され、上記入力データの各移行時に上記第２の供給電圧
を回復する復元回路とを更に備え、 上記復元回路が、第１及び第２のコンデンサを有し、こ
れらのコンデンサの一方の端子が過電圧発生器に接続さ
れており、上記入力信号の低から高への遷移の際に、電
流が上記第１のコンデンサから引き出され且つ上記第２
のコンデンサの充電が開始され、上記入力信号の高から
低への遷移の際に、電流が上記第２のコンデンサから引
き出され且つ上記第１のコンデンサの充電が開始される
ことを特徴とするメモリデバイス。
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