JPH0217967B2 - - Google Patents
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- JPH0217967B2 JPH0217967B2 JP60188757A JP18875785A JPH0217967B2 JP H0217967 B2 JPH0217967 B2 JP H0217967B2 JP 60188757 A JP60188757 A JP 60188757A JP 18875785 A JP18875785 A JP 18875785A JP H0217967 B2 JPH0217967 B2 JP H0217967B2
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- JP
- Japan
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- capacitor
- transistor
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- node
- power supply
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- 239000003990 capacitor Substances 0.000 claims description 28
- 238000007599 discharging Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 235000020095 red wine Nutrition 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、より詳しくは
CMOS VLSIダイナミツクメモリ装置に用いら
れる型のクロツクジエネレータ回路に関する。
CMOS VLSIダイナミツクメモリ装置に用いら
れる型のクロツクジエネレータ回路に関する。
ダイナミツク読み出し／書き込み型の半導体メ
モリ装置は多数の内部クロツクを用い、それらは
大きな容量性負荷を駆動しなければならない。こ
の目的のために用いられるクロツクジエネレータ
回路は装置の速度と電力損を決定する上で重要な
要素である。大きさが64KビツトのNMOSダイ
ナミツクRAMがMcAlexander、whiteおよび
Raoに発行された米国特許第4239993号に例示さ
れており、またそのような装置に用いられるクロ
ツクジエネレータがHongおよびRedwineに発行
された米国特許第4239992号に例示されていて、
いずれの特許もTexas Instrumentsに譲渡されて
いる。
モリ装置は多数の内部クロツクを用い、それらは
大きな容量性負荷を駆動しなければならない。こ
の目的のために用いられるクロツクジエネレータ
回路は装置の速度と電力損を決定する上で重要な
要素である。大きさが64KビツトのNMOSダイ
ナミツクRAMがMcAlexander、whiteおよび
Raoに発行された米国特許第4239993号に例示さ
れており、またそのような装置に用いられるクロ
ツクジエネレータがHongおよびRedwineに発行
された米国特許第4239992号に例示されていて、
いずれの特許もTexas Instrumentsに譲渡されて
いる。
CMOS技術において同様なダイナミツクRAM
をより高いビツト密度で（例えば256Kビツトま
たは１メガビツトで）構成するには、低電力損お
よび他のそのような設計の必要条件がより厳しく
なる。又、テキサスインスツルメンツ社により日
本に昭和58年９月14日に特許出願された特開昭59
−72530号公報（対応米国特許第4508978号）には
コンデンサにより昇圧された電圧によつて出力回
路が駆動されるクロツクジエネレータ回路が示さ
れている。この回路では、コンデンサからアース
への放電経路中に直列に放電用トランジスタとと
もに電圧降下用トランジスタを備えることにより
放電用トランジスタは放電電圧の一部だけを負担
するようにされる。この回路における放電経路は
アースに導かれるものであつたため、出力回路を
駆動する電圧が放電経路に加わり、しかも、電圧
降下用トランジスタのために放電経路の時定数が
増大し放電が完了するまでの時間が長びくか、さ
もなくば時定数を少なくするために電圧降下用ト
ランジスタを小さくすると放電用トランジスタが
ホツトエレクトロンが衝撃イオン化電流の好まし
くない影響を受け易くなつた。
をより高いビツト密度で（例えば256Kビツトま
たは１メガビツトで）構成するには、低電力損お
よび他のそのような設計の必要条件がより厳しく
なる。又、テキサスインスツルメンツ社により日
本に昭和58年９月14日に特許出願された特開昭59
−72530号公報（対応米国特許第4508978号）には
コンデンサにより昇圧された電圧によつて出力回
路が駆動されるクロツクジエネレータ回路が示さ
れている。この回路では、コンデンサからアース
への放電経路中に直列に放電用トランジスタとと
もに電圧降下用トランジスタを備えることにより
放電用トランジスタは放電電圧の一部だけを負担
するようにされる。この回路における放電経路は
アースに導かれるものであつたため、出力回路を
駆動する電圧が放電経路に加わり、しかも、電圧
降下用トランジスタのために放電経路の時定数が
増大し放電が完了するまでの時間が長びくか、さ
もなくば時定数を少なくするために電圧降下用ト
ランジスタを小さくすると放電用トランジスタが
ホツトエレクトロンが衝撃イオン化電流の好まし
くない影響を受け易くなつた。
本発明の主要な目的は、メモリ装置、とりわけ
CMOS処理によつて作成される装置のような半
導体集積回路のための進歩したクロツクジエネレ
ータ回路に関する。特に、上述の従来技術の問題
点を解決して放電時間が早く高速のクロツクジエ
ネレータ回路を提供する。もう１つの目的は単純
化されたクロツク装置によつて機能し、静的電力
を失わず、そのクロツク速度がコンデンサの充電
によつて左右されず、その出力電圧の望ましくな
い漏れが回避され、その昇圧された電圧が出力ト
ランジスタを駆動し、またその昇圧された電圧が
トランジスタを介して放電されるときの好ましく
ない衝撃イオン化電流の影響が低減される優れた
CMOSクロツクジエネレータを提供することで
ある。
CMOS処理によつて作成される装置のような半
導体集積回路のための進歩したクロツクジエネレ
ータ回路に関する。特に、上述の従来技術の問題
点を解決して放電時間が早く高速のクロツクジエ
ネレータ回路を提供する。もう１つの目的は単純
化されたクロツク装置によつて機能し、静的電力
を失わず、そのクロツク速度がコンデンサの充電
によつて左右されず、その出力電圧の望ましくな
い漏れが回避され、その昇圧された電圧が出力ト
ランジスタを駆動し、またその昇圧された電圧が
トランジスタを介して放電されるときの好ましく
ない衝撃イオン化電流の影響が低減される優れた
CMOSクロツクジエネレータを提供することで
ある。
本発明の１つの実施例によれば、CMOSクロ
ツクジエネレータ回路が２つのクロツクにより制
御され、一方は能動サイクルに入る際常に他方よ
り先に高くなりまた予備充電サイクルに入る際常
に他方より先に低くなる。この一方のクロツクが
Ｐチヤネルトランジスタを通じてコンデンサを予
備充電し、また駆動ノードを放電した状態に保
つ。２組の準接続されたＮチヤネル出力トランジ
スタが用いられ、上部の２つのゲートが駆動ノー
ドにより駆動され、下部の２つのゲートはその入
力として第２のクロツクを有するCMOSインバ
ータにより駆動される。インバータの出力はコン
デンサと駆動ノードとの間にあるＰチヤネルトラ
ンジスタのゲートをも駆動する。第１のクロツク
をそのゲート上に伴うもう１つのＰチヤネルトラ
ンジスタが駆動ノードを第１の出力対の中間ノー
ドに結合する。第２のクロツクが電荷をコンデン
サから駆動ノードに送り、これもコンデンサに電
源よりも上に駆動ノードを昇圧させる。第１のク
ロツクが低くなるとこの昇圧されたノードを大地
ではなく電源にまで放電させる。
ツクジエネレータ回路が２つのクロツクにより制
御され、一方は能動サイクルに入る際常に他方よ
り先に高くなりまた予備充電サイクルに入る際常
に他方より先に低くなる。この一方のクロツクが
Ｐチヤネルトランジスタを通じてコンデンサを予
備充電し、また駆動ノードを放電した状態に保
つ。２組の準接続されたＮチヤネル出力トランジ
スタが用いられ、上部の２つのゲートが駆動ノー
ドにより駆動され、下部の２つのゲートはその入
力として第２のクロツクを有するCMOSインバ
ータにより駆動される。インバータの出力はコン
デンサと駆動ノードとの間にあるＰチヤネルトラ
ンジスタのゲートをも駆動する。第１のクロツク
をそのゲート上に伴うもう１つのＰチヤネルトラ
ンジスタが駆動ノードを第１の出力対の中間ノー
ドに結合する。第２のクロツクが電荷をコンデン
サから駆動ノードに送り、これもコンデンサに電
源よりも上に駆動ノードを昇圧させる。第１のク
ロツクが低くなるとこの昇圧されたノードを大地
ではなく電源にまで放電させる。
コンデンサに充電された電圧をアースではなく
電源に放電するため、放電経路中のトランジスタ
に加わる電圧は小さなものとなりトランジスタを
大きくしたり電圧降下用トランジスタを設ける必
要がなくなり、放電経路の時定数を小さくできる
ので、高速動作のクロツクジエネレータ回路が実
現できる。さらには、放電電圧が小さいので、ホ
ツトエレクトロンや衝撃イオン化電流のトランジ
スタへの好ましくない影響を避けることができる
という優れた効果を有する。
電源に放電するため、放電経路中のトランジスタ
に加わる電圧は小さなものとなりトランジスタを
大きくしたり電圧降下用トランジスタを設ける必
要がなくなり、放電経路の時定数を小さくできる
ので、高速動作のクロツクジエネレータ回路が実
現できる。さらには、放電電圧が小さいので、ホ
ツトエレクトロンや衝撃イオン化電流のトランジ
スタへの好ましくない影響を避けることができる
という優れた効果を有する。
＜実施例に関する詳細な説明＞
第１図を参照すると本発明によるCMOSクロ
ツクジエネレータが示されている。本回路は２つ
のクロツク入力１０と１１を含み、それらに対し
クロツクφ１とφ２が第２図に示される波形に見
られるごとくに与えられる。本回路は第２図の出
力φoutを出力ノード１２において生じる。この
出力はφ１の上昇からある一定の遅延Ｔをおいて
高くなる。本回路は、直列接続されてそれらのゲ
ート上にφ２を有するトランジスタ１３と１４を
伴うCMOSインバータを用いる。このインバー
タからの出力ノード１５が出力段において２つの
プルダウントランジスタ１６と１７のゲートに接
続され、またノード２０と２１の間に接続された
直列Ｐチヤネルトランジスタ１８のゲートにも接
続される。ノード２０はそのゲート上にφ１を有
する入力トランジスタ２２を通じてVccに接続さ
れる。ノード２１は出力段において２つのＮチヤ
ネルプルアツプトランジスタ２３と２４のゲート
に接続される。２つのトランジスタ１６と２３の
間のノード２５はゲート上にφ１を有するトラン
ジスタ２６によつてノード２１に結合され、また
ゲートされたMOSコンデンサ２７によつてノー
ド２０にも結合される。
ツクジエネレータが示されている。本回路は２つ
のクロツク入力１０と１１を含み、それらに対し
クロツクφ１とφ２が第２図に示される波形に見
られるごとくに与えられる。本回路は第２図の出
力φoutを出力ノード１２において生じる。この
出力はφ１の上昇からある一定の遅延Ｔをおいて
高くなる。本回路は、直列接続されてそれらのゲ
ート上にφ２を有するトランジスタ１３と１４を
伴うCMOSインバータを用いる。このインバー
タからの出力ノード１５が出力段において２つの
プルダウントランジスタ１６と１７のゲートに接
続され、またノード２０と２１の間に接続された
直列Ｐチヤネルトランジスタ１８のゲートにも接
続される。ノード２０はそのゲート上にφ１を有
する入力トランジスタ２２を通じてVccに接続さ
れる。ノード２１は出力段において２つのＮチヤ
ネルプルアツプトランジスタ２３と２４のゲート
に接続される。２つのトランジスタ１６と２３の
間のノード２５はゲート上にφ１を有するトラン
ジスタ２６によつてノード２１に結合され、また
ゲートされたMOSコンデンサ２７によつてノー
ド２０にも結合される。
動作に際し、クロツクφ１とφ２の低い場合に
はコンデンサ２７がオンになつているトランジス
タ２２を通じてVccまで充電され、またノード１
５が高いので（Ｐチヤネルトランジスタ１３がオ
ンであつてノード１５をVccまで充電する）ノー
ド１２，２１および２５がゼロになる。この際Ｐ
チヤネルトランジスタ１８がノード１５によつて
オフに保たれるので、コンデンサ２７を駆動ノー
ド２１から分離する。能動サイクルにおいてはク
ロツクφ１が最初に高くなり、そしてその後にそ
のクロツク回路がφ２によつて完全に制御され
る。φ１が高くなる際、Ｐチヤネルトランジスタ
２２と２６がしや断されるのでノード２０が充電
状態で分離され、またノード２１はもはやノード
２５にクランプされない。φ２が高くなる際、ノ
ード１５がＮチヤネルトランジスタ１４を通じて
大地に放電するのでＰチヤネルトランジスタ１８
をオンにし、それが今度は捕えられていた電荷
（コンデンサ２７とノード２０）を駆動ノード２
１に送り、かくてトランジスタ２３と２４をオン
にする。トランジスタ２３がオンになるとそれが
コンデンサ２７を昇圧する（boot）のでトラン
ジスタ１８を通じてVccより高い信号を駆動ノー
ド２１に送る。出力φoutはいかなる前縁（front
porch）を供なわずにゼロからVcc一杯までにな
る。能動サイクルの終わりに、予備充電サイクル
のためにコンデンサ２７とノード２１の昇圧電圧
を（Ｐチヤネルトランジスタ２２と２６を通じ
Vccに戻すべく）放電させるためにφ１が最初に
低くなる。その後φ２が低くなる際にノード１５
が高くなつてコンデンサ２７を駆動ノード２１か
ら分離する。またφ２が低くなる際にトランジス
タ１６がオンになり、何ら直流パワを用いること
なくトランジスタ２６を通じてノード２１のみな
らずノード１２と２５を大地に放電させる。本回
路内のトランジスタは全て増幅比の無いものであ
つていかなる所定の点においてもVccより上から
大地に信号を放電するトランジスタが無いので熱
電子の影響のみならず衝撃イオン化電流も低減さ
れる。
はコンデンサ２７がオンになつているトランジス
タ２２を通じてVccまで充電され、またノード１
５が高いので（Ｐチヤネルトランジスタ１３がオ
ンであつてノード１５をVccまで充電する）ノー
ド１２，２１および２５がゼロになる。この際Ｐ
チヤネルトランジスタ１８がノード１５によつて
オフに保たれるので、コンデンサ２７を駆動ノー
ド２１から分離する。能動サイクルにおいてはク
ロツクφ１が最初に高くなり、そしてその後にそ
のクロツク回路がφ２によつて完全に制御され
る。φ１が高くなる際、Ｐチヤネルトランジスタ
２２と２６がしや断されるのでノード２０が充電
状態で分離され、またノード２１はもはやノード
２５にクランプされない。φ２が高くなる際、ノ
ード１５がＮチヤネルトランジスタ１４を通じて
大地に放電するのでＰチヤネルトランジスタ１８
をオンにし、それが今度は捕えられていた電荷
（コンデンサ２７とノード２０）を駆動ノード２
１に送り、かくてトランジスタ２３と２４をオン
にする。トランジスタ２３がオンになるとそれが
コンデンサ２７を昇圧する（boot）のでトラン
ジスタ１８を通じてVccより高い信号を駆動ノー
ド２１に送る。出力φoutはいかなる前縁（front
porch）を供なわずにゼロからVcc一杯までにな
る。能動サイクルの終わりに、予備充電サイクル
のためにコンデンサ２７とノード２１の昇圧電圧
を（Ｐチヤネルトランジスタ２２と２６を通じ
Vccに戻すべく）放電させるためにφ１が最初に
低くなる。その後φ２が低くなる際にノード１５
が高くなつてコンデンサ２７を駆動ノード２１か
ら分離する。またφ２が低くなる際にトランジス
タ１６がオンになり、何ら直流パワを用いること
なくトランジスタ２６を通じてノード２１のみな
らずノード１２と２５を大地に放電させる。本回
路内のトランジスタは全て増幅比の無いものであ
つていかなる所定の点においてもVccより上から
大地に信号を放電するトランジスタが無いので熱
電子の影響のみならず衝撃イオン化電流も低減さ
れる。
本発明を例示実施例に関連して記述したが、本
記述は限定的な意味に解釈されることを意図する
ものではない。例示実施例に対する様々な修正の
みならず、本発明による他の実施例も、本記述を
参照すれば当業者には明きらかとなろう。それ故
本特許請求の範囲が本発明の真の範囲内に帰する
ようないかなる修正または実施例をも包含するこ
とが企図されている。
記述は限定的な意味に解釈されることを意図する
ものではない。例示実施例に対する様々な修正の
みならず、本発明による他の実施例も、本記述を
参照すれば当業者には明きらかとなろう。それ故
本特許請求の範囲が本発明の真の範囲内に帰する
ようないかなる修正または実施例をも包含するこ
とが企図されている。
第１図は本発明によるクロツクジエネレータ回
路の電気的概略図、また第２図は第１図の回路に
おける様々なノードに関して電圧を時間の関数と
して示すタイミング図である。 符号の説明 １０，１１……クロツク入力、φ
１，φ２……第１、第２のクロツク、１２……出
力ノード、１３……Ｐチヤネルトランジスタ、１
４……Ｎチヤネルトランジスタ、１５……ノー
ド、１６，１７……Ｎチヤネルプルダウントラン
ジスタ、１８……Ｐチヤネルトランジスタ、２０
……ノード、２１……駆動ノード、２２……Ｐチ
ヤネルトランジスタ、２３，２４………Ｎチヤネ
ルプルアツプトランジスタ、２５……ノード、２
６……Ｐチヤネルトランジスタ、２７……コンデ
ンサ。
路の電気的概略図、また第２図は第１図の回路に
おける様々なノードに関して電圧を時間の関数と
して示すタイミング図である。 符号の説明 １０，１１……クロツク入力、φ
１，φ２……第１、第２のクロツク、１２……出
力ノード、１３……Ｐチヤネルトランジスタ、１
４……Ｎチヤネルトランジスタ、１５……ノー
ド、１６，１７……Ｎチヤネルプルダウントラン
ジスタ、１８……Ｐチヤネルトランジスタ、２０
……ノード、２１……駆動ノード、２２……Ｐチ
ヤネルトランジスタ、２３，２４………Ｎチヤネ
ルプルアツプトランジスタ、２５……ノード、２
６……Ｐチヤネルトランジスタ、２７……コンデ
ンサ。
Claims (1)
- 【特許請求の範囲】 １ 所定の位相関係を有する第１と第２の入力ク
ロツク信号を受けるように適合されたクロツクジ
エネレータ回路であつて、 トリガにより附勢され、クロツク信号を出力す
る出力回路と、 コンデンサと、 前記第１入力クロツク信号に応答して前記コン
デンサから電圧を移送する第１のトランジスタ
と、 前記第２入力クロツク信号に応答して、前記コ
ンデンサの一方の端子を電源に接続する第２のト
ランジスタと、 同時に、前記第２入力クロツク信号に応答し
て、前記コンデンサの他方の端子に前記第１のト
ランジスタで移送された電圧を与える第３のトラ
ンジスタとを含み、よつて、前記コンデンサの電
圧の前記電源の電圧を越える分が前記電源に放電
され、前記電源の電圧が前記コンデンサ上に設定
され、その後、前記第２のトランジスタが前記第
２入力クロツク信号に応答して、前記コンデンサ
を前記電源から絶縁し、さらに、前記クロツクジ
エネレータ回路は、 前記第１入力クロツク信号に応答して前記放電
する動作の後で、前記電源の電圧が設定されたコ
ンデンサの他方の端子を接地する動作と、前記コ
ンデンサを接地点から絶縁する動作とを選択的に
行う第４のトランジスタと、 前記コンデンサから前記第１のトランジスタに
より移送された電圧により制御される電圧ノード
であつて、前記コンデンサが前記電源と接地点と
から絶縁されたときに前記コンデンサに加えられ
て前記第１のトランジスタにより移送されて前記
出力回路をトリガするための昇圧電圧を与える該
電圧ノードとから構成されることを特徴とするク
ロツクジエネレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/645,578 US4636657A (en) | 1984-08-29 | 1984-08-29 | High speed CMOS clock generator |
| US645578 | 1984-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198813A JPS61198813A (ja) | 1986-09-03 |
| JPH0217967B2 true JPH0217967B2 (ja) | 1990-04-24 |
Family
ID=24589578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188757A Granted JPS61198813A (ja) | 1984-08-29 | 1985-08-29 | クロツクジエネレ−タ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4636657A (ja) |
| JP (1) | JPS61198813A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183621A (ja) * | 1986-02-08 | 1987-08-12 | Fujitsu Ltd | クロツク発生回路 |
| US4996450A (en) * | 1990-02-28 | 1991-02-26 | Motorola, Inc. | Data processor circuit and method for controlling voltage variation of a dynamic node |
| US5793246A (en) * | 1995-11-08 | 1998-08-11 | Altera Corporation | High voltage pump scheme incorporating an overlapping clock |
| KR0170511B1 (ko) * | 1995-11-09 | 1999-03-30 | 김광호 | 모스 트랜지스터 구동용 차지펌프회로 |
| US5767734A (en) * | 1995-12-21 | 1998-06-16 | Altera Corporation | High-voltage pump with initiation scheme |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741137A (en) * | 1980-08-21 | 1982-03-08 | Inoue Japax Res Inc | Discharge processing electrode and its manufacture |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521701A (en) * | 1982-09-16 | 1985-06-04 | Texas Instruments Incorporated | High-speed low-power delayed clock generator |
| US4508978A (en) * | 1982-09-16 | 1985-04-02 | Texas Instruments Incorporated | Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits |
| US4542310A (en) * | 1983-06-29 | 1985-09-17 | International Business Machines Corporation | CMOS bootstrapped pull up circuit |
-
1984
- 1984-08-29 US US06/645,578 patent/US4636657A/en not_active Expired - Lifetime
-
1985
- 1985-08-29 JP JP60188757A patent/JPS61198813A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741137A (en) * | 1980-08-21 | 1982-03-08 | Inoue Japax Res Inc | Discharge processing electrode and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| US4636657A (en) | 1987-01-13 |
| JPS61198813A (ja) | 1986-09-03 |
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Legal Events
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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