JP2833544B2 - 昇圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は昇圧回路に関し、特
に、半導体集積回路のチップ内に作り込まれて、電源電
圧以上の電圧と接地電圧とを同一回路で得るのに用いら
れる昇圧回路に関する。
に、半導体集積回路のチップ内に作り込まれて、電源電
圧以上の電圧と接地電圧とを同一回路で得るのに用いら
れる昇圧回路に関する。
【０００２】
【従来の技術】この種の昇圧回路としては、例えばＭＯ
Ｓ型容量のような容量を用い、その容量を充電した後、
充電された容量の電荷蓄積作用を利用して昇圧するとい
う、二段階で昇圧を行うものが一般的である。すなわ
ち、先ず、容量を構成する二つの電極のうちの一方であ
る第１電極を、例えば接地電位にし、もう一方の電極で
ある第２電極を電源電位にして、両電極間に電源電圧に
相当する電位差を与えて充電する。次に、完全充電状態
にある容量に対して、第２電極を電源端子から切り離す
と共に、第１電極の電位を接地電位から、例えば電源電
位に切り換える。この操作により、浮遊状態にある第２
電極の電位が電源電位の２倍に上昇する。その後、容量
の第２電極と出力端子とを接続することにより、昇圧さ
れた電圧を出力端子から取り出すのである。
Ｓ型容量のような容量を用い、その容量を充電した後、
充電された容量の電荷蓄積作用を利用して昇圧するとい
う、二段階で昇圧を行うものが一般的である。すなわ
ち、先ず、容量を構成する二つの電極のうちの一方であ
る第１電極を、例えば接地電位にし、もう一方の電極で
ある第２電極を電源電位にして、両電極間に電源電圧に
相当する電位差を与えて充電する。次に、完全充電状態
にある容量に対して、第２電極を電源端子から切り離す
と共に、第１電極の電位を接地電位から、例えば電源電
位に切り換える。この操作により、浮遊状態にある第２
電極の電位が電源電位の２倍に上昇する。その後、容量
の第２電極と出力端子とを接続することにより、昇圧さ
れた電圧を出力端子から取り出すのである。
【０００３】上記の動作原理に基づく昇圧回路の一例
が、特開平４ー３８６９６号公報に開示されている。図
４は、上記公報記載の昇圧回路の回路図である。同図を
参照して、この図に示す昇圧回路では、入力信号φin＝
接地電位レベル（以後、Ｌレベルと記す）で、入力信号
φp ＝電源電圧レベル（以後、Ｈレベルと記す）である
プリチャージ期間において、ＭＯＳ型容量Ｃ43と制御回
路７０とによりｎチャネル型ＭＯＳトランジスタ（以
後、ｎＭＯＳトランジスタと記す）Ｑ51のゲート電極
（節点Ｎ41）を電源電圧以上に昇圧することで、トラン
ジスタＱ51を導通状態にし、昇圧用のＭＯＳ型容量Ｃ41
の一方の電極（節点Ｎ42）の電圧を電源電圧とほぼ等し
い電圧にまで上昇させて、容量Ｃ41に電荷を充電する。
このとき、信号φp ＝Ｈレベルであるので、三つのｎＭ
ＯＳトランジスタＱ56，Ｑ59，Ｑ60は導通状態にある。
又、出力信号φout ，出力用ｎＭＯＳトランジスタＱ57
のゲート電極（節点Ｎ44）及び容量Ｃ41のもう一方の電
極（節点Ｎ43）は、Ｌレベルになっている。更に、出力
段のｎＭＯＳトランジスタＱ61のゲート電極（節点
Ｎ45）は、入力信号φinと遅延信号発生回路２０とによ
り、信号φin＝Ｌレベルのときに、Ｈレベルとなってい
る。
が、特開平４ー３８６９６号公報に開示されている。図
４は、上記公報記載の昇圧回路の回路図である。同図を
参照して、この図に示す昇圧回路では、入力信号φin＝
接地電位レベル（以後、Ｌレベルと記す）で、入力信号
φp ＝電源電圧レベル（以後、Ｈレベルと記す）である
プリチャージ期間において、ＭＯＳ型容量Ｃ43と制御回
路７０とによりｎチャネル型ＭＯＳトランジスタ（以
後、ｎＭＯＳトランジスタと記す）Ｑ51のゲート電極
（節点Ｎ41）を電源電圧以上に昇圧することで、トラン
ジスタＱ51を導通状態にし、昇圧用のＭＯＳ型容量Ｃ41
の一方の電極（節点Ｎ42）の電圧を電源電圧とほぼ等し
い電圧にまで上昇させて、容量Ｃ41に電荷を充電する。
このとき、信号φp ＝Ｈレベルであるので、三つのｎＭ
ＯＳトランジスタＱ56，Ｑ59，Ｑ60は導通状態にある。
又、出力信号φout ，出力用ｎＭＯＳトランジスタＱ57
のゲート電極（節点Ｎ44）及び容量Ｃ41のもう一方の電
極（節点Ｎ43）は、Ｌレベルになっている。更に、出力
段のｎＭＯＳトランジスタＱ61のゲート電極（節点
Ｎ45）は、入力信号φinと遅延信号発生回路２０とによ
り、信号φin＝Ｌレベルのときに、Ｈレベルとなってい
る。
【０００４】次に、プリチャージ期間に続いて能動期間
に入ると、先ず入力信号φp ＝Ｌレベルとして、三つの
トランジスタＱ56，Ｑ59，Ｑ60を遮断する。そして、入
力信号φin＝Ｈレベルを入力すると、ｎＭＯＳトランジ
スタＱ53を介してＭＯＳ型容量Ｃ42に電荷が充電され
る。このとき、ｎＭＯＳトランジスタＱ51は、そのゲー
ト電極Ｎ41の電位を、ＭＯＳ型容量Ｃ43と制御回路７０
とによりＬレベルとされており、遮断状態にある。一
方、節点Ｎ45（出力段のトランジスタＱ61及びｎＭＯＳ
トランジスタＱ55のゲート電極）は、容量Ｃ42に十分な
電荷が充電されるまで、遅延信号発生回路２０の働きに
よってＨレベルを維持する。そのため、この時点での出
力信号φout と節点Ｎ43（昇圧用容量Ｃ41の電極）の電
圧は、Ｌレベルのままである。
に入ると、先ず入力信号φp ＝Ｌレベルとして、三つの
トランジスタＱ56，Ｑ59，Ｑ60を遮断する。そして、入
力信号φin＝Ｈレベルを入力すると、ｎＭＯＳトランジ
スタＱ53を介してＭＯＳ型容量Ｃ42に電荷が充電され
る。このとき、ｎＭＯＳトランジスタＱ51は、そのゲー
ト電極Ｎ41の電位を、ＭＯＳ型容量Ｃ43と制御回路７０
とによりＬレベルとされており、遮断状態にある。一
方、節点Ｎ45（出力段のトランジスタＱ61及びｎＭＯＳ
トランジスタＱ55のゲート電極）は、容量Ｃ42に十分な
電荷が充電されるまで、遅延信号発生回路２０の働きに
よってＨレベルを維持する。そのため、この時点での出
力信号φout と節点Ｎ43（昇圧用容量Ｃ41の電極）の電
圧は、Ｌレベルのままである。
【０００５】更にこの後、容量Ｃ42に十分な電荷が蓄積
された時点で、遅延信号発生回路２０の出力が立ち下り
始め、節点Ｎ45の電位がＬレベルになる。これに伴って
トランジスタＱ55が遮断状態となることで、節点Ｎ
43（昇圧用容量Ｃ41の電極）の電位が電源電圧まで上昇
し始める。そして、容量Ｃ41によって容量結合されてい
る節点Ｎ42（容量Ｃ41のもう一方の電極）の電位が、電
源電圧から上昇し始める。節点Ｎ42の電位は、節点Ｎ43
の電位が最終的に電源電圧に達したとき、無負荷の場
合、約２倍の電源電圧にまで昇圧される。昇圧用の容量
Ｃ41に蓄積された節点Ｎ42の電荷は、節点Ｎ45がＬレベ
ルで出力段のトランジスタＱ61が遮断状態にあることか
ら、出力段のＭＯＳトランジスタＱ57を介して出力信号
φout を上昇させる。更に、容量Ｃ42を介して出力端子
に容量結合されているトランジスタＱ57 のゲート電極Ｎ
44の電位を上昇させる。
された時点で、遅延信号発生回路２０の出力が立ち下り
始め、節点Ｎ45の電位がＬレベルになる。これに伴って
トランジスタＱ55が遮断状態となることで、節点Ｎ
43（昇圧用容量Ｃ41の電極）の電位が電源電圧まで上昇
し始める。そして、容量Ｃ41によって容量結合されてい
る節点Ｎ42（容量Ｃ41のもう一方の電極）の電位が、電
源電圧から上昇し始める。節点Ｎ42の電位は、節点Ｎ43
の電位が最終的に電源電圧に達したとき、無負荷の場
合、約２倍の電源電圧にまで昇圧される。昇圧用の容量
Ｃ41に蓄積された節点Ｎ42の電荷は、節点Ｎ45がＬレベ
ルで出力段のトランジスタＱ61が遮断状態にあることか
ら、出力段のＭＯＳトランジスタＱ57を介して出力信号
φout を上昇させる。更に、容量Ｃ42を介して出力端子
に容量結合されているトランジスタＱ57 のゲート電極Ｎ
44の電位を上昇させる。
【０００６】上記の一連の動作により、同一回路で出力
信号φout に接地電圧又は電源電圧以上の昇圧が選択的
に得られる。出力信号φout は、無負荷の状態で、接地
電位から約２倍の電源電圧にまで達する。図４に示す回
路によれば、プリチャージ期間に、昇圧用の容量Ｃ41に
電源電圧にほぼ等しい電圧まで電荷を充電し、能動期間
に、節点Ｎ43（容量Ｃ41の一方の電極）の接地電位から
の上昇動作は短時間に行われるので、比較的高速な昇圧
回路を得ることができる。
信号φout に接地電圧又は電源電圧以上の昇圧が選択的
に得られる。出力信号φout は、無負荷の状態で、接地
電位から約２倍の電源電圧にまで達する。図４に示す回
路によれば、プリチャージ期間に、昇圧用の容量Ｃ41に
電源電圧にほぼ等しい電圧まで電荷を充電し、能動期間
に、節点Ｎ43（容量Ｃ41の一方の電極）の接地電位から
の上昇動作は短時間に行われるので、比較的高速な昇圧
回路を得ることができる。
【０００７】
【発明が解決しようとする課題】上述した従来の昇圧回
路は、回路構成が複雑でチップ上における占有面積が大
きくならざるを得ないという問題を含んでいる。以下
に、その説明を行う。
路は、回路構成が複雑でチップ上における占有面積が大
きくならざるを得ないという問題を含んでいる。以下
に、その説明を行う。
【０００８】これまで述べた動作説明から、図４に示す
昇圧回路で十分な昇圧効果を得るには、プリチャージ期
間において、与えられた電源電圧のもとで昇圧用の容量
Ｃ41に最大限の電荷を蓄積させることと、能動期間にお
いて、その蓄積された電荷を最大限に出力端子へ引き出
すということの、二つの条件を満たすことが必要である
ことが、分る。すなわち、理想的には、プリチャージ期
間には充電用のｎＭＯＳトランジスタＱ51での電圧降下
がゼロで、節点Ｎ42（容量Ｃ41の電極）の電圧が電源電
圧に等くなり、又、能動期間には出力用のｎＭＯＳトラ
ンジスタＱ57での電圧降下がゼロで、出力端子の電圧が
節点Ｎ42の電圧に等くなることが望ましい。
昇圧回路で十分な昇圧効果を得るには、プリチャージ期
間において、与えられた電源電圧のもとで昇圧用の容量
Ｃ41に最大限の電荷を蓄積させることと、能動期間にお
いて、その蓄積された電荷を最大限に出力端子へ引き出
すということの、二つの条件を満たすことが必要である
ことが、分る。すなわち、理想的には、プリチャージ期
間には充電用のｎＭＯＳトランジスタＱ51での電圧降下
がゼロで、節点Ｎ42（容量Ｃ41の電極）の電圧が電源電
圧に等くなり、又、能動期間には出力用のｎＭＯＳトラ
ンジスタＱ57での電圧降下がゼロで、出力端子の電圧が
節点Ｎ42の電圧に等くなることが望ましい。
【０００９】ここでプリチャージ期間における容量Ｃ41
の充電過程を考えると、充電の進行に伴って、充電用ト
ランジスタＱ51のソース電圧すなわち、容量Ｃ41の電極
（節点Ｎ42）の電圧は電源電圧に近づいて行く。ところ
で、一般にｎチャネル型ＭＯＳトランジスタでは、ゲー
ト・ソース間電圧がしきい値電圧以下のとき、そのトラ
ンジスタは遮断状態にある。このことから、いま図４に
おいて、トランジスタＱ51のゲート電位（＝節点Ｎ41の
電圧）をＶ41、ソース電位（＝容量Ｃ41の電極＝節点Ｎ
42の電位）をＶ42とし、又、しきい値電圧をＶTNとする
と、トランジスタＱ51が導通状態にあって、ソース電位
Ｖ42＝電源電位ＶDDとなるためには、常に Ｖ41−Ｖ42＝Ｖ41−ＶDD＞ＶTN でなければならないので、 Ｖ41＞ＶDD＋ＶTN でなければならない。つまり、プリチャージ期間のトラ
ンジスタＱ51のゲート電圧は、少くとも電源電圧以上で
なければならない。図４に示す回路図中の制御回路７０
は、そのための昇圧回路である。
の充電過程を考えると、充電の進行に伴って、充電用ト
ランジスタＱ51のソース電圧すなわち、容量Ｃ41の電極
（節点Ｎ42）の電圧は電源電圧に近づいて行く。ところ
で、一般にｎチャネル型ＭＯＳトランジスタでは、ゲー
ト・ソース間電圧がしきい値電圧以下のとき、そのトラ
ンジスタは遮断状態にある。このことから、いま図４に
おいて、トランジスタＱ51のゲート電位（＝節点Ｎ41の
電圧）をＶ41、ソース電位（＝容量Ｃ41の電極＝節点Ｎ
42の電位）をＶ42とし、又、しきい値電圧をＶTNとする
と、トランジスタＱ51が導通状態にあって、ソース電位
Ｖ42＝電源電位ＶDDとなるためには、常に Ｖ41−Ｖ42＝Ｖ41−ＶDD＞ＶTN でなければならないので、 Ｖ41＞ＶDD＋ＶTN でなければならない。つまり、プリチャージ期間のトラ
ンジスタＱ51のゲート電圧は、少くとも電源電圧以上で
なければならない。図４に示す回路図中の制御回路７０
は、そのための昇圧回路である。
【００１０】同様に、能動期間に昇圧用容量Ｃ41の電極
（節点Ｎ42）の電圧と出力端子（トランジスタＱ57のソ
ース電極）の電圧とを等くするためには、トランジスタ
Ｑ57のゲート電圧を、充電後の容量Ｃ41の電極電圧すな
わち電源電圧以上に昇圧しなければならない。図４に示
す回路図中の容量Ｃ42は、その昇圧のために設けられた
容量である。
（節点Ｎ42）の電圧と出力端子（トランジスタＱ57のソ
ース電極）の電圧とを等くするためには、トランジスタ
Ｑ57のゲート電圧を、充電後の容量Ｃ41の電極電圧すな
わち電源電圧以上に昇圧しなければならない。図４に示
す回路図中の容量Ｃ42は、その昇圧のために設けられた
容量である。
【００１１】このように、図４に示す従来の昇圧回路
は、本来目的とする一つの昇圧出力電圧φout を得るた
めに二つの余分な昇圧回路を必要とし、その分回路構成
が複雑になる。上述したｎチャネル型ＭＯＳトランジス
タにおける「しきい値落ち」現象に基づく回路の複雑化
は、トランジスタＱ51，Ｑ57としてしきい値電圧ＶTN≦
０のもの、つまりデプリーション型のＭＯＳトランジス
タを用いることにより避けられるが、その場合は製造工
程が複雑になってしまう。ＬＳＩでは、通常、信号処理
回路用のｎチャネル型ＭＯＳトランジスタにはしきい値
電圧ＶTN＞０の、エンハンスメント型ＭＯＳトランジス
タを用いる。従って、昇圧回路にデプリーション型のト
ランジスタを用いるということは、昇圧回路のためだけ
に専用のトランジスタを用いることになり、しきい値電
圧調整のためのフォトレジスト工程や不純物導入工程が
必要となるからである。
は、本来目的とする一つの昇圧出力電圧φout を得るた
めに二つの余分な昇圧回路を必要とし、その分回路構成
が複雑になる。上述したｎチャネル型ＭＯＳトランジス
タにおける「しきい値落ち」現象に基づく回路の複雑化
は、トランジスタＱ51，Ｑ57としてしきい値電圧ＶTN≦
０のもの、つまりデプリーション型のＭＯＳトランジス
タを用いることにより避けられるが、その場合は製造工
程が複雑になってしまう。ＬＳＩでは、通常、信号処理
回路用のｎチャネル型ＭＯＳトランジスタにはしきい値
電圧ＶTN＞０の、エンハンスメント型ＭＯＳトランジス
タを用いる。従って、昇圧回路にデプリーション型のト
ランジスタを用いるということは、昇圧回路のためだけ
に専用のトランジスタを用いることになり、しきい値電
圧調整のためのフォトレジスト工程や不純物導入工程が
必要となるからである。
【００１２】従って、本発明は、半導体集積回路のチッ
プ内に作り込まれて、同一回路で電源電圧以上の電圧と
接地電圧と切替えて出力できる昇圧回路であって、従来
の昇圧回路に比べ回路構成が簡単で構成素子数が少く、
チップ上での占有面積の小さい昇圧回路を提供すること
を目的とするものである。
プ内に作り込まれて、同一回路で電源電圧以上の電圧と
接地電圧と切替えて出力できる昇圧回路であって、従来
の昇圧回路に比べ回路構成が簡単で構成素子数が少く、
チップ上での占有面積の小さい昇圧回路を提供すること
を目的とするものである。
【００１３】
【課題を解決するための手段】本発明の昇圧回路は、昇
圧用の容量と、その容量に電源端子から電荷を蓄積させ
るための充電用の第１の絶縁ゲート型電界効果トランジ
スタと、前記容量の一方の電極の電圧を切り替える第１
の切替え手段と、前記容量の他方の電極と出力端子との
間を接・断する出力用の第２の絶縁ゲート型電界効果ト
ランジスタ及び前記出力端子と接地端子との間を前記第
２の絶縁ゲート型電界効果トランジスタとは相補に接・
断する出力用の第３の絶縁ゲート型電界効果トランジス
タとを備える第２の切替え手段とを含み、外部から入力
される第１の二値制御信号に応じて、前記出力端子を接
地端子に接続した状態で前記容量を充電した後、外部か
ら入力される第２の二値制御信号に応じて、充電状態に
ある前記容量の前記一方の電極の電圧を接地電圧からこ
れより高い他の電圧に切り替えて前記容量の他方の電極
の電圧を電源電圧以上に昇圧すると共に、前記出力端子
を接地端子から前記容量の他方の電極に切り替えて接続
することにより、出力端子から接地電圧と昇圧電圧とを
切替え可能に出力する昇圧回路において、前記充電用の
第１の絶縁ゲート型電界効果トランジスタ及び前記出力
用の第２の絶縁ゲート型電界効果トランジスタにｐチャ
ネル型の絶縁ゲート型電界効果トランジスタを用いると
共に、前記第２の絶縁ゲート型電界効果トランジスタの
ゲート入力として電源電圧を定常的に与えることを特徴
とする。
圧用の容量と、その容量に電源端子から電荷を蓄積させ
るための充電用の第１の絶縁ゲート型電界効果トランジ
スタと、前記容量の一方の電極の電圧を切り替える第１
の切替え手段と、前記容量の他方の電極と出力端子との
間を接・断する出力用の第２の絶縁ゲート型電界効果ト
ランジスタ及び前記出力端子と接地端子との間を前記第
２の絶縁ゲート型電界効果トランジスタとは相補に接・
断する出力用の第３の絶縁ゲート型電界効果トランジス
タとを備える第２の切替え手段とを含み、外部から入力
される第１の二値制御信号に応じて、前記出力端子を接
地端子に接続した状態で前記容量を充電した後、外部か
ら入力される第２の二値制御信号に応じて、充電状態に
ある前記容量の前記一方の電極の電圧を接地電圧からこ
れより高い他の電圧に切り替えて前記容量の他方の電極
の電圧を電源電圧以上に昇圧すると共に、前記出力端子
を接地端子から前記容量の他方の電極に切り替えて接続
することにより、出力端子から接地電圧と昇圧電圧とを
切替え可能に出力する昇圧回路において、前記充電用の
第１の絶縁ゲート型電界効果トランジスタ及び前記出力
用の第２の絶縁ゲート型電界効果トランジスタにｐチャ
ネル型の絶縁ゲート型電界効果トランジスタを用いると
共に、前記第２の絶縁ゲート型電界効果トランジスタの
ゲート入力として電源電圧を定常的に与えることを特徴
とする。
【００１４】本発明の昇圧回路は、又、上記の昇圧回路
において、前記第２の絶縁ゲート型電界効果トランジス
タのゲート入力として直流電源電圧を与えるのに替え
て、前記第１の二値制御信号及び前記第２の二値制御信
号の論理和信号を入力することを特徴とする。又、前記
第２の二値制御信号を外部から入力するのに替えて、前
記第１の二値制御信号を遅延手段に入力し、その遅延手
段の出力信号を前記第１の切替え手段の制御入力及び前
記第２の絶縁ゲート型電界効果トランジスタの前記定常
的電源電圧に代るゲート入力とすることを特徴とする。
において、前記第２の絶縁ゲート型電界効果トランジス
タのゲート入力として直流電源電圧を与えるのに替え
て、前記第１の二値制御信号及び前記第２の二値制御信
号の論理和信号を入力することを特徴とする。又、前記
第２の二値制御信号を外部から入力するのに替えて、前
記第１の二値制御信号を遅延手段に入力し、その遅延手
段の出力信号を前記第１の切替え手段の制御入力及び前
記第２の絶縁ゲート型電界効果トランジスタの前記定常
的電源電圧に代るゲート入力とすることを特徴とする。
【００１５】本発明の昇圧回路においては、充電用のト
ランジスタ及び出力用トランジスタに、ｐチャネル型Ｍ
ＯＳトランジスタ（以後、ｐＭＯＳトランジスタと記
す）を用いる。近年、ＬＳＩの非常に多くはＣＭＯＳト
ランジスタ構成のものであり、そのＣＭＯＳトランジス
タを構成するｐＭＯＳトランジスタには、通常、ｎＭＯ
Ｓトランジスタの場合とは異って、「しきい値落ち」現
象がない。従って、昇圧回路の充電用トランジスタ及び
出力用トランジスタのゲート電圧を電源電圧以上に昇圧
する必要は、無い。又、ＣＭＯＳトランジスタ構成のＬ
ＳＩであれば、昇圧回路にｐＭＯＳトランジスタを用い
ることによる製造工程の追加は、特には必要ない。
ランジスタ及び出力用トランジスタに、ｐチャネル型Ｍ
ＯＳトランジスタ（以後、ｐＭＯＳトランジスタと記
す）を用いる。近年、ＬＳＩの非常に多くはＣＭＯＳト
ランジスタ構成のものであり、そのＣＭＯＳトランジス
タを構成するｐＭＯＳトランジスタには、通常、ｎＭＯ
Ｓトランジスタの場合とは異って、「しきい値落ち」現
象がない。従って、昇圧回路の充電用トランジスタ及び
出力用トランジスタのゲート電圧を電源電圧以上に昇圧
する必要は、無い。又、ＣＭＯＳトランジスタ構成のＬ
ＳＩであれば、昇圧回路にｐＭＯＳトランジスタを用い
ることによる製造工程の追加は、特には必要ない。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。図１（ａ）は、本発明
の第１の実施の形態による昇圧回路の回路図である。こ
の図に示す回路の動作を、図１（ｂ）に示すタイミング
チャートにより、入力信号φ1 ，φ2を用いて説明す
る。
いて、図面を参照して説明する。図１（ａ）は、本発明
の第１の実施の形態による昇圧回路の回路図である。こ
の図に示す回路の動作を、図１（ｂ）に示すタイミング
チャートにより、入力信号φ1 ，φ2を用いて説明す
る。
【００１７】図１（ｂ）において、第１期間（φ1 ＝Ｈ
レベル，φ2 ＝Ｈレベル）に、ｎＭＯＳトランジスタＱ
N5を導通状態にしてｐＭＯＳトランジスタＱP1のゲート
電極（節点Ｎ11）を接地電位とすることで、トランジス
タＱP1を導通状態にして節点Ｎ12（昇圧用容量Ｃの一方
の電極）を電源端子に接続する。それと並行して、ｎＭ
ＯＳトランジスタＱN7を導通状態として節点Ｎ13（容量
Ｃのもう一方の電極）を接地端子に接続することで、容
量Ｃに電荷を充電する。このとき、信号φ1 ＝Ｈレベル
であるので、ｎＭＯＳトランジスタＱN3は導通状態にあ
り、従って、出力信号Ｖo はＬレベルにある。
レベル，φ2 ＝Ｈレベル）に、ｎＭＯＳトランジスタＱ
N5を導通状態にしてｐＭＯＳトランジスタＱP1のゲート
電極（節点Ｎ11）を接地電位とすることで、トランジス
タＱP1を導通状態にして節点Ｎ12（昇圧用容量Ｃの一方
の電極）を電源端子に接続する。それと並行して、ｎＭ
ＯＳトランジスタＱN7を導通状態として節点Ｎ13（容量
Ｃのもう一方の電極）を接地端子に接続することで、容
量Ｃに電荷を充電する。このとき、信号φ1 ＝Ｈレベル
であるので、ｎＭＯＳトランジスタＱN3は導通状態にあ
り、従って、出力信号Ｖo はＬレベルにある。
【００１８】次に、第２期間（φ1 ＝Ｌレベル，φ2 ＝
Ｈレベル）において、トランジスタＱN5が遮断状態とな
り又、ｐＭＯＳトランジスタＱP4が導通状態となること
で、充電用のトランジスタＱP1のゲート電極（節点
Ｎ11）が容量Ｃの一方の電極（節点Ｎ12）に接続され
る。その結果、トランジスタＱP1はゲート電極にＨレベ
ルの電源電圧を与えられて、遮断状態となる。一方、こ
の時点では信号φ2 ＝Ｈレベルであるので、容量Ｃの他
方の電極（節点Ｎ13）は、接地電位を保ち続ける。
Ｈレベル）において、トランジスタＱN5が遮断状態とな
り又、ｐＭＯＳトランジスタＱP4が導通状態となること
で、充電用のトランジスタＱP1のゲート電極（節点
Ｎ11）が容量Ｃの一方の電極（節点Ｎ12）に接続され
る。その結果、トランジスタＱP1はゲート電極にＨレベ
ルの電源電圧を与えられて、遮断状態となる。一方、こ
の時点では信号φ2 ＝Ｈレベルであるので、容量Ｃの他
方の電極（節点Ｎ13）は、接地電位を保ち続ける。
【００１９】続いて、第３期間（φ1 ＝Ｌレベル，φ2
＝Ｌレベル）になると、トランジスタＱN7が遮断状態と
なり一方、ｐＭＯＳトランジスタＱP6が導通状態となる
ことで、容量Ｃの他方の電極Ｎ13の電圧が、接地電位か
ら電源電圧に上昇し始める。同時に、容量Ｃにより結合
されている節点Ｎ12の電圧も、上昇を始める。尚、この
回路をｐ型結晶シリコン基板を用いて実現する場合、各
ｐＭＯＳトランジスタＱP1，ＱP2，ＱP4はｎ型ウェル中
に形成されるのであるが、このｎ型ウェルは節点Ｎ
12（容量Ｃの一方の電極）に接続しセルフバイアスとな
っているので、節点Ｎ12とｎ型ウェルとが順バイアスと
なることは、無い。
＝Ｌレベル）になると、トランジスタＱN7が遮断状態と
なり一方、ｐＭＯＳトランジスタＱP6が導通状態となる
ことで、容量Ｃの他方の電極Ｎ13の電圧が、接地電位か
ら電源電圧に上昇し始める。同時に、容量Ｃにより結合
されている節点Ｎ12の電圧も、上昇を始める。尚、この
回路をｐ型結晶シリコン基板を用いて実現する場合、各
ｐＭＯＳトランジスタＱP1，ＱP2，ＱP4はｎ型ウェル中
に形成されるのであるが、このｎ型ウェルは節点Ｎ
12（容量Ｃの一方の電極）に接続しセルフバイアスとな
っているので、節点Ｎ12とｎ型ウェルとが順バイアスと
なることは、無い。
【００２０】ここで、電源電圧をＶDD，節点Ｎ12の電圧
をＶ12とし、またｐＭＯＳトランジスタＱP2のしきい値
電圧をＶTPとすると、トランジスタＱP2はそのゲート・
ソース間電圧、すなわちゲート電圧ＶDDと節点Ｎ12の電
圧Ｖ12との差がしきい値電圧ＶTPより小さい Ｖ12＜ＶDD＋ＶTP の領域では、遮断状態にあるので、出力電圧Ｖo はＬレ
ベルを保ち続ける。
をＶ12とし、またｐＭＯＳトランジスタＱP2のしきい値
電圧をＶTPとすると、トランジスタＱP2はそのゲート・
ソース間電圧、すなわちゲート電圧ＶDDと節点Ｎ12の電
圧Ｖ12との差がしきい値電圧ＶTPより小さい Ｖ12＜ＶDD＋ＶTP の領域では、遮断状態にあるので、出力電圧Ｖo はＬレ
ベルを保ち続ける。
【００２１】次に、節点Ｎ12の電圧が更に上昇して、 Ｖ12≧ＶDD＋ＶTP となってトランジスタＱP2が導通状態となると、第２期
間においてはφ1 ＝Ｌレベルで出力段のトランジスタＱ
N3が既に遮断状態にあるので、出力信号Ｖo には節点Ｎ
12の電圧であるＶ12が出力される。節点Ｎ12の電圧は容
量Ｃの充電後、ほぼ電源電圧ＶDDに等くなっているの
で、理想的には、昇圧電圧は電源電圧のほぼ２倍にな
る。よって、出力信号Ｖo も接地電位からほぼ電源電圧
の２倍まで上昇する。
間においてはφ1 ＝Ｌレベルで出力段のトランジスタＱ
N3が既に遮断状態にあるので、出力信号Ｖo には節点Ｎ
12の電圧であるＶ12が出力される。節点Ｎ12の電圧は容
量Ｃの充電後、ほぼ電源電圧ＶDDに等くなっているの
で、理想的には、昇圧電圧は電源電圧のほぼ２倍にな
る。よって、出力信号Ｖo も接地電位からほぼ電源電圧
の２倍まで上昇する。
【００２２】以上の一連の動作において第２期間は、ｎ
ＭＯＳトランジスタＱN5を遮断状態とし又、ｐＭＯＳト
ランジスタＱP4を導通状態とすることで、ｐＭＯＳトラ
ンジスタＱP1を遮断状態とする期間である。このことか
ら、この第２期間は原理的には特には設けなくても構わ
ないことが分る。但し、この後に続く第３期間で容量Ｃ
の電極（節点Ｎ13）の電圧を接地電位から電源電圧に切
り換え、節点Ｎ12を電源電圧の２倍に昇圧するとき、容
量Ｃに蓄積させた電荷が節点Ｎ12から充電用のトランジ
スタＱP1を通して電源端子に放電することを確実に防止
して昇圧効果を高めるには、入力信号φ2 をＬレベルに
立ち下げる前に予め入力信号φ1 を立ち下げて、トラン
ジスタＱP1のゲート電圧を接地電位から節点Ｎ12のＨレ
ベルに切り換え、このトランジスタＱP1を確実に遮断状
態にして置くことが望ましい。このことから、第２期間
は第１期間および第３期間に比較して、比較的短時間で
済む。
ＭＯＳトランジスタＱN5を遮断状態とし又、ｐＭＯＳト
ランジスタＱP4を導通状態とすることで、ｐＭＯＳトラ
ンジスタＱP1を遮断状態とする期間である。このことか
ら、この第２期間は原理的には特には設けなくても構わ
ないことが分る。但し、この後に続く第３期間で容量Ｃ
の電極（節点Ｎ13）の電圧を接地電位から電源電圧に切
り換え、節点Ｎ12を電源電圧の２倍に昇圧するとき、容
量Ｃに蓄積させた電荷が節点Ｎ12から充電用のトランジ
スタＱP1を通して電源端子に放電することを確実に防止
して昇圧効果を高めるには、入力信号φ2 をＬレベルに
立ち下げる前に予め入力信号φ1 を立ち下げて、トラン
ジスタＱP1のゲート電圧を接地電位から節点Ｎ12のＨレ
ベルに切り換え、このトランジスタＱP1を確実に遮断状
態にして置くことが望ましい。このことから、第２期間
は第１期間および第３期間に比較して、比較的短時間で
済む。
【００２３】このように、本実施の形態では、充電用の
ＭＯＳトランジスタＱP1及び出力用のＭＯＳトランジス
タＱP2を共に、ｐチャネル型のＭＯＳトランジスタで構
成している。これによりプリチャージの期間（第１期
間）に容量Ｃを電源電圧に充電する際に、ｐＭＯＳトラ
ンジスタＱP1の電圧を接地電圧にするだけで済む。又、
昇圧された電圧を出力端子に取り出す能動期間（第３期
間）のときにも、ｐＭＯＳトランジスタＱP2のゲート電
圧は出力電圧Ｖo より低い電圧であれば良く、原理的に
は直流一定電圧を与えるでだけで済むので、ゲート入力
設定のための特別な回路を必要としない。
ＭＯＳトランジスタＱP1及び出力用のＭＯＳトランジス
タＱP2を共に、ｐチャネル型のＭＯＳトランジスタで構
成している。これによりプリチャージの期間（第１期
間）に容量Ｃを電源電圧に充電する際に、ｐＭＯＳトラ
ンジスタＱP1の電圧を接地電圧にするだけで済む。又、
昇圧された電圧を出力端子に取り出す能動期間（第３期
間）のときにも、ｐＭＯＳトランジスタＱP2のゲート電
圧は出力電圧Ｖo より低い電圧であれば良く、原理的に
は直流一定電圧を与えるでだけで済むので、ゲート入力
設定のための特別な回路を必要としない。
【００２４】これに対し、図４に示す従来の昇圧回路で
は、充電用容量Ｃ41の節点Ｎ42の電圧を電源電圧に上昇
させるためには、ｎＭＯＳトランジスタＱ51のゲート電
圧を電源電圧以上に設定しなければならず、そのため
に、制御回路７０のような複雑な回路を必要とする。
又、電源電圧の約２倍に昇圧した節点Ｎ42の電圧をｎＭ
ＯＳトランジスタＱ57を介して出力端子に取り出すとき
にも、トランジスタＱ57のゲート電圧を出力電圧以上に
昇圧しなくてはならず、その昇圧のために容量Ｃ42を必
要とし、回路構成が複雑である。
は、充電用容量Ｃ41の節点Ｎ42の電圧を電源電圧に上昇
させるためには、ｎＭＯＳトランジスタＱ51のゲート電
圧を電源電圧以上に設定しなければならず、そのため
に、制御回路７０のような複雑な回路を必要とする。
又、電源電圧の約２倍に昇圧した節点Ｎ42の電圧をｎＭ
ＯＳトランジスタＱ57を介して出力端子に取り出すとき
にも、トランジスタＱ57のゲート電圧を出力電圧以上に
昇圧しなくてはならず、その昇圧のために容量Ｃ42を必
要とし、回路構成が複雑である。
【００２５】次に、本発明の第２の実施の形態につい
て、説明する。図２は、本発明の第２の実施の形態によ
る昇圧回路の、回路図である。本実施の形態では、二つ
の入力信号φ1 ，φ2 を入力とするオア回路８を付加
し、そのオア回路８の出力信号を出力用ｐＭＯＳトラン
ジスタＱP2のゲート電極に印加するように構成してい
る。これにより、節点Ｎ12の電圧Ｖ12が、 ＶDD≦Ｖ12＜ＶDD＋ＶTP のときにも出力信号Ｖo が出力されるようにし、入力信
号φ2 の状態遷移から出力信号Ｖo が出力されるまでの
遅延を少くして、動作速度を向上させている。
て、説明する。図２は、本発明の第２の実施の形態によ
る昇圧回路の、回路図である。本実施の形態では、二つ
の入力信号φ1 ，φ2 を入力とするオア回路８を付加
し、そのオア回路８の出力信号を出力用ｐＭＯＳトラン
ジスタＱP2のゲート電極に印加するように構成してい
る。これにより、節点Ｎ12の電圧Ｖ12が、 ＶDD≦Ｖ12＜ＶDD＋ＶTP のときにも出力信号Ｖo が出力されるようにし、入力信
号φ2 の状態遷移から出力信号Ｖo が出力されるまでの
遅延を少くして、動作速度を向上させている。
【００２６】更に、本発明の第３の実施の形態につい
て、説明する。図３に回路図を示す本実施の形態の昇圧
回路は、第１の実施の形態の昇圧回路における入力信号
φ2 の代りとして、入力信号φ1 によってｐＭＯＳトラ
ンジスタＱP4或いはｎＭＯＳトランジスタＱN5を介し
て、ｐＭＯＳトランジスタＱP1のゲート電極Ｎ11に生じ
る信号を入力とするインバータ回路９の出力を、トラン
ジスタＱP6，ＱN7，ＱP2のゲート電極に印加する構成と
することで、入力信号φ1 に対する出力信号Ｖo の遅延
を減少させると共に、入力信号をただ一相とした回路で
ある。
て、説明する。図３に回路図を示す本実施の形態の昇圧
回路は、第１の実施の形態の昇圧回路における入力信号
φ2 の代りとして、入力信号φ1 によってｐＭＯＳトラ
ンジスタＱP4或いはｎＭＯＳトランジスタＱN5を介し
て、ｐＭＯＳトランジスタＱP1のゲート電極Ｎ11に生じ
る信号を入力とするインバータ回路９の出力を、トラン
ジスタＱP6，ＱN7，ＱP2のゲート電極に印加する構成と
することで、入力信号φ1 に対する出力信号Ｖo の遅延
を減少させると共に、入力信号をただ一相とした回路で
ある。
【００２７】
【発明の効果】以上説明したように、本発明は、昇圧用
の容量と、その容量に電源端子から電荷を蓄積させるた
めの充電用の絶縁ゲート型電界効果トランジスタと、容
量の一方の電極の電圧を切り替える手段と、容量の他方
の電極と出力端子との間を接・断する出力用の絶縁ゲー
ト型電界効果トランジスタとを含み、外部から入力され
る第１の二値制御信号に応じて容量を充電した後、外部
から入力される第２の二値制御信号に応じて充電状態に
ある容量の一方の電極の電圧を接地電位からこれより高
い他の電圧に切り替えることにより、容量の他方の電極
の電圧を電源電圧以上に昇圧し、その昇圧した電圧を、
出力用の絶縁ゲート型トランジスタを介して、出力端子
に取り出す構成の昇圧回路に対し、充電用の絶縁ゲート
型電界効果トランジスタ及び出力用の絶縁ゲート型電界
効果トランジスタに、ｐチャネル型の絶縁ゲート型電界
効果トランジスタを用いていると共に、出力用のｐチャ
ネル型絶縁ゲート型電界効果トランジスタのゲート電極
に、電源電圧を定常的に与えている。これにより本発明
によれば、電源電圧以上の昇圧電圧と接地電圧とを切り
替えて出力可能な昇圧回路において、従来の昇圧回路と
同等の昇圧電圧の出力を、より素子数の少い回路構成で
実現でき、チップ面積を縮小することが可能である。
の容量と、その容量に電源端子から電荷を蓄積させるた
めの充電用の絶縁ゲート型電界効果トランジスタと、容
量の一方の電極の電圧を切り替える手段と、容量の他方
の電極と出力端子との間を接・断する出力用の絶縁ゲー
ト型電界効果トランジスタとを含み、外部から入力され
る第１の二値制御信号に応じて容量を充電した後、外部
から入力される第２の二値制御信号に応じて充電状態に
ある容量の一方の電極の電圧を接地電位からこれより高
い他の電圧に切り替えることにより、容量の他方の電極
の電圧を電源電圧以上に昇圧し、その昇圧した電圧を、
出力用の絶縁ゲート型トランジスタを介して、出力端子
に取り出す構成の昇圧回路に対し、充電用の絶縁ゲート
型電界効果トランジスタ及び出力用の絶縁ゲート型電界
効果トランジスタに、ｐチャネル型の絶縁ゲート型電界
効果トランジスタを用いていると共に、出力用のｐチャ
ネル型絶縁ゲート型電界効果トランジスタのゲート電極
に、電源電圧を定常的に与えている。これにより本発明
によれば、電源電圧以上の昇圧電圧と接地電圧とを切り
替えて出力可能な昇圧回路において、従来の昇圧回路と
同等の昇圧電圧の出力を、より素子数の少い回路構成で
実現でき、チップ面積を縮小することが可能である。
【００２８】又、論理和回路を付加することにより、制
御信号の状態遷移から出力信号の出力までの遅延時間が
出力用のトランジスタのしきい値電圧に依存しないよう
にして、動作速度を高速化させることができる。
御信号の状態遷移から出力信号の出力までの遅延時間が
出力用のトランジスタのしきい値電圧に依存しないよう
にして、動作速度を高速化させることができる。
【００２９】更に、第２の二値制御信号を外部から入力
するのに替えて、第１の二値制御信号から生成するよう
にして入力信号を一相とすることで、第１の制御信号の
状態遷移から出力信号の出力までの遅延時間を短縮して
高速化するとともに、第２の制御信号の配線を不要とし
て、チップ上での占有面積を更に縮小することができ
る。
するのに替えて、第１の二値制御信号から生成するよう
にして入力信号を一相とすることで、第１の制御信号の
状態遷移から出力信号の出力までの遅延時間を短縮して
高速化するとともに、第２の制御信号の配線を不要とし
て、チップ上での占有面積を更に縮小することができ
る。
【図１】本発明の第１の実施の形態による昇圧回路の回
路図および、その動作時の波形を示すタイミングチャー
ト図である。
路図および、その動作時の波形を示すタイミングチャー
ト図である。
【図２】本発明の第２の実施の形態による昇圧回路の回
路図である。
路図である。
【図３】本発明の第３の実施の形態による昇圧回路の回
路図である。
路図である。
【図４】従来の技術による昇圧回路の一例の回路図であ
る。
る。
８ オア回路 ９ インバータ回路 ２０ 遅延信号発生回路 ７０ 制御回路
Claims (8)
- 【請求項１】 昇圧用の容量と、 その容量に電源端子から電荷を蓄積させるための充電用
の第１の絶縁ゲート型電界効果トランジスタと、 前記容量の一方の電極の電圧を切り替える第１の切替え
手段と、 前記容量の他方の電極と出力端子との間を接・断する出
力用の第２の絶縁ゲート型電界効果トランジスタ及び前
記出力端子と接地端子との間を前記第２の絶縁ゲート型
電界効果トランジスタとは相補に接・断する出力用の第
３の絶縁ゲート型電界効果トランジスタとを備える第２
の切替え手段とを含み、 外部から入力される第１の二値制御信号に応じて、前記
出力端子を接地端子に接続した状態で前記容量を充電し
た後、外部から入力される第２の二値制御信号に応じ
て、充電状態にある前記容量の前記一方の電極の電圧を
接地電圧からこれより高い他の電圧に切り替えて前記容
量の他方の電極の電圧を電源電圧以上に昇圧すると共
に、前記出力端子を接地端子から前記容量の他方の電極
に切り替えて接続することにより、出力端子から接地電
圧と昇圧電圧とを切替え可能に出力する昇圧回路におい
て、 前記充電用の第１の絶縁ゲート型電界効果トランジスタ
及び前記出力用の第２の絶縁ゲート型電界効果トランジ
スタにｐチャネル型の絶縁ゲート型電界効果トランジス
タを用いると共に、前記第２の絶縁ゲート型電界効果ト
ランジスタのゲート入力として電源電圧を定常的に与え
ることを特徴とする昇圧回路。 - 【請求項２】 請求項１記載の昇圧回路において、 前記出力用の第２の絶縁ゲート型電界効果トランジスタ
のゲート電極に電源電圧を定常的に与えるのに替えて、
前記第１の二値制御信号及び前記第２の二値制御信号の
論理和信号を、前記第２の絶縁ゲート型電界効果トラン
ジスタのゲート入力とすることを特徴とする昇圧回路。 - 【請求項３】 請求項１記載の昇圧回路において、 前記第２の二値制御信号を外部から入力するのに替え
て、前記第１の二値制御信号を遅延手段に入力し、前記
遅延手段の出力信号を前記第１の切替え手段の制御入力
及び前記第２の絶縁ゲート型電界効果トランジスタの前
記定常的電源電圧 に代るゲート入力とすることを特徴と
する昇圧回路。 - 【請求項４】 昇圧用の容量と、 外部から入力される第１の二値制御信号に応じて、前記
容量の第１電極を電源端子と接続し、前記容量の第２電
極との間に生じる電位差に応じた電荷を前記容量に充電
するｐチャネル型の第１の絶縁ゲート型電界効果トラン
ジスタと、 外部から入力される第２の二値制御信号に応じて、前記
容量の第２電極の電圧を接地電圧から前記電源電圧に切
り替えることで、前記充電された容量の第１電極の電圧
を電源電圧以上に昇圧する昇圧手段と、 前記第１の二値制御信号に応じて前記第１の絶縁ゲート
型電界効果トランジスタのゲート電極を前記容量の第１
電極に接続することで、前記第１の絶縁ゲート型電界効
果トランジスタのゲート電圧を前記容量の第１電極の前
記昇圧された電圧と同電圧として前記第１の絶縁ゲート
型電界効果トランジスタを遮断状態とすることにより、
前記容量の第１電極の前記昇圧された電圧を保持せしめ
る逆流防止手段と、 出力端子と前記容量との間を接・断するｐチャネル型の
絶縁ゲート型電界効果トランジスタであってゲート電極
に電源電圧を定常的に与えられる第２の絶縁ゲート型電
界効果トランジスタと、出力端子と接地端子との間を前
記第２の絶縁ゲート型電界効果トランジスタとは相補に
接・断するｎチャネル型の第３の絶縁ゲート型電界効果
トランジスタとを含み、出力端子を前記第２の二値制御
信号に応じて、接地端子から前記容量の第１電極に切り
替えて接続することで、出力電圧を接地電圧から昇圧電
圧に切り替える切替え手段とを備えることを特徴とする
昇圧回路。 - 【請求項５】 昇圧用の容量と、 その容量の第１電極と電源端子との間に電流経路をなす
ように接続されたｐチャネル型の第１のＭＯＳ型電界効
果トランジスタと、 前記第１のＭＯＳ型電界効果トランジスタのゲート電極
を、外部から与えられる第１の二値制御信号に応じて、
接地端子又は前記容量の第１電極に切り替えて接続する
第１のスイッチ手段と、 前記容量の第２電極を、外部から入力される第２の二値
制御信号に応じて、接地端子又は前記電源端子に切り替
えて接続する第２のスイッチ手段と、 前記容量の第１電極と出力端子との間の電流経路を接・
断するｐチャネル型のＭＯＳ型電界効果トランジスタで
あって、ゲート電極に電源電圧が定常的に与えられる第
２のＭＯＳ型電界効果トランジスタと、 前記出力端子と接地端子との間の電流経路を接・断する
ｎチャネル型の第３のＭＯＳ型電界効果トランジスタと
を含み、 前記二つの二値制御信号の状態によって定まるプリチャ
ージの期間において、前記容量の第２電極を接地端子に
接続すると共に、前記第１のＭＯＳ型電界効果トランジ
スタを、そのゲート電極を接地端子に接続することによ
り導通状態として、前記容量を電源電圧に充電し、前記
第３のＭＯＳ型電界効果トランジスタを導通状態として
出力端子を接地端子に接続することで出力端子に接地電
圧を出力し、 前記プリチャージの期間に続く能動期間において、前記
容量の第２電極を前記電源端子に切り替えると共に、前
記第１のＭＯＳ型電界効果トランジスタを、そのゲート
電極を前記容量の第１電極に切り替えて接続することに
より遮断状態として、前記容量の第１電極の電圧を電源
電圧以上に昇圧し、前記第３のＭＯＳ型電界効果トラン
ジスタを遮断状態とすることで出力端子を接地端子から
切り離し、前記第２のＭＯＳ型電界効果トランジスタを
介して前記昇圧された電圧を前記出力端子に出力するこ
とにより、出力端子から接地電圧と昇圧電圧とを切替え
可能に出力する昇圧回路。 - 【請求項６】 請求項５記載の昇圧回路において、 前記第１のスイッチ手段を、前記第１のＭＯＳ型電界効
果トランジスタのゲート電極と前記容量の第１電極との
間に電流経路をなすように接続され、ゲート入力として
前記第１の二値制御信号を与えられるｐチャネル型の第
４のＭＯＳ型電界トランジスタと、前記第１のＭＯＳ型
電界効果トランジスタのゲート電極と接地端子との間に
電流経路をなすように接続され、ゲート入力として前記
第１の二値制御信号を与えられるｎチャネル型の第５の
ＭＯＳ型電界効果トランジスタとで構成し、 前記第２のスイッチ手段を、前記容量の第２電極と前記
電源端子との間に電流経路をなすように接続され、ゲー
ト入力として前記第２の二値制御信号を与えられるｐチ
ャネル型の第６のＭＯＳ型電界効果トランジスタと、前
記容量の第２電極と接地端子との間に電流経路をなすよ
うに接続され、ゲート入力として前記第２の二値制御信
号を与えられるｎチャネル型の第７のＭＯＳ型電界効果
トランジスタとで構成すると共に、 前記第３の ＭＯＳ型電界効果トランジスタのゲート入力
として前記第１の二値制御信号を与える構成としたこと
を特徴とする昇圧回路。 - 【請求項７】 請求項６記載の昇圧回路において、 前記第２のＭＯＳ型電界効果トランジスタのゲート入力
として、前記電源電圧を定常的に与えるのに替えて、前
記第１の二値制御信号と前記第２の二値制御信号との論
理和信号を与えること特徴とする昇圧回路。 - 【請求項８】 請求項６記載の昇圧回路において、 前記第２の二値制御信号を外部から入力するのに替え
て、前記第１の二値制御信号によって前記第１のＭＯＳ
型電界効果トランジスタのゲート電極に表われる信号の
反転信号を生成し、その反転信号を前記第２のスイッチ
手段を構成する前記第６及び第７のＭＯＳ型電界効果ト
ランジスタのゲート入力とすると共に、前記第２のＭＯ
Ｓ型電界効果トランジスタのゲート入力を電源電圧一定
とするのに替えて、前記生成した反転信号を与える構成
としたことを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282943A JP2833544B2 (ja) | 1995-10-31 | 1995-10-31 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282943A JP2833544B2 (ja) | 1995-10-31 | 1995-10-31 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09131048A JPH09131048A (ja) | 1997-05-16 |
| JP2833544B2 true JP2833544B2 (ja) | 1998-12-09 |
Family
ID=17659129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282943A Expired - Fee Related JP2833544B2 (ja) | 1995-10-31 | 1995-10-31 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833544B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666430B2 (ja) * | 1987-08-21 | 1994-08-24 | 富士電機株式会社 | 電圧逓倍用半導体回路装置 |
| JPH06327236A (ja) * | 1991-11-01 | 1994-11-25 | Seiko Epson Corp | 昇圧方法 |
-
1995
- 1995-10-31 JP JP7282943A patent/JP2833544B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09131048A (ja) | 1997-05-16 |
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