JP3389295B2 - Ｃｍｏｓバッファ回路 - Google Patents

Ｃｍｏｓバッファ回路

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JP3389295B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ソース端子で動作電圧
源と、また基板端子でポンプ電圧源と接続されているｐ
チャネルＭＯＳトランジスタと、それに直列に接続され
ており、ソース端子で基準電位と、またドレイン端子で
出力端子と接続されている第１のｎチャネルＭＯＳトラ
ンジスタとを有するＣＭＯＳバッファ回路に関する。
【０００２】
【従来の技術】たとえば文献“メガビットＤＲＡＭ用の
ＣＭＯＳ出力バッファ”、ＩＥＥＥ雑誌・固体回路編、
第２３巻、第３号、１９８８年６月に記載されているよ
うに、このようなＣＭＯＳ回路の大きな問題は、それが
いわゆるラッチ‐アップ現象に関して大きい感度を有す
ることにある。
【０００３】その際に、出力端子における電圧が動作電
圧およびトランジスタのベース‐エミッタ間電圧の和よ
りも大きくなるとき、または基準電位およびトランジス
タのベース‐エミッタ間電圧の差よりも小さくなると
き、寄生的なサイリスタが点弧され得る。
【０００４】この寄生的サイリスタの点弧は、ＣＭＯＳ
回路が位置しているチップの損傷に通ずるであろうか
ら、ラッチ‐アップを防止するための適切な対策が講じ
られなければならない。
【０００５】ｎチャネルＭＯＳトランジスタの基板端子
を基準電位よりも小さい、またはそれに等しい電圧に接
続し、またｐチャネルＭＯＳトランジスタの基板端子を
動作電圧よりも大きい電圧に接続するのが通常である。
それによって正常な作動中にラッチ‐アップの生起が防
止され得る。
【０００６】しかし両基板電圧は動作電圧から導き出さ
れ、またいわゆるポンプ回路により発生されるので、こ
れらの電圧が動作電圧のスイッチオンの後にそれらの最
終値に到達するまでに或る時間がかかる。この時間中
に、ＣＭＯＳバッファ回路の出力端子に相応のレベルが
与えられているならば、依然として寄生的サイリスタの
点弧が可能である。
【０００７】
【発明が解決しようとする課題】本発明の課題は、動作
電圧のスイッチオンとポンプ電圧の作用の開始との間に
もラッチ‐アップの生起を防止することである。
【０００８】
【課題を解決するための手段】この課題は、特許請求の
範囲の請求項１に記載された構成により達成される。
【０００９】この第２のｎチャネルＭＯＳトランジスタ
は、ポンプ電圧がその定格値に達する以前に、出力端子
に与えられている電圧がｐチャネルＭＯＳトランジスタ
に通過接続されることを防止する。こうしてラッチ‐ア
ップが確実に防止される。
【００１０】本発明によるＣＭＯＳバッファ回路におい
ては、ｐチャネルＭＯＳトランジスタのソース端子と基
板端子との間に、低いしきい電圧を有する導通方向の極
性の第１のダイオードが接続されている。
【００１１】このダイオードは一方では、動作電圧と接
続されており、ベース‐エミッタ‐ダイオードが低いし
きい電圧を有する本発明によるダイオードに並列に接続
されている寄生的トランジスタが通過接続することを防
止し、他方ではこのダイオードを介して、ｐチャネルＭ
ＯＳトランジスタが集積されている凹部のキャパシタン
スがほぼ動作電圧に充電され、従ってさもなければ凹部
キャパシタンスを充電しなければならないであろうポン
プ電圧源がより少なく負荷され、またこうしてより速く
その定格電圧に到達する。
【００１２】本発明の別の有利な実施例では、ポンプ電
圧源とｐチャネルＭＯＳトランジスタの基板端子との間
に導通方向の極性の第２のダイオードが接続されてい
る。この第２のダイオードはポンプ電圧源を凹部から脱
結合し、それによって第１のダイオードの特性に課せら
れる要求が減ぜられ得る。
【００１３】第２のｎチャネルＭＯＳトランジスタのゲ
ート‐キャパシタンスを凹部キャパシタンスから脱結合
するため、有利な仕方でさらに、ｐチャネルＭＯＳトラ
ンジスタの基板端子と第２のｎチャネルＭＯＳトランジ
スタのゲート端子との間に導通方向の極性の第３のダイ
オードが接続されている。この第３のダイオードは、加
えて、有利な仕方でゲート‐酸化物‐ストレスを減ず
る。
【００１４】３つのダイオードがｎチャネルＭＯＳトラ
ンジスタにより形成されていることは目的にかなってい
る。
【００１５】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【００１６】図１には、ソース端子Ｓ１で動作電圧源Ｖ
CCと接続されているｐチャネルＭＯＳトランジスタ１を
有するＣＭＯＳバッファ回路が示されている。このＰＭ
ＯＳトランジスタ１に直列に、ソース端子Ｓ２で基準電
位ＶSSと、またドレイン端子Ｄ２で出力端子Ａと接続さ
れている第１のｎチャネルＭＯＳトランジスタ２が接続
されている。ＰＭＯＳトランジスタ１とＮＭＯＳトラン
ジスタ２との間に、これらに直列に第２のｎチャネルＭ
ＯＳトランジスタ３が配置されている。そのゲート端子
Ｇ３はＰＭＯＳトランジスタ１の基板端子Ｂと同じくポ
ンプ電圧源ＶBBと接続されている。ＰＭＯＳトランジス
タ１および第１のＮＭＯＳトランジスタ２の両ゲート端
子Ｇ１、Ｇ２は絶縁されて示されている。しかしそれら
は相互に接続されていてもよく、それによってＣＭＯＳ
インバータが形成されよう。
【００１７】第２のＮＭＯＳトランジスタ３は、動作電
圧ＶCCから供給されるポンプ電圧源ＶBBがその最終値に
達したときに初めて、出力端子ＡをＰＭＯＳトランジス
タ１のドレイン端子Ｄ１と接続する。こうして、出力端
子Ａにおける過度に高い電位または過度に低い電位が、
図１に示されているＣＭＯＳ回路に基づいて基板のなか
に生ずる寄生的サイリスタを点弧することはあり得な
い。
【００１８】図２には、図１に示されているＣＭＯＳバ
ッファ回路の本発明による改善が示されている。ここで
は追加的にＰＭＯＳトランジスタ１のソース端子Ｓ１が
基板端子Ｂと、ＮＭＯＳトランジスタにより形成された
第１のダイオード４を介して接続されている。このダイ
オード４は、回路全体が集積されている基板のなかにＰ
ＭＯＳトランジスタ１が形成されている凹部が動作電圧
源ＶCCにより充電され、従ってポンプ電圧源ＶBBがより
速く投入されるようにする。さらにこのダイオード４は
寄生的なバイポーラトランジスタの通過接続を防止す
る。なぜならば、そのしきい電圧がこの寄生的トランジ
スタのベース‐エミッタ間電圧よりも低いからである。
【００１９】ポンプ電圧源ＶBBはたいてい基板上のバッ
ファ回路から遠く離れて形成されており、またこうして
長い導線を介して基板端子Ｂと接続されているので、同
じくｎ‐ＭＯＳトランジスタにより形成されており基板
端子Ｂの近くに配置されている第２のダイオード５が、
この導線のキャパシタンスが動作電圧源ＶCCから充電さ
れなければならないことを防止する。
【００２０】凹部のキャパシタンスを第２のＮＭＯＳト
ランジスタ３のゲートＧ３のゲート‐キャパシタンスか
ら脱結合するため、同じくＮＭＯＳトランジスタにより
形成されている第３のダイオード６がＰＭＯＳトランジ
スタ１の基板端子Ｂと第２のＮＭＯＳトランジスタ３の
ゲート端子Ｇ３との間に配置されている。
【図面の簡単な説明】
【図１】ＣＭＯＳバッファ回路の概要を示す回路図。
【図２】本発明によるＣＭＯＳバッファ回路の実施例。
【符号の説明】
１ ｐチャネルＭＯＳトランジスタ ２ 第１のｎチャネルＭＯＳトランジスタ ３ 第２のｎチャネルＭＯＳトランジスタ ４ 第１のダイオード ５ 第２のダイオード ６ 第３のダイオード Ａ 出力端子 Ｂ 基板端子 Ｄ１、Ｄ２ ドレイン端子 Ｇ１〜Ｇ３ ゲート端子 Ｓ１、Ｓ２ ソース端子 ＶBB ポンプ電圧源 ＶCC 動作電圧源 ＶSS 基準電位
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00,17/00

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソース端子（Ｓ１）で動作電圧源
    （ＶCC）と、また基板端子（Ｂ）でポンプ電圧源
    （ＶBB）と接続されているｐチャネルＭＯＳトランジス
    タ（１）と、 それに直列に接続されており、ソース端子（Ｓ２）で基
    準電位（ＶSS）と、またドレイン端子（Ｄ２）で出力端
    子（Ａ）と接続されている第１のｎチャネルＭＯＳトラ
    ンジスタ（２）と、 前記ｐチャネルＭＯＳトランジスタ（１）と前記第１の
    ｎチャネルＭＯＳトランジスタ（２）との間にこれらと
    直列に接続されており、またそのゲート端子（Ｇ３）が
    前記ポンプ電圧源（Ｖ BB ）と接続されている第２のｎチ
    ャネルＭＯＳトランジスタ（３）と、 を有するＣＭＯＳバッファ回路において、 前記ｐチャネルＭＯＳトランジスタ（１）のソース端子
    （Ｓ１）と基板端子（Ｂ）との間に、導通方向の極性の
    第１のダイオード（４）が接続されている ことを特徴と
    するＣＭＯＳバッファ回路。
  2. 【請求項２】 前記第１のダイオード（４）は、前記ｐ
    チャネルＭＯＳトランジスタ（１）よりも低いしきい電
    圧を有することを特徴とする請求項１記載のＣＭＯＳバ
    ッファ回路。
  3. 【請求項３】 ポンプ電圧源（ＶBB）とｐチャネルＭＯ
    Ｓトランジスタ（１）の基板端子（Ｂ）との間に導通方
    向の極性の第２のダイオード（５）が接続されているこ
    とを特徴とする請求項２記載のＣＭＯＳバッファ回路。
  4. 【請求項４】 ｐチャネルＭＯＳトランジスタ（１）の
    基板端子（Ｂ）と第２のｎチャネルＭＯＳトランジスタ
    （３）のゲート端子（Ｇ３）との間に導通方向の極性の
    第３のダイオード（６）が接続されていることを特徴と
    する請求項２または３記載のＣＭＯＳバッファ回路。
  5. 【請求項５】 ダイオード（４、５、６）がｎチャネル
    ＭＯＳトランジスタにより形成されていることを特徴と
    する請求項１ないし４の１つに記載のＣＭＯＳバッファ
    回路。
JP25256693A 1992-09-16 1993-09-13 Ｃｍｏｓバッファ回路 Expired - Lifetime JP3389295B2 (ja)

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JPH07307659A JPH07307659A (ja) 1995-11-21
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