KR100238499B1 - 시모스(cmos) 버퍼회로 - Google Patents

시모스(cmos) 버퍼회로 Download PDF

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Abstract

CMOS 버퍼회로는 동작전압 소스에 연결된 소스단자와, 펌프전압 소스에 연결된 기판단자를 가지는 p 채널 MOS 트랜지스터를 포함한다. 제 1의 n 채널 MOS 트랜지스터는 p 채널 MOS 트랜지스터와 직렬로 연결되며, 기준전위에 연결된 소스단자와 출력단자에 연결된 드레인단자를 가진다. 제 2 n 채널 MOS 트랜지스터는 p 채널 MOS 트랜지스터 및 제 1 n 채널 MOS 트랜지스터 사이에 직렬로 연결된다. 제 2 n 채널 MOS 트랜지스터는 펌프전압 소스에 연결된 게이트 단자를 가진다.

Description

시모스(CMOS) 버퍼회로
제1도는 본 발명의 CMOS 버퍼회로의 제 1실시예의 개략회로도.
제2도는 본 발명의 CMOS 버퍼회로의 제 2의 바람직한 변형예의 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : PMOS 트랜지스터 2 : 제 1NMOS 트랜지스터
3 : 제 2NMOS 트랜지스터 4 : 제 1다이오드
5 : 제 2다이오드 6 : 제 3다이오드
본 발명은 시모스(CMOS) 버퍼회로에 관한 것으로서, 특히 동작전압소스에 연결된 소스단자와 펌프전압소스에 연결된 기판단자를 가지는 p 채널 MOS 트랜지스터와, 그와 직렬로 연결되고 기준전위에 연결된 소스단자와 출력단자에 연결된 드레인 단자를 가지는 n 채널 모스트랜스터를 포함하는 CMOS 버퍼회로에 관한 것이다.
IEEE Journal of Solid-State Circuits, Vol. 23, No. 3 1988년 6월에 실린 논문 "CMOS Output Buffers for Megabit DRAM's" 등에 공지된 바와같이, CMOS 회로에서 주요한 문제는 그들이 소위 래치업 현상에 대해 상당한 민감성을 가진다는 것이다.
그 공정에서 기생 다이리스터는 그 출력단자 전압이 트랜지스터의 동작전압 및 베이스 대 에미터 전압의 합보다 더 크거나, 또는 트랜지스터의 기준전위 및 베이스대 에미터 전압 사이의 차보다 작을 경우 타버릴 수도 있다.
이 기생 다이리스터의 연소는 CMOS 회로가 배치된 칩을 파괴시키기 때문에, 래치업을 막는 적당한 설비가 있어야 한다.
n 채널 MOS 트랜지스터의 기판단자를 기준 전위 이하의 전압에 연결시키는 것과, p 채널 MOS 트랜지스터의 기판단자를 동작전압 보다 더 큰 전압에 연결시키는 것은 통상적인 일이다. 정상동작시, 그것은 래치업 발생을 막을 수 있다.
그러나, 그 두기판 전압이 동작전압으로 부터 유도되고, 소위 펌프회로에 의해 발생되기 때문에, 동작전압이 턴온된 후 전압이 그 최종전압에 도달되기까지 일정한 시간이 경과하게 된다. 그 시간동안, 대응하는 레벨이 CMOS 버퍼회로의 출력단자에 존재할 경우 상기 기생 트랜지스터가 연소할 가능성이 계속 존재하게 된다.
따라서 본 발명의 목적은, 이 일반적 형태의 공지된 소자들의 상술된 문제점들을 극복한 것으로서, 동작전압의 턴온 및 펌프전압의 동작 시작 사이에서의 래치업 발생을 막는 그러한 CMOS 버퍼회로를 제공하고자 하는 것이다.
상기한 목적 및 또 다른 목적을 달성하기 위하여 본 발명에 따르면, 동작전압 소스에 연결된 소스단자와 펌프 전압 소스에 연결된 기판 단자를 가지는 p 채널 MOS 트랜지스터와 ; 상기 p 채널 MOS 트랜지스터와 직렬로 연결되고, 기준전위에 연결된 소스단자와 출력단자에 연결된 단자를 가지는 제 1 n 채널 MOS 트랜지스터와 ; 그리고, 상기 p 채널 MOS 트랜지스터 및 제 1 n 채널 MOS 트랜지스터 사이에 직렬로 열결되고, 상기 펌프전압 소스에 연결된 게이트 단자를 가지는 제 2 n 채널 MOS 트랜지스터를 포함하는 CMOS 버퍼회로가 제공된다.
제 2 n 채널 MOS 트랜지스터는, 펌프전압이 그 정상값에 도달하기 전에, 출력 단자에 걸린 전압이 p 채널 MOS 트랜지스터로 연결되는 것을 막아준다. 이것은 확실히 래치업을 막아준다.
본 발명에 따르면, 도전방향으로 분극되고, 낮은 드레쉬홀드 전압을 가지며, p 채널 MOS 트랜지스터의 소스단자 및 기판단자 사이에 연결된 제 1다이오드가 제공된다.
한편으로, 이 다이오드는, 상기 동작전압과 연결되어 있고 또한 낮은 드레쉬 홀드 전압을 가지는 본 발명의 다이오드에 평행한 베이스 대 에미터 다이오드를 가지는 기생 트랜지스터가, 스위치 연결되는 것을 막는다. 다른 한편으로는, 그 다이오드를 통하여 p 채널 MOS 트랜지스터가 통합된 웰의 커패시터는 실질적인 동작 전압으로 하전되고, 그리하여 한편으로 웰커패시터를 충전해야 하는 펌프전압 소스는 덜 긴장되고, 그러므로 그의 정상전압에 더 빨리 도달하게 된다.
본 발명이 또 다른 구성에 따르면, 도전방향으로 분극되고 또한 p 채널 MOS 트랜지스터의 펌프전압소스 및 기판단자 사이에 연결된 제 2 다이오드가 제공된다. 이 제 2다이오드는 웰로 부터 펌프전압 소스를 분리시키고, 그 결과 제 1다이오드의 특성이 덜 요구되게 된다.
본 발명의 또 다른 구성에 따르면, 웰커패시터로 부터 제 2 n 채널 MOS 트랜지스터의 게이트 커패시터를 분리시키기 위하여, 전도방향으로 분극되어 있고, 또한 p 채널 MOS 트랜지스터의 기판단자 및 n 채널 MOS 트랜지스터의 게이트단자 사이에 연결된 제 3다이오드가 제공된다. 이 제 3다이오드는 게이트 산화막 스트레스를 효과적으로 감소시킨다.
본 발명의 또다른 구성에 따르면, 세개의 다이오드가 n 채널 MOS 트랜지스터에 의하여 적당하게 형성된다.
본 발명의 특성으로 생각되는 다른 구조들은 수반되는 청구항으로 설정된다.
비록 본 발명이 CMOS 버퍼회로에서 실시예로 설명되긴 하였으나, 그것은 상세히 한정하는 것이 아니며, 그것은 본 발명의 기술사상으로 부터 벗어나지 않고 본 발명의 범위내에서 여러가지 변화가 만들어지기 때문이다.
본 발명의 동작방법 및 구성, 그리고 추가의 목적 및 효과에 관하여 도면을 참조로 하여 이하의 바람직한 실시예로서 설명하겠다.
제 1도를 보면, p 채널 MOS 트랜지스터(1)를 가지는 CMOS 버퍼회로가 도시되었다는 것을 알 수 있다. 그것은 동작전압소스(Vcc)에 연결된 소스단자(S1)을 가진다. 이 PMOS 트랜지스터(10에는 제 1 n 채널 MOS 트랜지스터(2)가 직렬로 연결되어 있으며, 그것은 기준전위(Vss)에 연결된 소스단자(S2)를 가지고, 출력단자(A)에 연결된 드레인단자(D2)를 가진다. 제 2 n 채널 MOS 트랜지스터(3)는 PMOS 트랜지스터(1) 및 NMOS 트랜지스터(2) 사이에 직렬로 배치된다. 상기 2 n 채널 MOS 트랜지스터(3)는 게이트 단자(G3)를 가지며, 그것은 PMOS 트랜지스터(1)의 기판단자(B)와 마찬가지로 펌프전압소스(VBB)에 연결된다. PMOS 트랜지스터(1) 및 제 1NMOS 트랜지스터(2)의 2개의 게이트 단자(G1, G2)는 고립되어 있는 것으로 도시된다. 그러나, 그들은 서로 연결되어 있으며, 그것은 CMOS 인버터를 형성한다.
제 2NMOS 트랜지스터(3)는, 동작전압(Vcc)에 의해 공급되는 펌프전압소스 VBB'이 그 최종값에 도달되었을 경우에만, 출력단자(A)를 PMOS 트랜지스터(1)의 드레인 단지(D1)에 연결시킨다. 이리하여, 출력단자(A)에서 지나치게 높거나 또는 지나치게 낮은 전위가 기생 다이리스터를 연소할 수 없게 되며, 그것은 제 1도에 도시된 CMOS 회로의 결과로서 기판에 생성된다.
제 2도는 제 1도에 도시된 CMOS 버퍼회로에 대한 본 발명의 추가의 구성을 도시한다. 제 2도에서, PMOS 트랜지스터(1)의 소스단자(S1)는 n-MOS 트랜지스터에 의해 형성된 제 1다이오드(4)를 통하여 기판단자(B)에 추가로 연결된다. 이 다이오드(4)는, 기판에서 PMOS 트랜지스터(1)가 형성되고 있고 상부에는 전체회로가 집적되어 있는 그러한 웰이 동작저압소스(VCC)에 의해 하전되고, 그리하여 펌프전압소스(VBB)가 더 빨리 작동할 수 있도록 한다. 더우기, 이 제 1다이오드(4)는 기생 바이폴라 트랜지스터가 스위치 연결되는 것을 막는데, 그 이유는 그의 드레쉬홀드 전압이 이 기생트랜지스터의 베이스 대 에미터 전압보다 더 낮기 때문이다.
펌프전압소스(VBB)가 기판상에 버퍼회로로 부터 보통 멀리 떨어져 형성되고 그리하여, 긴 라인을 통하여 기판단자(B)에 연결되기 때문에, NMOS 트랜지스터에 의해 형성되고 기판단자(B) 근처에 배치되어 있는 제 2다이오드(5)는 이 라인의 커패시터가 동작전압소스(VCC)에 의해 하전되는 것을 막는다.
제 2NMOS 트랜지스터(3)의 게이트(G3)의 게이트 커패시터로 부터 웰의 커패시터를 분리하기 위하여, NMOS 트랜지스터에 의해 형성된 제 3다이오드(6)는 PMOS 트랜지스터(1)의 기판단자(B) 및 제 2NMOS 트랜지스터(3)의 게이트단자(G3) 사이에 배치된다.

Claims (9)

  1. 동작전압 소스에 연결된 소스단자와, 펌프전압 소스에 연결된 기판단자를 가지는 p 채널 MOS 트랜지스터와 ; 상기 p 채널 MOS 트랜지스터와 직렬로 연결되고, 기준전위에 연결된 소스단자와 출력단자에 연결된 드레인 단자를 가지는 제 1 n 채널 MOS 트랜지스터와 ; 그리고 상기 p 채널 MOS 트랜지스터 및 상기 제 1 n 채널 MOS 트랜지스터 사이에 직렬로 연결되며, 상기 펌프전압소스에 연결된 게이트 단자를 가지는 제 2 n 채널 MOS 트랜지스터를 포함함을 특징으로 하는 CMOS 버퍼회로.
  2. 제1항에 있어서, 상기 p 채널 MOS 트랜지스터의 소스단자 및 기판단자 사이에 연결되어 있으며, 도전방향으로 분극되고, 낮은 드레쉬홀드 전압을 가지는 그러한 다이오드를 포함함을 특징으로 하는 CMOS 버퍼회로.
  3. 제2항에 있어서, 상기 p 채널 MOS 트랜지스터의 펌프전압소소 및 기판단자 사이에 연결되어 있으며, 도전방향으로 분극되는 그러한 또다른 다이오드를 포함함을 특징으로 하는 CMOS 버퍼회로.
  4. 제2항에 있어서, 상기 p 채널 MOS 트랜지스터의 기판단자와 상기 제 2 n 채널 MOS 트랜지스터의 게이트 단자 사이에 연결되며, 도전방향으로 분극되는 그러한 추가의 다이오드를 포함함을 특징으로 하는 CMOS 버퍼회로.
  5. 제3항에 있어서, 상기 p 채널 MOS 트랜지스터의 기판단자와 상기 제 2 n 채널 MOS 트랜지스터의 게이트 단자 사이에 연결되며, 도전방향으로 분극되는 그러한 추가의 다이오드를 포함함을 특징으로 하는 CMOS 버퍼회로.
  6. 제2항에 있어서, 상기 다이오드는 n 채널 MOS 트랜지스터에 의해 형성됨을 특징으로 하는 CMOS 버퍼회로.
  7. 제3항에 있어서, 상기 다이오드는 n 채널 MOS 트랜지스터에 의해 형성됨을 특징으로 하는 CMOS 버퍼회로.
  8. 제4항에 있어서, 상기 다이오드는 n 채널 MOS 트랜지스터에 의해 형성됨을 특징으로 하는 CMOS 버퍼회로.
  9. 제5항에 있어서, 상기 다이오드는 n 채널 MOS 트랜지스터에 의해 형성됨을 특징으로 하는 CMOS 버퍼회로.
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