JP3160449B2 - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
ドレイン・ソース間降伏電圧を改善し、アバランシェ降
伏（ブレークダウン）が生じないようにしたトランジス
タ回路に関する。
ドレイン・ソース間降伏電圧を改善し、アバランシェ降
伏（ブレークダウン）が生じないようにしたトランジス
タ回路に関する。
【０００２】
【従来の技術】一般に、バイポーラ・トランジスタにお
いて、ベースをオープン状態にして、コレクタ・エミッ
タ間電圧を印加していくと、ある電圧でアバランシェ降
伏が起こり、コレクタ、エミッタ端子間に大電流が流れ
ることが知られている。これは、コレクタ・エミッタ間
の暗電流がベース領域での電子なだれ現象を引き起こ
し、過大な電流となって流れるのである。これは、例え
ば A.S.Groveの“Phisicsand Technology of Semicondu
ctor Devices ”(John Wiley and Sons,Inc.1976)の231
-233 頁に記載されている。
いて、ベースをオープン状態にして、コレクタ・エミッ
タ間電圧を印加していくと、ある電圧でアバランシェ降
伏が起こり、コレクタ、エミッタ端子間に大電流が流れ
ることが知られている。これは、コレクタ・エミッタ間
の暗電流がベース領域での電子なだれ現象を引き起こ
し、過大な電流となって流れるのである。これは、例え
ば A.S.Groveの“Phisicsand Technology of Semicondu
ctor Devices ”(John Wiley and Sons,Inc.1976)の231
-233 頁に記載されている。
【０００３】一方、本発明者らは、バックゲート・バイ
アス効果補償を行ったＮＭＯＳ出力回路（特願平３−１
８７５６９号）を、すでに提案している。図５に非反転
トライステート出力回路、図６に非反転バイステート出
力回路を例として示す。
アス効果補償を行ったＮＭＯＳ出力回路（特願平３−１
８７５６９号）を、すでに提案している。図５に非反転
トライステート出力回路、図６に非反転バイステート出
力回路を例として示す。
【０００４】図５は、ノア回路ＮＯＲ１、ＮＯＲ２によ
り、トランジスタＮ３、Ｎ４を制御し、入力ＩＮ１と同
相出力ＯＴ１を出力するか、出力ＯＴ１を高インピーダ
ンス状態とする制御を行う。
り、トランジスタＮ３、Ｎ４を制御し、入力ＩＮ１と同
相出力ＯＴ１を出力するか、出力ＯＴ１を高インピーダ
ンス状態とする制御を行う。
【０００５】図６は、インバータＩＶ１、ＩＶ２でトラ
ンジスタＮ３、Ｎ４を制御し、出力ＯＴ１に入力ＩＮと
同相の信号を出力している。図６では、出力ＯＴ１は抵
抗でＶｃｃ２にプルアップされている。この抵抗は、図
５の回路１１に相当する。
ンジスタＮ３、Ｎ４を制御し、出力ＯＴ１に入力ＩＮと
同相の信号を出力している。図６では、出力ＯＴ１は抵
抗でＶｃｃ２にプルアップされている。この抵抗は、図
５の回路１１に相当する。
【０００６】例えば、図５のＮＭＯＳ出力回路におい
て、電源Ｖｃｃ（＝Ｖｃｃ１）が接地電位Ｖｓｓにショ
ートされている場合、すなわち電源がオフ状態にされて
いる場合を考える。さらにＩ／ＯバスラインＯＴ１に
は、Ｖｃｃとは別の電源Ｖｃｃ２で駆動されている回路
１１からの信号が出力されて来るとする。つまりＩ／Ｏ
バスラインＯＴ１は、２系統（Ｖｃｃ＝Ｖｃｃ１、Ｖｃ
ｃ２）の電源系につながる回路によって、共有されてい
る。
て、電源Ｖｃｃ（＝Ｖｃｃ１）が接地電位Ｖｓｓにショ
ートされている場合、すなわち電源がオフ状態にされて
いる場合を考える。さらにＩ／ＯバスラインＯＴ１に
は、Ｖｃｃとは別の電源Ｖｃｃ２で駆動されている回路
１１からの信号が出力されて来るとする。つまりＩ／Ｏ
バスラインＯＴ１は、２系統（Ｖｃｃ＝Ｖｃｃ１、Ｖｃ
ｃ２）の電源系につながる回路によって、共有されてい
る。
【０００７】このときＶｃｃ＝Ｖｓｓなので、ＮＭＯＳ
トランジスタＮ３、Ｎ４、Ｎ５、Ｎ６１、Ｎ６２のゲー
ト（フロントゲート）電位は接地電位Ｖｓｓにあるの
で、これらのＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、
Ｎ６１、Ｎ６２は、ゲート・ソース間電圧Ｖｇｓ＝０Ｖ
であるから、オフしている。このことは、ＮＭＯＳトラ
ンジスタＮ３、Ｎ５のバックゲート（ノードＡ）は高イ
ンピーダンス状態にあることを意味している。従って、
ＮＭＯＳトランジスタＮ３のドレイン、バックゲート、
ソースで構成されるところの寄生のｎｐｎバイポーラト
ランジスタのベースは、オープン状態（オープン状態の
電位）にある。この状態でＩ／ＯバスラインＯＴ１に、
電源Ｖｃｃ２で駆動される回路１１からの信号が出力さ
れてくると、この信号が高レベルのときに、前述したア
バランシェ降伏が起こる。このときの降伏電圧は、ベー
スの不純物濃度などのデバイス構造によって決まるの
で、一旦デバイス構造を決めてしまうと、降伏電圧の改
善は難しい。
トランジスタＮ３、Ｎ４、Ｎ５、Ｎ６１、Ｎ６２のゲー
ト（フロントゲート）電位は接地電位Ｖｓｓにあるの
で、これらのＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、
Ｎ６１、Ｎ６２は、ゲート・ソース間電圧Ｖｇｓ＝０Ｖ
であるから、オフしている。このことは、ＮＭＯＳトラ
ンジスタＮ３、Ｎ５のバックゲート（ノードＡ）は高イ
ンピーダンス状態にあることを意味している。従って、
ＮＭＯＳトランジスタＮ３のドレイン、バックゲート、
ソースで構成されるところの寄生のｎｐｎバイポーラト
ランジスタのベースは、オープン状態（オープン状態の
電位）にある。この状態でＩ／ＯバスラインＯＴ１に、
電源Ｖｃｃ２で駆動される回路１１からの信号が出力さ
れてくると、この信号が高レベルのときに、前述したア
バランシェ降伏が起こる。このときの降伏電圧は、ベー
スの不純物濃度などのデバイス構造によって決まるの
で、一旦デバイス構造を決めてしまうと、降伏電圧の改
善は難しい。
【０００８】また、電源ＶｃｃをＶｓｓにショートした
直後を考えてみよう。ショート（電源オフ）直前にＶｃ
ｃレベルにあったノードの電圧は、Ｖｓｓ側に引っ張る
べきＮＭＯＳトランジスタがオフしているので、Ｖｃｃ
ノードとの間にある寄生ダイオードによってＶｓｓレベ
ルに向かうが、ダイオードの順方向電圧程度（０．４Ｖ
程度）以下の電圧に、すぐにはならない。この電圧に達
した後は、上記ノード電圧は、リーク電流によって徐々
にＶｓｓレベルに向かう。このことを例えば図５で見れ
ば、ノードＢがＶｃｃレベルにあり、例えばＮＭＯＳト
ランジスタＮ３がオンしている状態で、電源オフしてＶ
ｃｃ＝Ｖｓｓにした場合のノードＢの状態が、上述した
ケースである。
直後を考えてみよう。ショート（電源オフ）直前にＶｃ
ｃレベルにあったノードの電圧は、Ｖｓｓ側に引っ張る
べきＮＭＯＳトランジスタがオフしているので、Ｖｃｃ
ノードとの間にある寄生ダイオードによってＶｓｓレベ
ルに向かうが、ダイオードの順方向電圧程度（０．４Ｖ
程度）以下の電圧に、すぐにはならない。この電圧に達
した後は、上記ノード電圧は、リーク電流によって徐々
にＶｓｓレベルに向かう。このことを例えば図５で見れ
ば、ノードＢがＶｃｃレベルにあり、例えばＮＭＯＳト
ランジスタＮ３がオンしている状態で、電源オフしてＶ
ｃｃ＝Ｖｓｓにした場合のノードＢの状態が、上述した
ケースである。
【０００９】一方、ＮＭＯＳトランジスタＮ３のゲート
（ノードＢであり、図７のトランジスタＮ１００のゲー
トに相当）にわずかの電荷が残留している場合、以下で
述べられるように、寄生バイポーラトランジスタ（ソー
ス、バックゲート、ドレインで形成される）のアバラン
シェ降伏電圧が低下することは知られていない。
（ノードＢであり、図７のトランジスタＮ１００のゲー
トに相当）にわずかの電荷が残留している場合、以下で
述べられるように、寄生バイポーラトランジスタ（ソー
ス、バックゲート、ドレインで形成される）のアバラン
シェ降伏電圧が低下することは知られていない。
【００１０】例えば、バックゲート（この場合、Ｐウエ
ル基板）をオープン状態にしたＮＭＯＳトランジスタＮ
１００を用いた図７の測定回路で、ゲートにＶｇｓ＝０
Ｖ、０．２Ｖ、０．３Ｖ、０．４Ｖを印加したときのド
レイン・ソース間電圧Ｖｄｓとドレイン・ソース間電流
Ｉｄｓの関係を調べてみると、この事実（アバランシェ
降伏電圧の低下）が確認できる。ここで、ＮＭＯＳトラ
ンジスタＮ１００は、しきい値電圧Ｖｔｈ＝０．６Ｖ、
Ｗ／Ｌｅｆｆ＝６３０μｍ／１．０μｍ（Ｗはチャネル
幅、Ｌｅｆｆは実行チャネル長）のサンプルを用いた。
Ｂ１は、ドレイン・バックゲート・ソースで構成され
る、ＮＭＯＳトランジスタＮ１００に寄生するｎｐｎバ
イポーラトランジスタである。
ル基板）をオープン状態にしたＮＭＯＳトランジスタＮ
１００を用いた図７の測定回路で、ゲートにＶｇｓ＝０
Ｖ、０．２Ｖ、０．３Ｖ、０．４Ｖを印加したときのド
レイン・ソース間電圧Ｖｄｓとドレイン・ソース間電流
Ｉｄｓの関係を調べてみると、この事実（アバランシェ
降伏電圧の低下）が確認できる。ここで、ＮＭＯＳトラ
ンジスタＮ１００は、しきい値電圧Ｖｔｈ＝０．６Ｖ、
Ｗ／Ｌｅｆｆ＝６３０μｍ／１．０μｍ（Ｗはチャネル
幅、Ｌｅｆｆは実行チャネル長）のサンプルを用いた。
Ｂ１は、ドレイン・バックゲート・ソースで構成され
る、ＮＭＯＳトランジスタＮ１００に寄生するｎｐｎバ
イポーラトランジスタである。
【００１１】図８には、温度依存性（Ｔａ＝−４０、２
５、８５℃）も含めて、図７の測定結果を示す。これを
見れば、あるゲート電位から、電流が急激に流れること
が分かる。この非常に大きな電流（下記の降伏電流）が
流れるので、デバイス破壊を防止するため、測定では、
１０μＡで電流リミットをかけているが、このグラフの
特性の急俊な立ち上がりを見れば、降伏が起こっている
ことは充分に分かる。ゲート・ソース間電圧Ｖｇｓ＝０
Ｖのときは、バイポーラトランジスタそのもののアバラ
ンシェ降伏電圧が観測されるが、Ｖｇｓ＞０Ｖにする
と、降伏電圧が低くなることが分かる。
５、８５℃）も含めて、図７の測定結果を示す。これを
見れば、あるゲート電位から、電流が急激に流れること
が分かる。この非常に大きな電流（下記の降伏電流）が
流れるので、デバイス破壊を防止するため、測定では、
１０μＡで電流リミットをかけているが、このグラフの
特性の急俊な立ち上がりを見れば、降伏が起こっている
ことは充分に分かる。ゲート・ソース間電圧Ｖｇｓ＝０
Ｖのときは、バイポーラトランジスタそのもののアバラ
ンシェ降伏電圧が観測されるが、Ｖｇｓ＞０Ｖにする
と、降伏電圧が低くなることが分かる。
【００１２】図９に、図８の結果から得た、降伏電圧対
ゲート電位の関係を示す。即ちトランジスタＮ１００の
ゲートに正のゲート電圧を印加したことによって、ゲー
ト直下の半導体表面のエネルギー・バンド構造と電荷分
布が変化し、ゲート直下にサブ・スレッショルド電流が
流れ、この電流が引き金となって、より低いゲート電圧
Ｖｄｓにおいて、半導体表面でアバランシェ降伏が起こ
っているのである。
ゲート電位の関係を示す。即ちトランジスタＮ１００の
ゲートに正のゲート電圧を印加したことによって、ゲー
ト直下の半導体表面のエネルギー・バンド構造と電荷分
布が変化し、ゲート直下にサブ・スレッショルド電流が
流れ、この電流が引き金となって、より低いゲート電圧
Ｖｄｓにおいて、半導体表面でアバランシェ降伏が起こ
っているのである。
【００１３】また図５において、トランジスタＮ３のゲ
ートは共通ノードである。この事は、以下のような降伏
電圧の低下を引き起こす。図５において、電源Ｖｃｃを
Ｖｓｓにショートした直後に、トランジスタＮ５のゲー
ト電位に残留電位があった場合、そのサブ・スレッショ
ルド電流は、出力ノードＯＴ１の電位をもち上げて行っ
たとき、トランジスタＮ５のソース、ドレインを介して
Ａ点つまりＰウエル電位を持ち上げ、その電流は、なだ
れ降伏を引き起こすもとになるキャリアの役目をする。
従って、なだれ降伏電圧を引き下げ、なだれ降伏が生じ
やすくなる。
ートは共通ノードである。この事は、以下のような降伏
電圧の低下を引き起こす。図５において、電源Ｖｃｃを
Ｖｓｓにショートした直後に、トランジスタＮ５のゲー
ト電位に残留電位があった場合、そのサブ・スレッショ
ルド電流は、出力ノードＯＴ１の電位をもち上げて行っ
たとき、トランジスタＮ５のソース、ドレインを介して
Ａ点つまりＰウエル電位を持ち上げ、その電流は、なだ
れ降伏を引き起こすもとになるキャリアの役目をする。
従って、なだれ降伏電圧を引き下げ、なだれ降伏が生じ
やすくなる。
【００１４】以上のように、わずかな残留電位で、アバ
ランシェ降伏電圧は急激に下がる。これでは２電源系
（Ｖｃｃ＝Ｖｃｃ１、Ｖｃｃ２）で、一方の電源をオフ
させたとき（Ｖｃｃ＝Ｖｓｓのとき）の正常な動作は望
めない。
ランシェ降伏電圧は急激に下がる。これでは２電源系
（Ｖｃｃ＝Ｖｃｃ１、Ｖｃｃ２）で、一方の電源をオフ
させたとき（Ｖｃｃ＝Ｖｓｓのとき）の正常な動作は望
めない。
【００１５】また、たとえ残留電位がなくとも、Ｉ／Ｏ
バスラインＯＴ１にパルスを印加した場合、ＮＭＯＳト
ランジスタのゲートとソース及びドレインとの間で形成
されるミラー容量により、ゲートに電荷が注入される。
これによりトランジスタＮ３のゲート電位が上昇し、上
記残留電位がある場合と同じ状況になり、アバランシェ
降伏電圧は急激に下がる。これでは、２電源系（Ｖｃｃ
＝Ｖｃｃ１、Ｖｃｃ２）において、一方の電源をオフさ
せたとき（Ｖｃｃ＝Ｖｓｓのとき）の正常な動作は望め
ない。
バスラインＯＴ１にパルスを印加した場合、ＮＭＯＳト
ランジスタのゲートとソース及びドレインとの間で形成
されるミラー容量により、ゲートに電荷が注入される。
これによりトランジスタＮ３のゲート電位が上昇し、上
記残留電位がある場合と同じ状況になり、アバランシェ
降伏電圧は急激に下がる。これでは、２電源系（Ｖｃｃ
＝Ｖｃｃ１、Ｖｃｃ２）において、一方の電源をオフさ
せたとき（Ｖｃｃ＝Ｖｓｓのとき）の正常な動作は望め
ない。
【００１６】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、一方の電源系統を非通常状態（例
えば上述の電源オフでＶｃｃ＝Ｖｓｓの状態）にしたと
きでも、デバイス構造を変えること無く、わずかな数の
ＭＯＳトランジスタを追加するだけで、アバランシェ降
伏電圧を改善することができ、以てアバランシェ降伏を
防止することができるトランジスタ回路を提供するもの
である。
みてなされたもので、一方の電源系統を非通常状態（例
えば上述の電源オフでＶｃｃ＝Ｖｓｓの状態）にしたと
きでも、デバイス構造を変えること無く、わずかな数の
ＭＯＳトランジスタを追加するだけで、アバランシェ降
伏電圧を改善することができ、以てアバランシェ降伏を
防止することができるトランジスタ回路を提供するもの
である。
【００１７】
【課題を解決するための手段と作用】本発明は、電源端
子Ｖｃｃ、Ｖｓｓの一方と出力端子との間にチャネル導
電路が配置された第１のトランジスタと、前記出力端子
に接続され別電源電圧で駆動される別回路と、前記電源
端子のいずれか一方と前記第１のトランジスタのバック
ゲートとの間に接続され、前記第１のトランジスタの非
通常動作時にオンする第２のトランジスタとを具備した
ことを特徴とする。さらに本発明は、電源端子Ｖｃｃ、
Ｖｓｓの一方と出力端子との間にチャネル導電路が配置
された第１のトランジスタと、前記出力端子に接続され
別電源電圧で駆動される別回路と、前記電源端子のいず
れか一方と前記第１のトランジスタのフロントゲートと
の間にチャネル導電路が接続され、フロントゲートが前
記第１のトランジスタのバックゲートに接続されて、前
記第１のトランジスタが非通常動作時にオンする第３の
トランジスタとを具備したことを特徴とする。さらに本
発明は、電源端子Ｖｃｃ、Ｖｓｓの一方と出力端子との
間にチャネル導電路が配置された第１のトランジスタ
と、前記出力端子に接続され別電源電圧で駆動される別
回路と、前記第１のトランジスタのフロントゲートと前
記電源端子のいずれか一方との間にチャネル導電路が接
続され、フロントゲートが容量素子を介して前記出力端
子に接続され、前記第１のトランジスタの非通常動作時
に前記出力端子の電圧変化に応じてオンする第４のトラ
ンジスタとを具備したことを特徴とする。また本発明
は、電源端子の一方と出力端子との間にチャネル導電路
が配置された第１のトランジスタと、前記出力端子に接
続され別電源で駆動される別回路と、前記第１のトラン
ジスタのバックゲートと前記出力端子との間に直列接続
された第５、第６のトランジスタとを具備し、前記第５
のトランジスタは前記第１のトランジスタのフロントゲ
ートに接続され、前記第６のトランジスタは、前記第１
のトランジスタの通常動作時にオンすると共に非通常動
作時にオフするものであることを特徴とする。
子Ｖｃｃ、Ｖｓｓの一方と出力端子との間にチャネル導
電路が配置された第１のトランジスタと、前記出力端子
に接続され別電源電圧で駆動される別回路と、前記電源
端子のいずれか一方と前記第１のトランジスタのバック
ゲートとの間に接続され、前記第１のトランジスタの非
通常動作時にオンする第２のトランジスタとを具備した
ことを特徴とする。さらに本発明は、電源端子Ｖｃｃ、
Ｖｓｓの一方と出力端子との間にチャネル導電路が配置
された第１のトランジスタと、前記出力端子に接続され
別電源電圧で駆動される別回路と、前記電源端子のいず
れか一方と前記第１のトランジスタのフロントゲートと
の間にチャネル導電路が接続され、フロントゲートが前
記第１のトランジスタのバックゲートに接続されて、前
記第１のトランジスタが非通常動作時にオンする第３の
トランジスタとを具備したことを特徴とする。さらに本
発明は、電源端子Ｖｃｃ、Ｖｓｓの一方と出力端子との
間にチャネル導電路が配置された第１のトランジスタ
と、前記出力端子に接続され別電源電圧で駆動される別
回路と、前記第１のトランジスタのフロントゲートと前
記電源端子のいずれか一方との間にチャネル導電路が接
続され、フロントゲートが容量素子を介して前記出力端
子に接続され、前記第１のトランジスタの非通常動作時
に前記出力端子の電圧変化に応じてオンする第４のトラ
ンジスタとを具備したことを特徴とする。また本発明
は、電源端子の一方と出力端子との間にチャネル導電路
が配置された第１のトランジスタと、前記出力端子に接
続され別電源で駆動される別回路と、前記第１のトラン
ジスタのバックゲートと前記出力端子との間に直列接続
された第５、第６のトランジスタとを具備し、前記第５
のトランジスタは前記第１のトランジスタのフロントゲ
ートに接続され、前記第６のトランジスタは、前記第１
のトランジスタの通常動作時にオンすると共に非通常動
作時にオフするものであることを特徴とする。
【００１８】すなわち本発明は、残留電位がない場合の
アバランシェ降伏電圧の低下を防止するために、ＮＭＯ
Ｓトランジスタで考えれば、Ｖｃｃ＝Ｖｓｓ（電源オ
フ）の場合に、上記第１のトランジスタのバックゲート
をＶｓｓにプルダウンし、かつＶｃｃ＞Ｖｓｓの場合
（回路が通常動作する状況）に、オフすることによって
通常回路動作には影響を与えないようにできる回路を追
加する。該回路は、残留電位がある場合のアバランシェ
降伏電圧の低下を防止するためにも有効である。
アバランシェ降伏電圧の低下を防止するために、ＮＭＯ
Ｓトランジスタで考えれば、Ｖｃｃ＝Ｖｓｓ（電源オ
フ）の場合に、上記第１のトランジスタのバックゲート
をＶｓｓにプルダウンし、かつＶｃｃ＞Ｖｓｓの場合
（回路が通常動作する状況）に、オフすることによって
通常回路動作には影響を与えないようにできる回路を追
加する。該回路は、残留電位がある場合のアバランシェ
降伏電圧の低下を防止するためにも有効である。
【００１９】また、残留電位がある場合のアバランシェ
降伏電圧の低下を防止するために、Ｖｃｃ＝Ｖｓｓ（電
源オフ）の場合に、上記第１のトランジスタのゲート
（フロントゲート）をＶｓｓにプルダウンし、かつＶｃ
ｃ＞Ｖｓｓの場合（回路が通常動作する状況）には、オ
フすることによって通常回路動作には影響を与えないよ
うにできる回路を追加する。
降伏電圧の低下を防止するために、Ｖｃｃ＝Ｖｓｓ（電
源オフ）の場合に、上記第１のトランジスタのゲート
（フロントゲート）をＶｓｓにプルダウンし、かつＶｃ
ｃ＞Ｖｓｓの場合（回路が通常動作する状況）には、オ
フすることによって通常回路動作には影響を与えないよ
うにできる回路を追加する。
【００２０】また、出力端子にパルスが印加された場
合、ＭＯＳトランジスタのドレイン、ソース部分のミラ
ー容量によりゲートに電荷が注入され、アバランシェ降
伏電圧が急激に下がることを防ぐために、Ｖｃｃ＝Ｖｓ
ｓの場合で上記パルスが印加されたときに、上記第１の
トランジスタのゲートをＶｓｓにプルダウンし、Ｖｃｃ
＞Ｖｓｓの場合（回路が通常動作する状況）には、オフ
することによって通常回路動作には影響を与えないよう
にできる回路を追加する。
合、ＭＯＳトランジスタのドレイン、ソース部分のミラ
ー容量によりゲートに電荷が注入され、アバランシェ降
伏電圧が急激に下がることを防ぐために、Ｖｃｃ＝Ｖｓ
ｓの場合で上記パルスが印加されたときに、上記第１の
トランジスタのゲートをＶｓｓにプルダウンし、Ｖｃｃ
＞Ｖｓｓの場合（回路が通常動作する状況）には、オフ
することによって通常回路動作には影響を与えないよう
にできる回路を追加する。
【００２１】
【実施例】以下図面を参照して、本発明の一実施例を説
明する。図１は、同実施例の回路図であるが、これは、
図５のものと対応させた場合の例であるから、対応箇所
には同一符号を用いる。
明する。図１は、同実施例の回路図であるが、これは、
図５のものと対応させた場合の例であるから、対応箇所
には同一符号を用いる。
【００２２】図１において、プルダウン部３１のＮＭＯ
ＳトランジスタＮ１０は、ＰウエルのノードＡと電源Ｖ
ｃｃとの間に、それぞれソース、ドレインが接続され、
ゲートはＰウエル・ノードＡに接続されている。トラン
ジスタＮ１０のバックゲートは接地電位Ｖｓｓに接続さ
れている。従って電源Ｖｃｃにその電位が与えられた通
常動作条件下では、トランジスタＮ１０のゲート・ソー
ス間電圧Ｖｇｓ＝０Ｖであり、トランジスタＮ１０はオ
フしている。
ＳトランジスタＮ１０は、ＰウエルのノードＡと電源Ｖ
ｃｃとの間に、それぞれソース、ドレインが接続され、
ゲートはＰウエル・ノードＡに接続されている。トラン
ジスタＮ１０のバックゲートは接地電位Ｖｓｓに接続さ
れている。従って電源Ｖｃｃにその電位が与えられた通
常動作条件下では、トランジスタＮ１０のゲート・ソー
ス間電圧Ｖｇｓ＝０Ｖであり、トランジスタＮ１０はオ
フしている。
【００２３】上記トランジスタＮ１０の一端は、Ｖｃｃ
でなく、Ｖｓｓに接続されてもかまわない。また、プル
ダウン部３２のＮＭＯＳトランジスタＮ２０は、ＮＭＯ
ＳトランジスタＮ３のゲートとＶｃｃ間に、それぞれソ
ース、ドレインが接続され、ゲートはノードＡに接続さ
れている。トランジスタＮ２０のバックゲートはＶｓｓ
に接続される。従って、Ｖｃｃにその電位が与えられた
通常動作条件下では、ＮＯＲ回路ＮＯＲ１の出力でＮＭ
ＯＳトランジスタＮ３がオンしているときに、トランジ
スタＮ３のゲート電位はＶｃｃにある。同時にトランジ
スタＮ５がオンであるから、トランジスタＮ４０を通し
たトランジスタＮ２０のゲート電位もＶｓｓより高い電
位にあり、トランジスタＮ２０はオンしているが、トラ
ンジスタＮ２０に関しては、ドレインとソースの電位が
等しく（ＮＯＲ１の出力はＶｃｃ）、トランジスタＮ２
０から、ＮＯＲ回路ＮＯＲ１内のＮＭＯＳトランジスタ
を介したＶｃｃ、Ｖｓｓ間の貫通電流等の問題はない。
でなく、Ｖｓｓに接続されてもかまわない。また、プル
ダウン部３２のＮＭＯＳトランジスタＮ２０は、ＮＭＯ
ＳトランジスタＮ３のゲートとＶｃｃ間に、それぞれソ
ース、ドレインが接続され、ゲートはノードＡに接続さ
れている。トランジスタＮ２０のバックゲートはＶｓｓ
に接続される。従って、Ｖｃｃにその電位が与えられた
通常動作条件下では、ＮＯＲ回路ＮＯＲ１の出力でＮＭ
ＯＳトランジスタＮ３がオンしているときに、トランジ
スタＮ３のゲート電位はＶｃｃにある。同時にトランジ
スタＮ５がオンであるから、トランジスタＮ４０を通し
たトランジスタＮ２０のゲート電位もＶｓｓより高い電
位にあり、トランジスタＮ２０はオンしているが、トラ
ンジスタＮ２０に関しては、ドレインとソースの電位が
等しく（ＮＯＲ１の出力はＶｃｃ）、トランジスタＮ２
０から、ＮＯＲ回路ＮＯＲ１内のＮＭＯＳトランジスタ
を介したＶｃｃ、Ｖｓｓ間の貫通電流等の問題はない。
【００２４】またＮＭＯＳトランジスタＮ３がオフして
いる時、トランジスタＮ５もオフし、ＮＯＲ１の回路入
力の少なくとも一方は高レベルだから、トランジスタＮ
６１またはＮ６２がオンしているので、ノードＡの電位
はＶｓｓレベルにある。よって、トランジスタＮ２０の
ゲート電位はＶｓｓにある。トランジスタＮ３のゲート
電位はＶｓｓにあるので、トランジスタＮ２０のソース
もＶｓｓである。従って、トランジスタＮ２０のゲート
・ソース間電圧Ｖｇｓ＝０Ｖであり、トランジスタ２０
はオフしていて、トランジスタＮ２０から、ＮＯＲ回路
ＮＯＲ１内のＮＭＯＳトランジスタを介したＶｃｃ、Ｖ
ｓｓ間の貫通電流等の問題はない。
いる時、トランジスタＮ５もオフし、ＮＯＲ１の回路入
力の少なくとも一方は高レベルだから、トランジスタＮ
６１またはＮ６２がオンしているので、ノードＡの電位
はＶｓｓレベルにある。よって、トランジスタＮ２０の
ゲート電位はＶｓｓにある。トランジスタＮ３のゲート
電位はＶｓｓにあるので、トランジスタＮ２０のソース
もＶｓｓである。従って、トランジスタＮ２０のゲート
・ソース間電圧Ｖｇｓ＝０Ｖであり、トランジスタ２０
はオフしていて、トランジスタＮ２０から、ＮＯＲ回路
ＮＯＲ１内のＮＭＯＳトランジスタを介したＶｃｃ、Ｖ
ｓｓ間の貫通電流等の問題はない。
【００２５】プルダウン部３３のＮＭＯＳトランジスタ
Ｎ３０は、トランジスタＮ３のゲートとＶｃｃとの間
に、それぞれソース、ドレインが接続され、またノード
部７０は容量素子Ｃａの一端に接続され、バックゲート
はＶｓｓに接続されている。容量Ｃａの他端は出力端子
ＯＴ１に接続されている。さらにトランジスタＮ３０の
ゲートには、ＮＭＯＳトランジスタＮ３１、Ｎ３２のド
レインが接続され、ＮＭＯＳトランジスタＮ３１、Ｎ３
２のソースはＶｓｓに接続され、Ｎ３１、Ｎ３２のバッ
クゲートはＶｓｓに接続されている。トランジスタＮ３
１のゲートにはＮＯＲ２の出力が入力され、トランジス
タＮ３２のゲートには、信号ＥＮの反転信号／ＥＮ（図
ではＥＮの真上にバーが付してある）が入力されてい
る。
Ｎ３０は、トランジスタＮ３のゲートとＶｃｃとの間
に、それぞれソース、ドレインが接続され、またノード
部７０は容量素子Ｃａの一端に接続され、バックゲート
はＶｓｓに接続されている。容量Ｃａの他端は出力端子
ＯＴ１に接続されている。さらにトランジスタＮ３０の
ゲートには、ＮＭＯＳトランジスタＮ３１、Ｎ３２のド
レインが接続され、ＮＭＯＳトランジスタＮ３１、Ｎ３
２のソースはＶｓｓに接続され、Ｎ３１、Ｎ３２のバッ
クゲートはＶｓｓに接続されている。トランジスタＮ３
１のゲートにはＮＯＲ２の出力が入力され、トランジス
タＮ３２のゲートには、信号ＥＮの反転信号／ＥＮ（図
ではＥＮの真上にバーが付してある）が入力されてい
る。
【００２６】従って、入力信号／ＥＮがＶｃｃレベルの
とき、トランジスタＮ３２はオンし、入力信号ＩＮ１の
レベルにかかわらず、トランジスタＮ３０のゲートはＶ
ｓｓレベルにあり、トランジスタＮ３０はオフしている
ので、トランジスタＮ３０から、ＮＯＲ回路ＮＯＲ１内
のＮＭＯＳトランジスタを介したＶｃｃ、Ｖｓｓ間の貫
通電流等の問題はない。また、信号／ＥＮがＶｓｓレベ
ルのときに、入力ＩＮ１がＶｓｓレベルの場合は、トラ
ンジスタＮ３１がオンし、トランジスタＮ３０のゲート
はＶｓｓレベルにあり、トランジスタＮ３０はオフして
いるので、トランジスタＮ３０から、ＮＯＲ回路ＮＯＲ
１内のＮＭＯＳトランジスタを介したＶｃｃ、Ｖｓｓ間
の貫通電流等の問題はない。また上述した／ＥＮがＶｓ
ｓレベルのときに、入力ＩＮ１がＶｃｃレベルの場合
は、ＮＯＲ１の出力がＶｃｃになっているので、トラン
ジスタＮ３０がオンしていても、ＮＯＲ１を通した貫通
電流はないので、問題はない。
とき、トランジスタＮ３２はオンし、入力信号ＩＮ１の
レベルにかかわらず、トランジスタＮ３０のゲートはＶ
ｓｓレベルにあり、トランジスタＮ３０はオフしている
ので、トランジスタＮ３０から、ＮＯＲ回路ＮＯＲ１内
のＮＭＯＳトランジスタを介したＶｃｃ、Ｖｓｓ間の貫
通電流等の問題はない。また、信号／ＥＮがＶｓｓレベ
ルのときに、入力ＩＮ１がＶｓｓレベルの場合は、トラ
ンジスタＮ３１がオンし、トランジスタＮ３０のゲート
はＶｓｓレベルにあり、トランジスタＮ３０はオフして
いるので、トランジスタＮ３０から、ＮＯＲ回路ＮＯＲ
１内のＮＭＯＳトランジスタを介したＶｃｃ、Ｖｓｓ間
の貫通電流等の問題はない。また上述した／ＥＮがＶｓ
ｓレベルのときに、入力ＩＮ１がＶｃｃレベルの場合
は、ＮＯＲ１の出力がＶｃｃになっているので、トラン
ジスタＮ３０がオンしていても、ＮＯＲ１を通した貫通
電流はないので、問題はない。
【００２７】パス・カット部３４のトランジスタＮ４０
の一端は出力端子ＯＴ１に接続され、ゲートはＶｃｃに
接続され、他端はトランジスタＮ５の一端に接続され、
バックゲートはトランジスタＮ３のバックゲートに接続
される。トランジスタＮ５は、ＰウエルのノードＡとト
ランジスタＮ４０の他端との間に、それぞれソース、ド
レインが接続され、ゲートはＮＯＲ１の出力ノードＢに
接続され、バックゲートはトランジスタＮ３のバックゲ
ートに接続されている。
の一端は出力端子ＯＴ１に接続され、ゲートはＶｃｃに
接続され、他端はトランジスタＮ５の一端に接続され、
バックゲートはトランジスタＮ３のバックゲートに接続
される。トランジスタＮ５は、ＰウエルのノードＡとト
ランジスタＮ４０の他端との間に、それぞれソース、ド
レインが接続され、ゲートはＮＯＲ１の出力ノードＢに
接続され、バックゲートはトランジスタＮ３のバックゲ
ートに接続されている。
【００２８】図２は、図１の回路に、該回路が正常動作
しなくなる電圧が印加された場合、例えばＶｃｃ＝Ｖｓ
ｓ（電源オフ）としたときの回路状態である。そしてさ
らに、出力ノードＯＴ１に、Ｖｓｓよりも高い電圧をか
けていった場合に、アバランシェ降伏を抑制する様子を
示す。
しなくなる電圧が印加された場合、例えばＶｃｃ＝Ｖｓ
ｓ（電源オフ）としたときの回路状態である。そしてさ
らに、出力ノードＯＴ１に、Ｖｓｓよりも高い電圧をか
けていった場合に、アバランシェ降伏を抑制する様子を
示す。
【００２９】即ち、出力ＯＴ１が、図５の回路１１によ
って高電位になり、ＭＯＳトランジスタＮ３の寄生バイ
ポーラトランジスタのベース（Ａ点）に出力ＯＴ１側と
Ｐウエル間の寄生ダイオードの逆バイアス時の暗電流に
より、ノードＡの電位が上がる。この電位が、トランジ
スタＮ１０のしきい値電圧より高くなると、トランジス
タＮ１０は急激にオンし、該トランジスタＮ１０を介し
てノードＡをＶｓｓにプルダウンする。つまり寄生バイ
ポーラのベースを、トランジスタＮ１０の抵抗成分で、
Ｖｓｓにプルダウンした状況になる。
って高電位になり、ＭＯＳトランジスタＮ３の寄生バイ
ポーラトランジスタのベース（Ａ点）に出力ＯＴ１側と
Ｐウエル間の寄生ダイオードの逆バイアス時の暗電流に
より、ノードＡの電位が上がる。この電位が、トランジ
スタＮ１０のしきい値電圧より高くなると、トランジス
タＮ１０は急激にオンし、該トランジスタＮ１０を介し
てノードＡをＶｓｓにプルダウンする。つまり寄生バイ
ポーラのベースを、トランジスタＮ１０の抵抗成分で、
Ｖｓｓにプルダウンした状況になる。
【００３０】このことに関し従来（図５）では、Ａ点
（ベース）は高インピーダンス状態にあるので、出力ノ
ードＯＴ１（コレクタ）からＰウエル（ベース）に流れ
たわずかな電流は、ＶｓｓレベルにされたＶｃｃノード
（エミッタ）にすべて流れ込み、その間の電界に加速さ
れ、なだれ降伏を起こしている。そして２次キャリアが
発生するので、Ｐウエル（Ａ点）の電位は、なだれ降伏
によって急激に上昇する。このことは、ＰウエルのＡ点
からＶｓｓ（＝Ｖｃｃ）に向かう電流も急激に上昇する
ことを意味している。
（ベース）は高インピーダンス状態にあるので、出力ノ
ードＯＴ１（コレクタ）からＰウエル（ベース）に流れ
たわずかな電流は、ＶｓｓレベルにされたＶｃｃノード
（エミッタ）にすべて流れ込み、その間の電界に加速さ
れ、なだれ降伏を起こしている。そして２次キャリアが
発生するので、Ｐウエル（Ａ点）の電位は、なだれ降伏
によって急激に上昇する。このことは、ＰウエルのＡ点
からＶｓｓ（＝Ｖｃｃ）に向かう電流も急激に上昇する
ことを意味している。
【００３１】しかし本発明では、トランジスタＮ１０が
オンするので、コレクタから流れ出た電流や２次キャリ
アによって、Ｐウエル（ベース）の電位が上昇しようと
すると、それらの電流はトランジスタＮ１０によってバ
イパスされ、Ｐウエルの上昇を防ぎ、結果として、なだ
れ降伏を抑制できるものである。
オンするので、コレクタから流れ出た電流や２次キャリ
アによって、Ｐウエル（ベース）の電位が上昇しようと
すると、それらの電流はトランジスタＮ１０によってバ
イパスされ、Ｐウエルの上昇を防ぎ、結果として、なだ
れ降伏を抑制できるものである。
【００３２】Ｐウエル（Ａ点）の電位は、なだれ降伏に
よって急激に上昇することは前述したが、本発明では、
この現象を逆に利用する（その場合、トランジスタＮ１
０で吸収できる量以上の二次キャリアが発生したと考え
てもよい）。すなわち、なだれ降伏が起こって、Ｐウエ
ル電位がトランジスタＮ２０のしきい値電圧よりも上昇
すると、トランジスタＮ２０は急激にオンし、トランジ
スタＮ３のゲート電位をＶｓｓにプルダウンする。した
がって、トランジスタＮ３のゲートの残留電荷はＶｓｓ
（＝Ｖｃｃ）へ逃がされ、残留電荷がない場合のアバラ
ンシェ降伏電圧まで、耐圧は改善される。一旦、残留電
荷がなくなれば、何らかの原因でトランジスタＮ３のゲ
ート電位が上昇しないかぎり、アバランシェ降伏電圧は
高い値を保ち続け、たとえ上昇しても、トランジスタＮ
２０が再び動作する。結果として、残留電荷によるなだ
れ降伏電圧の低下を抑制できるものである。
よって急激に上昇することは前述したが、本発明では、
この現象を逆に利用する（その場合、トランジスタＮ１
０で吸収できる量以上の二次キャリアが発生したと考え
てもよい）。すなわち、なだれ降伏が起こって、Ｐウエ
ル電位がトランジスタＮ２０のしきい値電圧よりも上昇
すると、トランジスタＮ２０は急激にオンし、トランジ
スタＮ３のゲート電位をＶｓｓにプルダウンする。した
がって、トランジスタＮ３のゲートの残留電荷はＶｓｓ
（＝Ｖｃｃ）へ逃がされ、残留電荷がない場合のアバラ
ンシェ降伏電圧まで、耐圧は改善される。一旦、残留電
荷がなくなれば、何らかの原因でトランジスタＮ３のゲ
ート電位が上昇しないかぎり、アバランシェ降伏電圧は
高い値を保ち続け、たとえ上昇しても、トランジスタＮ
２０が再び動作する。結果として、残留電荷によるなだ
れ降伏電圧の低下を抑制できるものである。
【００３３】図２のプルダウン部３３については、Ｖｃ
ｃ＝Ｖｓｓにした場合には、トランジスタＮ３１、Ｎ３
２のＶｇｓは、これらトランジスタの寄生ダイオードに
より放電され、ほとんど０Ｖ〜０．４Ｖにあり、トラン
ジスタＮ３１、Ｎ３２はほとんどオフしている。
ｃ＝Ｖｓｓにした場合には、トランジスタＮ３１、Ｎ３
２のＶｇｓは、これらトランジスタの寄生ダイオードに
より放電され、ほとんど０Ｖ〜０．４Ｖにあり、トラン
ジスタＮ３１、Ｎ３２はほとんどオフしている。
【００３４】いま、出力ノードＯＴ１にパルスを印加し
た時、パルスの立ち上がり時点を考える。容量Ｃａの端
子間電圧はほとんど０Ｖにあるので、パルスの立上がり
と共に、容量の一端７０は上昇する。そのレベルは、ノ
ード７０に寄生する容量や、トランジスタＮ３１、Ｎ３
２のリーク電流と、容量Ｃａの容量値で決まる。上昇し
たノード７０のレベルが、トランジスタＮ３０のしきい
値電圧を越えると、トランジスタＮ３０は急激にオン
し、トランジスタＮ３のゲート電位をＶｓｓ（＝Ｖｃ
ｃ）にプルダウンする。従って、トランジスタＮ３のミ
ラー容量によってゲートに注入された電荷はＶｓｓに逃
がされ、注入電荷がない場合のアバランシェ降伏電圧ま
で、耐圧は改善される。この動作は、上記パルスが立ち
上がる度に行われる。結果として、注入電荷によるなだ
れ降伏電圧の低下を抑制できるものである。
た時、パルスの立ち上がり時点を考える。容量Ｃａの端
子間電圧はほとんど０Ｖにあるので、パルスの立上がり
と共に、容量の一端７０は上昇する。そのレベルは、ノ
ード７０に寄生する容量や、トランジスタＮ３１、Ｎ３
２のリーク電流と、容量Ｃａの容量値で決まる。上昇し
たノード７０のレベルが、トランジスタＮ３０のしきい
値電圧を越えると、トランジスタＮ３０は急激にオン
し、トランジスタＮ３のゲート電位をＶｓｓ（＝Ｖｃ
ｃ）にプルダウンする。従って、トランジスタＮ３のミ
ラー容量によってゲートに注入された電荷はＶｓｓに逃
がされ、注入電荷がない場合のアバランシェ降伏電圧ま
で、耐圧は改善される。この動作は、上記パルスが立ち
上がる度に行われる。結果として、注入電荷によるなだ
れ降伏電圧の低下を抑制できるものである。
【００３５】パス・カット部３４のトランジスタＮ４０
は、ゲートがＶｓｓレベルになっているので、流れる電
流は、Ｖｇｓ＝０Ｖのときのリーク電流（オフリーク）
である。従って、バックゲート電圧補償用トランジスタ
Ｎ５のゲートが、残留電荷でわずかに浮いていることに
より大きなリーク電流があっても、直列接続されている
トランジスタＮ４０によって、リーク電流が十分小さく
抑えられ、結果として、リーク電流によるなだれ降伏電
圧の低下を抑制できるものである。
は、ゲートがＶｓｓレベルになっているので、流れる電
流は、Ｖｇｓ＝０Ｖのときのリーク電流（オフリーク）
である。従って、バックゲート電圧補償用トランジスタ
Ｎ５のゲートが、残留電荷でわずかに浮いていることに
より大きなリーク電流があっても、直列接続されている
トランジスタＮ４０によって、リーク電流が十分小さく
抑えられ、結果として、リーク電流によるなだれ降伏電
圧の低下を抑制できるものである。
【００３６】さらに、トランジスタＮ４０を出力ノード
ＯＴ１側に接続することにより、トランジスタＮ５のゲ
ートと共通になっているトランジスタＮ３のゲートへ
の、ミラー容量による電荷注入を防止でき、結果とし
て、注入電荷によるなだれ降伏電圧の低下を抑制できる
ものである。
ＯＴ１側に接続することにより、トランジスタＮ５のゲ
ートと共通になっているトランジスタＮ３のゲートへ
の、ミラー容量による電荷注入を防止でき、結果とし
て、注入電荷によるなだれ降伏電圧の低下を抑制できる
ものである。
【００３７】以上の例は、図１の回路に対する本発明の
適用例を示したが、図６の回路に対しても、出力回路自
体が、図１と同構造であるから、同様に図６の回路へも
適用可能である。
適用例を示したが、図６の回路に対しても、出力回路自
体が、図１と同構造であるから、同様に図６の回路へも
適用可能である。
【００３８】以上の例から、上記の降伏電圧対策の考え
方を以下にまとめる。すなわち図１において、電源Ｖｃ
ｃを、図５の回路が正常動作しなくなる電圧以下まで落
としたとき、 （１）被対策ＮＭＯＳトランジスタＮ３のＰ基板（寄生
バイポーラトランジスタのベース・ノード）を、ダイオ
ード動作するＮＭＯＳトランジスタＮ１０を用いて、上
記バイポーラトランジスタのエミッタ側電位（Ｖｃｃ＝
Ｖｓｓ）にプルダウンする。
方を以下にまとめる。すなわち図１において、電源Ｖｃ
ｃを、図５の回路が正常動作しなくなる電圧以下まで落
としたとき、 （１）被対策ＮＭＯＳトランジスタＮ３のＰ基板（寄生
バイポーラトランジスタのベース・ノード）を、ダイオ
ード動作するＮＭＯＳトランジスタＮ１０を用いて、上
記バイポーラトランジスタのエミッタ側電位（Ｖｃｃ＝
Ｖｓｓ）にプルダウンする。
【００３９】（２）ベース（Ｐ基板）電位をゲート信号
とするＮＭＯＳトランジスタＮ２０を、被対策ＮＭＯＳ
トランジスタＮ３のゲートに接続し、ベース電位の上昇
に応じて、被対策ＮＭＯＳトランジスタのゲートを、上
記寄生バイポーラトランジスタのエミッタ側電位（Ｖｃ
ｃ＝Ｖｓｓ）にプルダウンする。
とするＮＭＯＳトランジスタＮ２０を、被対策ＮＭＯＳ
トランジスタＮ３のゲートに接続し、ベース電位の上昇
に応じて、被対策ＮＭＯＳトランジスタのゲートを、上
記寄生バイポーラトランジスタのエミッタ側電位（Ｖｃ
ｃ＝Ｖｓｓ）にプルダウンする。
【００４０】（３）被対策ＮＭＯＳトランジスタのゲー
トとドレイン間のミラー容量による該ゲート電位の上昇
を防止するために、該ゲートを上記寄生バイポーラのエ
ミッタ電位側にプルダウンするＮＭＯＳトランジスタＮ
３０を接続し、そのゲートとドレイン間を容量Ｃａで結
合する。容量Ｃａで、被対策トランジスタのドレインに
印加された信号の立ち上がりを検出し、その立上がり時
に、プルダウン用ＮＭＯＳトランジスタＮ３０をオンさ
せ、被対策ＮＭＯＳトランジスタのゲートに注入された
電荷を、上記エミッタ電位側にバイパスする。
トとドレイン間のミラー容量による該ゲート電位の上昇
を防止するために、該ゲートを上記寄生バイポーラのエ
ミッタ電位側にプルダウンするＮＭＯＳトランジスタＮ
３０を接続し、そのゲートとドレイン間を容量Ｃａで結
合する。容量Ｃａで、被対策トランジスタのドレインに
印加された信号の立ち上がりを検出し、その立上がり時
に、プルダウン用ＮＭＯＳトランジスタＮ３０をオンさ
せ、被対策ＮＭＯＳトランジスタのゲートに注入された
電荷を、上記エミッタ電位側にバイパスする。
【００４１】（４）被対策ＮＭＯＳトランジスタのＰ基
板とドレイン間に、バックゲート補償用ＮＭＯＳトラン
ジスタがあり、Ｖｃｃ＝Ｖｓｓにされたとき、残留電荷
がそのトランジスタＮ５のサブスレッショルド電流を発
生させる場合、そのトランジスタＮ５と被対策トランジ
スタのドレイン間に、Ｖｃｃにゲートが接続されたＮＭ
ＯＳトランジスタＮ４０を挿入する。電源オフでＶｃｃ
＝Ｖｓｓであるので、トランジスタＮ４０はオフする。
このためトランジスタＮ５のオフリークはカットされる
ようになり、このオフリークに起因するトランジスタＮ
３のアバランシェ降伏を防止できるようになる。
板とドレイン間に、バックゲート補償用ＮＭＯＳトラン
ジスタがあり、Ｖｃｃ＝Ｖｓｓにされたとき、残留電荷
がそのトランジスタＮ５のサブスレッショルド電流を発
生させる場合、そのトランジスタＮ５と被対策トランジ
スタのドレイン間に、Ｖｃｃにゲートが接続されたＮＭ
ＯＳトランジスタＮ４０を挿入する。電源オフでＶｃｃ
＝Ｖｓｓであるので、トランジスタＮ４０はオフする。
このためトランジスタＮ５のオフリークはカットされる
ようになり、このオフリークに起因するトランジスタＮ
３のアバランシェ降伏を防止できるようになる。
【００４２】前記トランジスタＮ３のミラー容量による
電荷注入に対する対策用の容量Ｃａとしては、ノード７
０に寄生する容量を小さく抑えておくことが望ましく、
例えば２層のポリシリコンを用いて形成する。図３のよ
うに、容量Ｃａを、ＭＯＳトランジスタのゲート容量を
用いて形成する場合は、図４のように、容量のゲート電
極側を、格子状レイアウトにするとよい。ここで５１
は、ドレイン、ソース層が形成される拡散層、５２は格
子状の１層ゲート・ポリシリコン電極、５３は、ソー
ス、ドレイン層とこれらをアルミニウム配線層で共通接
続させる部分のコンタクト部である。
電荷注入に対する対策用の容量Ｃａとしては、ノード７
０に寄生する容量を小さく抑えておくことが望ましく、
例えば２層のポリシリコンを用いて形成する。図３のよ
うに、容量Ｃａを、ＭＯＳトランジスタのゲート容量を
用いて形成する場合は、図４のように、容量のゲート電
極側を、格子状レイアウトにするとよい。ここで５１
は、ドレイン、ソース層が形成される拡散層、５２は格
子状の１層ゲート・ポリシリコン電極、５３は、ソー
ス、ドレイン層とこれらをアルミニウム配線層で共通接
続させる部分のコンタクト部である。
【００４３】なお本発明は、上記実施例に限られること
なく、種々の応用が可能である。例えば、トランジスタ
Ｎ１０、Ｎ２０、Ｎ３０は、ＶｃｃとＶｓｓ間の貫通電
流や、出力ノードＯＴ１とＶｓｓ間の貫通電流を無視す
れば、正常動作時（電源オン時）に、オンしていてもよ
いが、好ましくはオフしているほうがよい。トランジス
タＮ４０は、正常動作時（電源オン時）には、オン抵抗
が充分小さいことが望ましい。また実施例では、ＮＭＯ
Ｓトランジスタ回路として本発明の回路を形成したが、
本発明の主旨を理解すれば、ＰＭＯＳトランジスタを用
いたときも、同様に実施できることは勿論である。また
本発明では、例えば図１に着目すれば、トランジスタＮ
４は、単に出力ＯＴ１のプルダウン用として付加された
ものと見なされるから、必須構成要件ではない。また入
力回路のＮＯＲ回路ＮＯＲ１、ＮＯＲ２は、これのみに
限られることなく、例えば図６のようにインバータ回路
を用いる等、種々変形可能である。また、アバランシェ
降伏の防止回路３１〜３４は、これらを全部一緒に設け
れば好ましいが、これらのあるものがさほど問題視され
ない場合は、選択的に用いてもよい。
なく、種々の応用が可能である。例えば、トランジスタ
Ｎ１０、Ｎ２０、Ｎ３０は、ＶｃｃとＶｓｓ間の貫通電
流や、出力ノードＯＴ１とＶｓｓ間の貫通電流を無視す
れば、正常動作時（電源オン時）に、オンしていてもよ
いが、好ましくはオフしているほうがよい。トランジス
タＮ４０は、正常動作時（電源オン時）には、オン抵抗
が充分小さいことが望ましい。また実施例では、ＮＭＯ
Ｓトランジスタ回路として本発明の回路を形成したが、
本発明の主旨を理解すれば、ＰＭＯＳトランジスタを用
いたときも、同様に実施できることは勿論である。また
本発明では、例えば図１に着目すれば、トランジスタＮ
４は、単に出力ＯＴ１のプルダウン用として付加された
ものと見なされるから、必須構成要件ではない。また入
力回路のＮＯＲ回路ＮＯＲ１、ＮＯＲ２は、これのみに
限られることなく、例えば図６のようにインバータ回路
を用いる等、種々変形可能である。また、アバランシェ
降伏の防止回路３１〜３４は、これらを全部一緒に設け
れば好ましいが、これらのあるものがさほど問題視され
ない場合は、選択的に用いてもよい。
【００４４】
【発明の効果】以上説明したごとく本発明によれば、前
述の（１）の対策のように、アバランシェ降伏を引き起
こす電流を別電位へバイパスして、アバランシェ降伏が
生じないようにしたり、前述の（２）の対策のように、
ゲートしたの半導体表面で、いったんアバランシェ降伏
が起こってしまったとき、ゲート・ソース間電圧Ｖｇｓ
＝０Ｖになるようにゲート電位を制御し、上記降伏をス
トップさせるようにしたり、前述の（３）のように、ミ
ラー容量によりゲートに過渡的に電荷が注入されたとき
（例えばドレインにパルスが印加されたとき）、ドレイ
ンの電位変化を検出して、それに応じて注入された電荷
をバイパスし、そしてＶｇｓ＝０Ｖになるようにゲート
電位を制御したり、また前述の（４）の対策のように、
ベースにリーク電流を注入するパスがあるため、その電
流パスを、Ｖｇｓ＝０Ｖにできる素子を挿入して、確実
にカットするようにしている。このような理由で、充分
なアバランシェ降伏電圧の改善が達成されるものであ
る。
述の（１）の対策のように、アバランシェ降伏を引き起
こす電流を別電位へバイパスして、アバランシェ降伏が
生じないようにしたり、前述の（２）の対策のように、
ゲートしたの半導体表面で、いったんアバランシェ降伏
が起こってしまったとき、ゲート・ソース間電圧Ｖｇｓ
＝０Ｖになるようにゲート電位を制御し、上記降伏をス
トップさせるようにしたり、前述の（３）のように、ミ
ラー容量によりゲートに過渡的に電荷が注入されたとき
（例えばドレインにパルスが印加されたとき）、ドレイ
ンの電位変化を検出して、それに応じて注入された電荷
をバイパスし、そしてＶｇｓ＝０Ｖになるようにゲート
電位を制御したり、また前述の（４）の対策のように、
ベースにリーク電流を注入するパスがあるため、その電
流パスを、Ｖｇｓ＝０Ｖにできる素子を挿入して、確実
にカットするようにしている。このような理由で、充分
なアバランシェ降伏電圧の改善が達成されるものであ
る。
【図１】本発明の一実施例の回路図。
【図２】同回路の動作説明図。
【図３】本発明の他の実施例の回路図。
【図４】同実施例の一部詳細図。
【図５】従来のトランジスタ回路図。
【図６】従来のトランジスタ回路図。
【図７】本発明で用いるトランジスタの試験回路図。
【図８】同回路で得られた特性図。
【図９】同回路で得られた特性図。
１１…別回路、３１〜３４…アバランシェ降伏防止回
路、Ｎ３…ＮＭＯＳトランジスタ、ＯＴ１…出力端子。
路、Ｎ３…ＮＭＯＳトランジスタ、ＯＴ１…出力端子。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H03K 19/0175
Claims (9)
- 【請求項１】電源端子Ｖｃｃ、Ｖｓｓの一方と出力端子
との間にチャネル導電路が配置された第１のトランジス
タと、前記出力端子に接続され別電源電圧で駆動される
別回路と、前記電源端子のいずれか一方と前記第１のト
ランジスタのバックゲートとの間に接続され、前記第１
のトランジスタの非通常動作時にオンする第２のトラン
ジスタとを具備し、前記第１のトランジスタの非通常動
作時は、前記第１のトランジスタをオン状態にできない
電源電圧状態であることを特徴とするトランジスタ回
路。 - 【請求項２】前記第２のトランジスタは、前記第１のト
ランジスタの通常動作時にオフするものである請求項１
に記載のトランジスタ回路。 - 【請求項３】電源端子Ｖｃｃ、Ｖｓｓの一方と出力端子
との間にチャネル導電路が配置された第１のトランジス
タと、前記出力端子に接続され別電源電圧で駆動される
別回路と、前記電源端子のいずれか一方と前記第１のト
ランジスタのフロントゲートとの間にチャネル導電路が
接続され、フロントゲートが前記第１のトランジスタの
バックゲートに接続されて、前記第１のトランジスタが
非通常動作時にオンする第３のトランジスタとを具備
し、前記第１のトランジスタの非通常動作時は、前記第
１のトランジスタをオン状態にできない電源電圧状態で
あることを特徴とするトランジスタ回路。 - 【請求項４】前記第３のトランジスタは、前記第１のト
ランジスタの通常動作時にオフするものである請求項３
に記載のトランジスタ回路。 - 【請求項５】電源端子Ｖｃｃ、Ｖｓｓの一方と出力端子
との間にチャネル導電路が配置された第１のトランジス
タと、前記出力端子に接続され別電源電圧で駆動される
別回路と、前記第１のトランジスタのフロントゲートと
前記電源端子のいずれか一方との間にチャネル導電路が
接続され、フロントゲートで前記出力端子の電位変化を
検出して、前記第１のトランジスタの非通常動作時にオ
ンする第４のトランジスタとを具備し、前記第１のトラ
ンジスタの非通常動作時は、前記第１のトランジスタを
オン状態にできない電源電圧状態であることを特徴とす
るトランジスタ回路。 - 【請求項６】前記第４のトランジスタのフロントゲート
は、容量を介して前記出力端子に接続される請求項５に
記載のトランジスタ回路。 - 【請求項７】前記第４のトランジスタは、前記第１のト
ランジスタの通常動作時にオフするものである請求項５
または６に記載のトランジスタ回路。 - 【請求項８】電源端子Ｖｃｃ、Ｖｓｓの一方と出力端子
との間にチャネル導電路が配置された第１のトランジス
タと、前記出力端子に接続され別電源電圧で駆動される
別回路と、前記第１のトランジスタのバックゲートと前
記出力端子との間に直列接続された第５、第６のトラン
ジスタとを具備し、前記第５のトランジスタは前記第１
のトランジスタのフロントゲートに接続され、前記第６
のトランジスタは、前記第１のトランジスタの通常動作
時にオンすると共に非通常動作時にオフするものであ
り、前記第１のトランジスタの非通常動作時は、前記第
１のトランジスタをオン状態にできない電源電圧状態で
あることを特徴とするトランジスタ回路。 - 【請求項９】前記第１のトランジスタの非通常動作時
は、前記電源端子への電源供給がオフの時である請求項
１ないし８のいずれか１項に記載のトランジスタ回路。
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