KR930006943Y1 - 반도체 칩의 보호회로 - Google Patents

반도체 칩의 보호회로 Download PDF

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Abstract

내용 없음.

Description

반도체 칩의 보호회로
제1도는 본 고안의 보호회로의 일실시예도.
제2도는 본 고안의 보호회로에 사용되는 전송게이트의 저항 특성을 보인 그래프.
제3a∼b도는 제1도의 입력핀 및 접속점 A의 신호를 보인 파형도.
제4도는 본 고안의 보호회로의 다른 실시예도.
제5도는 종래의 보호회로의 일실시예도.
제6도는 종래의 보호회로의 다른 실시예도.
* 도면의 주요부분에 대한 부호의 설명
11 : 입력핀 12 : 내부회로
TG11=TG17: 전송게이트 IV11=IV14: 인버터
VDD : 전원단자
본 고안은 반도체 칩이 정전기에 의하여 손상되지 않도록 보호하는 반도체 칩의 보호회로에 관한 것이다.
유전율이 서로 다른 물체의 마찰 및 대전 등으로 인하여 발생되는 전하인 정전기는 반도체 칩 특히 얇은 산화막을 이용하는 집적소자에서 산화막의 파괴(breakdown) 및 내부 방전 등을 유발시켜 치명적인 손상을 주게 된다.
그러므로 반도체 칩을 디자인할 경우에는 내부회로와 함께 그 내부회로가 정전기에 의하여 손상되지 않도록 보호회로를 구성하고 있다. 특히 반도체의 제조기술이 발전됨과 더불어 칩이 초고접적화로 크기가 작아지고, 고구동능력(performance)화 추세에 따라 정전기에 의하여 칩이 손상되지 않도록 보호회로를 구성하는 것이 필수적이며, 최근에는 칩의 신뢰성 측면에서도 매우 중요시되고 있다.
이러한 보호회로는 입력핀 및 출력핀과 전원단자 및 접지와의 사이에 방전로를 형성하여 정전기가 방전로를 따라 방전되고, 내부회로에는 입력되지 않도록 함으로써 내부회로가 손상되지 않도록 한고 있다. 내부회로에 사용되는 소자로서는 저항, 다이오드, 펀시스루(punch through) 트랜지스터, 전계효과 트랜지스터 및 기생(parasitic) 캐패시터등이 있다. 이들 소자중에서 다이오드 및 트랜지스터는 방전로를 형성하여 정전기를 방전시키고 있고, 저항은 입력핀과 내부회로의 입력단자 사이에 접속하여 입력전류의 레벨을 결정하는데 사용한다.
그리고, 내부 회로의 출력단자와 출력핀 사이에는 전류레벨을 설정하는 저항을 출력 드라이브의 능력에 따라 사용할 수도 있으나 대부분의 칩에서는 사용하지 않고 있다.
이와 같은 보호회로의 일예를 살펴보면 제5도에 도시된 바와 같이, 입력핀(1)과 전원단자(VDD)사이에 다이오드(D1)를 접속하고, 입력핀(1)을 저항(R1)을 통해 내부회로(2)의 입력 단자에 접속하여 그 접속점과 전원단자(VDD) 및 접지 사이에 다이오드(D2),(D1)를 각기 접속하며, 내부회로(2)의 출력단자를 출력핀(3)에 접속함과 아울러 내부회로(2)의 출력단자와 전원단자(VDD) 및 접지 사이에 다이오드 (D4)(D5)를 각기 접속하며, 전원단자(VDD)와 접지 사이에는 다이오드(D6)를 접속하였다.
이와 같은 구성을 가지는 종래의 보호회로는 입력핀(1)과 전원단자(VDD)의 사이에 플러스 정전기가 인가될 경우에 그 플러스 정전기는 다이오드(D1)(D2)를 통해 전원단자(VDD)로 방전되고, 내부회로(2)에는 인가되지 않는다. 여기서 저항(R1)은 폴리(poly) 및 확산(diffuslon)타입의 저항을 사용하여 다이오드(D2)로 흐르는 전류레벨을 설정한다.
그리고, 입력핀(1)과 전원단자(VDD)의 사이에 마이너스 정전기가 인가될 경우에는 다이오드(D1)(D2)의 역방향 영역에서 정전기의 방전로가 형성된다.
이때, 다이오드(D1)(D2)의 역방향 항복영역에서 전류레벨이 결정되므로 낮은 레벨의 정전기에 의해서도 다이오드(D1)(D2)가 손상되어 그 특성이 나쁘게 되고, 신회성의 측면에서도 재연성이 없어지는 문제점이 있다.
입력핀(1)과 접지사이에 정전기가 인가될 경우에는 그 정전기가 마이너스이면, 다이오드(D3)가 순방향 바이어스 상태로 정전기를 방전시키게 되나, 정전기가 플러스이면, 다이오드(D3)가 역방향 영역으로 방전로를 형성하므로 상기와 같이 다이오드(D3)가 손상되는 문제점이 있다.
또한, 전원단자(VDD)와 접지 사이에 정전기가 인가될 경우에도 정전기가 플러스이면, 다이오드(D6)가 순방향 바이어스 상태로 정전기를 원활하게 방전시키게 되나, 정전기가 마이너스이면, 다이오드(D6)가 역방향 영역으로 방전로를 형성하므로 다이오드(D6)가 손상되는 문제점이 있다.
출력핀(3)과 전원단자(VDD)사이 그리고 출력핀(3)과 접지 사이에 정전기가 인가될 경우에는 다이오드(D4)(D5)가 선택적으로 방전로를 형성하여 정전기를 방전시키게 되나, 상기한 바와 같이 다이오드(D4)(D5)가 역방향 영역에서 방전로를 형성하는 경우가 있어 손상되는 문제점이 있다.
제6도는 종래의 보호회로의 다른 실시예로서 이에 도시된 바와 같이, 제5도의 보호회로에서 다이오드(D2,D3,D4,D5)대신에 트랜지스터(M1,M2,M3,M4)를 사용하여 구성하였다.
이와 같은 구성을 가지는 종래의 보호회로의 다른 실시예는 통상의 다이오드 특성과 트랜지스터(M1=M4)의 채널 영역을 방전로로 활용하므로 제5도의 보호회로에 비하여 다소 높은 정전기도 방전시킬 수 있다.
즉, 펀치스루 트랜지스터를 사용할 경우에는 펀치스루 전압보다 높은 정전기에서 다이오드(D1), 트랜지스터(M1,M2)의 기생 다이오드 및 펀치스루 영역의 전류레벨을 이용할 수 있고, 이들 방전로가 병렬로 형성되므로 정전기에 대한 내전압 능력이 증가하게 된다.
그러나, 전원단자(VDD)와 접지사이에 정전기가 인가될 경우에는 제5도의 보호회로와 마찬가지로 플러스 정전기는 다이오드(D6)가 순방향 바이어스 상태로 되어 정전기를 원활하게 방전시키나, 마이너스 정전기는 다이오드(D6)가 역방향 영역으로 동작하므로 낮은 레벨의 정전기에 대해서도 다이오드(D6)가 손상되는 문제점이 있었다.
또한, 입력핀과 다른 입력핀, 입력핀과 출력핀 그리고 출력핀과 다른 출력핀 사이에 정전기가 인가될 경우에도 다이오드가 역방향 영역에서 동작하므로 낮은 레벨의 정전기에 대해서도 칩이 손상되었다. 대부분의 정전기 테스트에서는 작업자의 인체에 의한 정전기를 이용하고 있으나, 상술한 정전기는 매우 낮은 레벨로서 정전기에 대한 칩의 손상방지가 시급히 요구되고 있는 실정이다.
그러므로 본 고안의 목적은 높은 레벨의 정전기에 대해서도 칩이 손상되지 않도록 보호하는 보호회로를 제공하는데 있다.
이와 같은 목적을 가지는 본 고안은, 트랜지스터에 비하여 저항 성분이 작고, 기생하는 양방향의 다이오드를 얻을 수 있을 뿐만 아니라 게이트의 오픈시 바이어스 상태에서도 트랜지스터보다 낮은 저항성분을 갖는 전송게이트를 사용함으로써 높은 레벨의 정전기에 대해서도 칩이 손상되지 않도록 보호한다.
특히, 본 고안은 입력핀과 내부회로의 입력단자 사이에 전송 게이트를 연결함으로써 노멀모드시 잡음신호의 유입을 방지하고, 정전기의 방전모드에서 정전기가 내부회로로 유입되지 않게 된다.
이하, 첨부된 제1도 내지 제4도의 도면을 참조하여 본 고안의 보호회로를 상세히 설명한다.
제1도는 본 고안의 보호회로의 일실시예도로서 이에 도시된 바와 같이, 입력핀(11)을 전송게이트(TG11)를 통해 내부회로(12)의 입력단자에 접속하여 그 접속점(A)과 전원단자(VDD)의 사이에 전송게이트(TG12)를 접속점과 아울러 접속점(A)과 접지 사이에 전송게이트(TG13)를 접속하였다.
그리고, 내부회로(12)의 출력단자를 출력핀(13)에 접속함과 아울러 그 접속점과 전원단자(VDD) 및 접지 사이에 전송게이트(TG14)(TG15)를 각기 접속하고, 전원단자(VDD)와 접지사이에 전송게이트(TG16)를 접속하였다.
이와 같이 구성된 본 고안의 보호회로는 진송게이트(TG11∼TG16)가 오픈될 경우에 전송 게이트(TG12=TG16)로 정전기의 방전로가 형성되므로 높은 레벨의 정전기에 대해서도 내부회로(12)가 손상되지 않도록 보호한다.
즉, 전송게이트(TG11∼TG16)는 내부의 등가회로에 P형 트랜지스터, n형 트랜지스터 및 기생 다이오드의 3개의 방전로를 형성하므로 높은 레벨의 정전기도 원활하게 방전시켜 내부회로(12)의 손상을 방지한다.
그리고, 입력핀(11)과 내부회로(12)의 입력단자 사이에 전송게이트(TG11)를 연결하여 입력핀(11)을 통해 잡음신호가 유입되는 것을 방지하는 잡음필터의 역할을 수행함과 아울러 전송 게이트(TG11)가 제2도의 그래프에 도시된 바와 같이 P형 트랜지스터 및 n형 트랜지스터에 따라 저항값을 갖게 되므로 정전기의 인가시에는 높은 저항으로 내부회로를 보호하게 된다.
또한, 높은 주파수의 신호가 입력핀(11)으로 입력될 경우에는 전송게이트(TG11)가 포화 피크전류를 줄이게되므로 제3a∼b도에 도시된 바와 같이 동작하여 교류특성을 개선하고, 종래의 저항을 사용할 경우에 비하여 높은 저항값을 얻을 수 있다. 즉, 입력핀(11)으로 제3a도에 도시된 바와 같은 신호 (Vi)가 ㅏ입력된 경우에 그 입력신호(Vi)는 전송게이트(TG11)를 통해 접속점(A)에는 제3b도에 도시된 바와 같이 나타난다. 여기서, tr은 입력신호(vi)와의 상승시간(rising time)의 차이이고, tf는 하강시간(falling time)의 차이를 나타내며, tr 및 tf의 값은 전송게이트(TG11)의 크기에 따라 좌우된다.
제2도에 도시된 전송게이트의 특성에서 채널의 온시 저항이 P형 트랜지스터 및 n형 트랜지스터의 특성과 소자의 크기에 따라 다소 차이가 있으나, 전송게이트의 사용시 순수(net) 저항은 점선으로 도시된 곡선으로 나타날 수 있고, 입력신호(Vi)의 레벨에 따라 가변됨을 알 수 있다. 특, 제2도에서 점선으로 도시된 곡선은 다이나믹(dynamic) 저항의 특성을 나타내며, 이때 입력신호(Vi)의 중앙레벨 즉, 로직에서의 로직 드레시홀드 레벨과 거의 일치하여 다이내믹 피크 전류를 감소시키게되고, 이로 인하여 높은 레벨의 정전기에 대해서도 칩이 손상되지 않도록 보호하게 된다.
제1도는 도면에서 전송게이트(TG14)가 없다고 가정하고, 출력핀(13)에 정전기가 전원단자(VDD) 방향으로 인가되면, 전송게이트(TG15)내의 n형 트랜지스터가 부 드레시홀드 영역에 있고, 전송게이트(TG16)내의 n형 트랜지스터도 부 드레시홀드 영역에 있으므로 초기상태는 오프되지 않는다.
그러므로 전송게이트(TG15,TG16)를 통해 정전기가 방전되고, 동시게 접지 레벨이 증가하여 전송게이트(TG15,TG16)의 n형 트랜지스터를 온시키므로 출력핀(13)이 정전기가 방전된다.
제4도는 본 고안의 보호회로의 다른 실시예도로서 이에 도시된 바와 같이 저항(R11=R15) 및 인버터(IV11=IV13)를 사용하여 전송게이트(TG11=TG16)를 동작시키는 것이다.
이와 같은 본 고안의 다른 실시예는 전원단자(VDD)가 저항(R11=R15)을 통해 전송게이트(TG11=TG16)에 연결되게 한 것으로 여기서 저항(R11=R15)의 값은 크게 한다.
그리고, 인버터(IV14)와 같이 인버터(IV11=IV13)의 입력단자를 접지에 연결시켜 전송게이트(TG11=TG16)에 연결할 수도 있다.
이는 칩을 사용하는 프로세서의 특성에 따라 변경사용이 가능한 것으로 인버터(IV11=IV13)의 입력단자를 전원단자(VDD)측에 연결하는 것이 접지측에 연결하는 것보다 높은 레벨의 정전기에 대하여 내부회로(12)의 손상을 보다 효과적으로 방지할 수 있다.
이상에서와 같이 본 고안은 전송게이트를 사용하여 정전기를 방전로를 형성함으로써 높은 레벨의 정전기에 대해서도 칩이 손상되지 않도록 보호하는 효과가 있다.

Claims (6)

  1. 반도체 칩의 입력핀(11)과 내부회로(12)의 입력단자(A) 사이에 접속된 제1전송게이트(TG11)와, 전원단자(VDD)와 상기 내부회로의 입력단자(A)사이에 접속된 제2전송게이트(TG12)와, 상기 내부회로(12)의 입력단자(A)와 접지단자 사이에 접속된 제3전송 게이트(TG13)와, 상기 전원단자(VDD)와 상기 내부회로(12)의 출력단자 사이에 접속된 제4전송 게이트(TG14)와, 상기 내부회로(12)의 출력단자와 접지단자 사이에 접속된 제5전송 게이트(TG15)와, 상기 전원단자(VDD)와 접지단자 사이에 접속된 적어도 하나의 제6전송 게이트(TG16)로 구성되는 것을 특징으로 하는 반도체 칩의 보호회로.
  2. 제1항에 있어서, 전송게이트(TG12,TG13)(TG14,TG15)(TG16)에 동작 바이어스 전원을 공급하는 인버터(IV11)(IV12)(IV13)를 구비한 것을 특징으로 하는 반도체 칩의 보호회로
  3. 제2항에 있어서 인버터(IV11)(IV12)(IV13)의 입력단자를 접지측에 연결하여 구성함을 특징으로 하는 반도체 칩의 보호회로.
  4. 제2항에 있어서, 인버터(IV11)(IV12)(IV13)의 입력단자를 전원단자(VDD)측에 연결하여 구성함을 특징으로 하는 반도체 칩의 보호회로.
  5. 입력단자(A)와 출력단자를 구비한 회로부(12)와, 정전기로부터 회로를 보호하기 위한 수단으로 구성되며, 상기 보호수단은 입력단자(11), 출력단자(13), 전원단자(VDD), 접지, 상기 회로부의 입력단자(A)와 보호수단의 입력단자(11) 사이에 접속된 제1전송게이트(TG11), 상기 회로부의 입력단자(A)와 전원단자(VDD)사이에 접속된 제2전송게이트(TG12), 상기 회로부(12)의 입력단자(A)의 접지 사이에 접속된 제3전송게이트(TG13), 상기 회로부의 출력단자(13)와 전원단자(VDD) 사이에 접속된 제4전송게이트(TG14), 상기 회로부 출력단자(13)의 접지 사이에 접속된 제5전송 게이트(TG15) 및 상기 전원단자(VDD)와 접지 사이에 접속된 제6전 송게이트(TG16)로 구성되는 것을 특징으로 하는 반도체 칩.
  6. 제5항에 있어서, 상기 보호수단은 상기 전송 게이트를 제어하기 위한 저항과 반전기를 더 포함하는 것을 특징으로 하는 반도체 칩.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745323A (en) * 1995-06-30 1998-04-28 Analog Devices, Inc. Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes
JP3400215B2 (ja) * 1995-11-21 2003-04-28 沖電気工業株式会社 半導体装置
US5751525A (en) * 1996-01-05 1998-05-12 Analog Devices, Inc. EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages
US5726844A (en) * 1996-04-01 1998-03-10 Motorola, Inc. Protection circuit and a circuit for a semiconductor-on-insulator device
US5917689A (en) * 1996-09-12 1999-06-29 Analog Devices, Inc. General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits
US5838146A (en) * 1996-11-12 1998-11-17 Analog Devices, Inc. Method and apparatus for providing ESD/EOS protection for IC power supply pins
KR100249162B1 (ko) * 1996-12-31 2000-03-15 김영환 정전기(eds)보호회로
US6046897A (en) * 1997-09-29 2000-04-04 Motorola, Inc. Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection
JP2001244418A (ja) * 2000-03-01 2001-09-07 Nec Corp 半導体集積回路装置
KR101508754B1 (ko) * 2014-10-22 2015-04-08 (주)제이엔엘테크 극판 2매 검출기

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3947727A (en) * 1974-12-10 1976-03-30 Rca Corporation Protection circuit for insulated-gate field-effect transistors
JPS579756Y2 (ko) * 1975-01-29 1982-02-24
JPS5780774A (en) * 1980-11-07 1982-05-20 Hitachi Ltd Semiconductor integrated circuit device
JPH0693495B2 (ja) * 1985-12-13 1994-11-16 ロ−ム株式会社 半導体装置の保護回路
JPS639222A (ja) * 1986-06-30 1988-01-14 Toshiba Corp トランスフアゲ−ト回路
US4728932A (en) * 1986-07-25 1988-03-01 Honeywell Inc. Detector for capacitive sensing devices
US4930037A (en) * 1989-02-16 1990-05-29 Advaced Micro Devices, Inc. Input voltage protection system

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