JPH04234156A - 半導体チップの保護回路 - Google Patents
半導体チップの保護回路Info
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- JPH04234156A JPH04234156A JP3097475A JP9747591A JPH04234156A JP H04234156 A JPH04234156 A JP H04234156A JP 3097475 A JP3097475 A JP 3097475A JP 9747591 A JP9747591 A JP 9747591A JP H04234156 A JPH04234156 A JP H04234156A
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップが静電気
により損傷されないように保護する半導体チップの保護
回路に関する。
により損傷されないように保護する半導体チップの保護
回路に関する。
【０００２】
【従来の技術】誘電率が互いに異なる物体の摩擦及び帯
電等により発生される電荷である静電気は、半導体チッ
プ、特に、薄い酸化膜を用いる集積素子において酸化膜
の破れ及び内部放電等を引き起こして致命的損傷を与え
るようになる。したがって、半導体チップをデザインす
る場合には、内部回路とともにその内部回路が静電気に
より損傷されないように保護回路を構成している。特に
、半導体の製造技術が発展するとともに、チップが超高
集積化して大きさが小さくなり、高駆動能力化するにし
たがって、静電気によりチップが損傷されないように保
護回路を構成することが必須である。そして、最高では
チップの信頼性の側面においても非常に重視されている
。
電等により発生される電荷である静電気は、半導体チッ
プ、特に、薄い酸化膜を用いる集積素子において酸化膜
の破れ及び内部放電等を引き起こして致命的損傷を与え
るようになる。したがって、半導体チップをデザインす
る場合には、内部回路とともにその内部回路が静電気に
より損傷されないように保護回路を構成している。特に
、半導体の製造技術が発展するとともに、チップが超高
集積化して大きさが小さくなり、高駆動能力化するにし
たがって、静電気によりチップが損傷されないように保
護回路を構成することが必須である。そして、最高では
チップの信頼性の側面においても非常に重視されている
。
【０００３】かかる保護回路は、入力フィン及び出力フ
ィンと電源端子及び接地との間に放電路を形成して静電
気が放電路にそって放電され、内部回路には入力されな
いようにすることにより内部回路が損傷されないように
している。内部回路に用いられる素子としては抵抗、ダ
イオード、パンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）
トランジスタ、電界効果トランジスタ及び寄生キャパ
シタ等がある。これらの素子の中でダイオード及びトラ
ンジスタは放電路を形成して静電気を放電させており、
抵抗は入力フィンと内部回路の入力端子との間に接続し
て入力電流のレベルを決定するに用いる。そして、内部
回路の出力端子と出力フィンとの間には、電流レベルを
設定する抵抗を出力ドライブの能力にしたがって用いる
こともできるが、大部分のチップにおいては用いないで
いる。
ィンと電源端子及び接地との間に放電路を形成して静電
気が放電路にそって放電され、内部回路には入力されな
いようにすることにより内部回路が損傷されないように
している。内部回路に用いられる素子としては抵抗、ダ
イオード、パンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）
トランジスタ、電界効果トランジスタ及び寄生キャパ
シタ等がある。これらの素子の中でダイオード及びトラ
ンジスタは放電路を形成して静電気を放電させており、
抵抗は入力フィンと内部回路の入力端子との間に接続し
て入力電流のレベルを決定するに用いる。そして、内部
回路の出力端子と出力フィンとの間には、電流レベルを
設定する抵抗を出力ドライブの能力にしたがって用いる
こともできるが、大部分のチップにおいては用いないで
いる。
【０００４】このような保護回路の一例を図５に示す。
図５に示すように、入力フィン１と電源端子ＶＤＤとの
間にダイオードＤ１ を接続する。入力フィン１を抵抗
Ｒ１ を通じて内部回路２の入力端子に接続し、内部回
路の入力Ａと電源端子ＶＤＤ及び接地との間にダイオー
ドＤ２ ，Ｄ３ をそれぞれ接続する。内部回路２の出
力端子Ｂを出力フィン３に接続するとともに内部回路２
の出力端子と電源端子ＶＤＤ及び接地との間にダイオー
ドＤ４ ，Ｄ５ をそれぞれ接続する。そして、電源端
子ＶＤＤと接地との間にはダイオードＤ６ を接続する
。
間にダイオードＤ１ を接続する。入力フィン１を抵抗
Ｒ１ を通じて内部回路２の入力端子に接続し、内部回
路の入力Ａと電源端子ＶＤＤ及び接地との間にダイオー
ドＤ２ ，Ｄ３ をそれぞれ接続する。内部回路２の出
力端子Ｂを出力フィン３に接続するとともに内部回路２
の出力端子と電源端子ＶＤＤ及び接地との間にダイオー
ドＤ４ ，Ｄ５ をそれぞれ接続する。そして、電源端
子ＶＤＤと接地との間にはダイオードＤ６ を接続する
。
【０００５】このような構成を有する従来の保護回路は
、入力フィン１と電源端子ＶＤＤとの間に正の静電気が
印加される場合に、その正の静電気がダイオードＤ１
，Ｄ２ を通じて電源端子ＶＤＤに放電され、内部回路
２には印加されない。ここで、抵抗Ｒ１ はポリ及び拡
散タイプの抵抗を用いてダイオードＤ２ に流れる電流
レベルを設定する。
、入力フィン１と電源端子ＶＤＤとの間に正の静電気が
印加される場合に、その正の静電気がダイオードＤ１
，Ｄ２ を通じて電源端子ＶＤＤに放電され、内部回路
２には印加されない。ここで、抵抗Ｒ１ はポリ及び拡
散タイプの抵抗を用いてダイオードＤ２ に流れる電流
レベルを設定する。
【０００６】そして、入力フィン１と電源端子ＶＤＤと
の間に負の静電気が印加される場合には、ダイオードＤ
１ ，Ｄ２ の逆方向領域で静電気の放電路が形成され
る。このとき、ダイオードＤ１ ，Ｄ２ の逆方向の降
伏領域で電流レベルが決まるので、低レベルの静電気に
よってもダイオードＤ１ ，Ｄ２ が損傷されてその特
性が悪くなり、信頼性の側面においても再活用できなく
なるという問題点がある。
の間に負の静電気が印加される場合には、ダイオードＤ
１ ，Ｄ２ の逆方向領域で静電気の放電路が形成され
る。このとき、ダイオードＤ１ ，Ｄ２ の逆方向の降
伏領域で電流レベルが決まるので、低レベルの静電気に
よってもダイオードＤ１ ，Ｄ２ が損傷されてその特
性が悪くなり、信頼性の側面においても再活用できなく
なるという問題点がある。
【０００７】入力フィン１と接地との間に負の静電気が
印加されると、ダイオードＤ３ が順方向バイアス状に
静電気を放電させるようになる。一方、静電気が正であ
ると、ダイオードＤ３ が逆方向領域に放電路を形成す
るため、前記のようにダイオードＤ３ が損傷されると
いう問題点がある。また、電源端子ＶＤＤと接地との間
に正の静電気が印加されると、ダイオードＤ６ が順方
向バイアス状に静電気を円滑に放電させるようになる。 一方、静電気が負であると、ダイオードＤ６ が逆方向
領域に放電路を形成するため、ダイオードＤ６ が損傷
されるという問題点がある。
印加されると、ダイオードＤ３ が順方向バイアス状に
静電気を放電させるようになる。一方、静電気が正であ
ると、ダイオードＤ３ が逆方向領域に放電路を形成す
るため、前記のようにダイオードＤ３ が損傷されると
いう問題点がある。また、電源端子ＶＤＤと接地との間
に正の静電気が印加されると、ダイオードＤ６ が順方
向バイアス状に静電気を円滑に放電させるようになる。 一方、静電気が負であると、ダイオードＤ６ が逆方向
領域に放電路を形成するため、ダイオードＤ６ が損傷
されるという問題点がある。
【０００８】出力フィン３と電源端子ＶＤＤとの間、そ
して出力フィン３と接地との間に静電気が印加される場
合にはダイオードＤ４ 、Ｄ５ が選択的に放電路を形
成して静電気を放電させるようになる。従って、前記の
ようにダイオードＤ４ 、Ｄ５ が逆方向領域で放電路
を形成する場合があり損傷されるという問題点がある。 図６は従来の保護回路の他の実施例であって、同図に示
すように、図５の保護回路においてダイオードＤ２ ，
Ｄ３ ，Ｄ４ ，Ｄ５ のかわりにトランジスタＭ１
，Ｍ２ ，Ｍ３ ，Ｍ４ を用いて構成した。
して出力フィン３と接地との間に静電気が印加される場
合にはダイオードＤ４ 、Ｄ５ が選択的に放電路を形
成して静電気を放電させるようになる。従って、前記の
ようにダイオードＤ４ 、Ｄ５ が逆方向領域で放電路
を形成する場合があり損傷されるという問題点がある。 図６は従来の保護回路の他の実施例であって、同図に示
すように、図５の保護回路においてダイオードＤ２ ，
Ｄ３ ，Ｄ４ ，Ｄ５ のかわりにトランジスタＭ１
，Ｍ２ ，Ｍ３ ，Ｍ４ を用いて構成した。
【０００９】このような構成を有する従来の保護回路の
他の実施例は、通常のダイオード特性とともにトランジ
スタＭ１ 〜Ｍ４ のチャンネル領域を放電路として活
用するので、図５に示す保護回路に比べやや高い静電気
も放電させることができる。すなわち、パンチスルート
ランジスタを用いる場合にはパンチスルー電圧より高い
静電気でダイオードＤ１ 、トランジスタＭ１ ，Ｍ２
の寄生ダイオード及びパンチスルー領域の電流レベル
を用いることができ、これら放電路が並列に形成される
ので静電気に対する耐電圧能力が増加するようになる。
他の実施例は、通常のダイオード特性とともにトランジ
スタＭ１ 〜Ｍ４ のチャンネル領域を放電路として活
用するので、図５に示す保護回路に比べやや高い静電気
も放電させることができる。すなわち、パンチスルート
ランジスタを用いる場合にはパンチスルー電圧より高い
静電気でダイオードＤ１ 、トランジスタＭ１ ，Ｍ２
の寄生ダイオード及びパンチスルー領域の電流レベル
を用いることができ、これら放電路が並列に形成される
ので静電気に対する耐電圧能力が増加するようになる。
【００１０】
【発明が解決しようとする課題】しかしながら、電源端
子ＶＤＤと接地との間に静電気が印加される場合には、
図５の保護回路と同様に正の静電気はダイオードＤ６
が順方向バイアス状になって静電気を円滑に放電させる
。一方、負の静電気はダイオードＤ６ が逆方向領域で
動作するので、低レベルの静電気に対してもダイオード
Ｄ６ が損傷されるという問題点があった。
子ＶＤＤと接地との間に静電気が印加される場合には、
図５の保護回路と同様に正の静電気はダイオードＤ６
が順方向バイアス状になって静電気を円滑に放電させる
。一方、負の静電気はダイオードＤ６ が逆方向領域で
動作するので、低レベルの静電気に対してもダイオード
Ｄ６ が損傷されるという問題点があった。
【００１１】また、入力フィンと他の入力フィン、入力
フィンと出力フィンとして出力フィンと他の出力フィン
との間に静電気が印加される場合においても、ダイオー
ドが逆方向領域で動作するので低レベルの静電気に対し
てもチップが損傷された。大部分の静電気テストにおい
ては、作業者の人体による静電気を用いている。前述し
た静電気は非常に低いレベルであるが、静電気に対する
チップの損傷防止が要求されている。
フィンと出力フィンとして出力フィンと他の出力フィン
との間に静電気が印加される場合においても、ダイオー
ドが逆方向領域で動作するので低レベルの静電気に対し
てもチップが損傷された。大部分の静電気テストにおい
ては、作業者の人体による静電気を用いている。前述し
た静電気は非常に低いレベルであるが、静電気に対する
チップの損傷防止が要求されている。
【００１２】したがって、本発明の目的は、高レベルの
静電気に対してもチップが損傷されないように保護する
保護回路を提供することである。
静電気に対してもチップが損傷されないように保護する
保護回路を提供することである。
【００１３】
【課題を解決するための手段】このような目的を有する
本発明は、トランジスタに比べ抵抗成分が小さく、寄生
する両方向のダイオードが得られるばかりでなく、ゲー
トのオープンの際バイアス状においてもトランジスタよ
り低い抵抗成分を有する伝送ゲートを用いることにより
高レベルの静電気に対してもチップが損傷されないよう
に保護する。
本発明は、トランジスタに比べ抵抗成分が小さく、寄生
する両方向のダイオードが得られるばかりでなく、ゲー
トのオープンの際バイアス状においてもトランジスタよ
り低い抵抗成分を有する伝送ゲートを用いることにより
高レベルの静電気に対してもチップが損傷されないよう
に保護する。
【００１４】特に、本発明は入力フィンと内部回路の入
力端子との間に伝送ゲートを連結することにより、ノー
マルモードの際ノイズ信号の流入を防止し、静電気の放
電モードで静電気が内部回路へ流入されないようにする
。
力端子との間に伝送ゲートを連結することにより、ノー
マルモードの際ノイズ信号の流入を防止し、静電気の放
電モードで静電気が内部回路へ流入されないようにする
。
【００１５】
【実施例】以下、添付された図１乃至図４を参照して本
発明の保護回路を詳細に説明する。図１は本発明の保護
回路の一実施例を示す。図１において、入力フィン１１
を第１の伝送ゲートＴＧ１１を通じて内部回路１２の入
力端子に接続して、その接続点Ａと電源端子ＶＤＤとの
間に第２の伝送ゲートＴＧ１２を接続するとともに、接
続点Ａと接地との間に第３の伝送ゲートＴＧ１３を接続
する。
発明の保護回路を詳細に説明する。図１は本発明の保護
回路の一実施例を示す。図１において、入力フィン１１
を第１の伝送ゲートＴＧ１１を通じて内部回路１２の入
力端子に接続して、その接続点Ａと電源端子ＶＤＤとの
間に第２の伝送ゲートＴＧ１２を接続するとともに、接
続点Ａと接地との間に第３の伝送ゲートＴＧ１３を接続
する。
【００１６】そして、内部回路１２の出力端子を出力フ
ィン１３に接続するとともに、その接続点Ｂと電源端子
ＶＤＤ及び接地Ｇの間に第４及び第５の伝送ゲートＴ１
４，Ｔ１５をそれぞれ接続し、電源端子ＶＤＤと接地と
の間に第６の伝送ゲートＴＧ１６を接続する。このよう
に構成された本発明の保護回路は、伝送ゲートＴＧ１１
〜ＴＧ１６がオープンされる場合に伝送ゲートＴＧ１１
〜ＴＧ１６に静電気の放電路が形成されるので、高レベ
ルの静電気に対しても内部回路１２が損傷されないよう
に保護する。すなわち、伝送ゲートＴＧ１１〜ＴＧ１６
は内部の等価回路にＰ形トランジスタ、ｎ形トランジス
タ及び寄生ダイオードの三つの放電路を形成するので、
高レベルの静電気も円滑に放電させて内部回路１２の損
傷を防止する。
ィン１３に接続するとともに、その接続点Ｂと電源端子
ＶＤＤ及び接地Ｇの間に第４及び第５の伝送ゲートＴ１
４，Ｔ１５をそれぞれ接続し、電源端子ＶＤＤと接地と
の間に第６の伝送ゲートＴＧ１６を接続する。このよう
に構成された本発明の保護回路は、伝送ゲートＴＧ１１
〜ＴＧ１６がオープンされる場合に伝送ゲートＴＧ１１
〜ＴＧ１６に静電気の放電路が形成されるので、高レベ
ルの静電気に対しても内部回路１２が損傷されないよう
に保護する。すなわち、伝送ゲートＴＧ１１〜ＴＧ１６
は内部の等価回路にＰ形トランジスタ、ｎ形トランジス
タ及び寄生ダイオードの三つの放電路を形成するので、
高レベルの静電気も円滑に放電させて内部回路１２の損
傷を防止する。
【００１７】そして、入力フィン１１と内部回路１２の
入力端子との間に第１の伝送ゲートＴＧ１１を連結して
入力フィン１１を通じてノイズ信号が流入されることを
防止するノイズフィルターの役割を行うとともに、第１
の伝送ゲートＴＧ１１は、図２のグラフで示すように、
Ｐ形トランジスタ及びｎ形トランジスタにしたがって抵
抗値を有するようになるので静電気の印加の際には高い
抵抗で内部回路を保護するようになる。
入力端子との間に第１の伝送ゲートＴＧ１１を連結して
入力フィン１１を通じてノイズ信号が流入されることを
防止するノイズフィルターの役割を行うとともに、第１
の伝送ゲートＴＧ１１は、図２のグラフで示すように、
Ｐ形トランジスタ及びｎ形トランジスタにしたがって抵
抗値を有するようになるので静電気の印加の際には高い
抵抗で内部回路を保護するようになる。
【００１８】また、高周波数の信号が入力フィン１１に
入力される場合には第１の伝送ゲートＴＧ１１が飽和ピ
ーク電流を縮めるようになるので、図３（Ａ）及び（Ｂ
）に示すように動作して交流特性を改善し、従来の抵抗
を用いる場合に比べ高い抵抗値が得られる。すなわち、
入力フィン１１に図３（Ａ）に示すような信号Ｖｉ が
入力される場合に、その入力信号Ｖｉ は第１の伝送ゲ
ートＴＧ１１を通じて接続点Ａには図３（Ｂ）に示すよ
うに表わされる。ここで、ｔｒは入力信号Ｖｉ との立
上り時間の差であり、ｔｆは立下り時間の差を示す。こ
のｔｒ及びｔｆの値は第１の伝送ゲートＴＧ１１の大き
さにより左右される。
入力される場合には第１の伝送ゲートＴＧ１１が飽和ピ
ーク電流を縮めるようになるので、図３（Ａ）及び（Ｂ
）に示すように動作して交流特性を改善し、従来の抵抗
を用いる場合に比べ高い抵抗値が得られる。すなわち、
入力フィン１１に図３（Ａ）に示すような信号Ｖｉ が
入力される場合に、その入力信号Ｖｉ は第１の伝送ゲ
ートＴＧ１１を通じて接続点Ａには図３（Ｂ）に示すよ
うに表わされる。ここで、ｔｒは入力信号Ｖｉ との立
上り時間の差であり、ｔｆは立下り時間の差を示す。こ
のｔｒ及びｔｆの値は第１の伝送ゲートＴＧ１１の大き
さにより左右される。
【００１９】図２に示す伝送ゲートの特性では、チャン
ネルのオンの時の抵抗が、ｐ形トランジスタ及びｎ形ト
ランジスタの特性と素子との大きさにより多少差がある
。伝送ゲートの使用の際、純粋抵抗は点線で示す曲線で
示すことができ、入力信号Ｖｉ のレベルにしたがい可
変されることがわかる。すなわち、図２において、点線
で示す曲線はダイナミック（ｄｙｎａｍｉｃ）抵抗の特
性を示し、このとき、入力信号Ｖｉ の中央レベルすな
わち、ロジックでのロジックしきいレベルとほぼ一致し
てダイナミックピーチ電流を減少させるようになり、こ
れにより、高レベルの静電気に対してもチップが損傷さ
れないように保護することができるようになる。
ネルのオンの時の抵抗が、ｐ形トランジスタ及びｎ形ト
ランジスタの特性と素子との大きさにより多少差がある
。伝送ゲートの使用の際、純粋抵抗は点線で示す曲線で
示すことができ、入力信号Ｖｉ のレベルにしたがい可
変されることがわかる。すなわち、図２において、点線
で示す曲線はダイナミック（ｄｙｎａｍｉｃ）抵抗の特
性を示し、このとき、入力信号Ｖｉ の中央レベルすな
わち、ロジックでのロジックしきいレベルとほぼ一致し
てダイナミックピーチ電流を減少させるようになり、こ
れにより、高レベルの静電気に対してもチップが損傷さ
れないように保護することができるようになる。
【００２０】図１において、第４の伝送ゲートＴＧ１４
がないと仮定し、出力フィン１３に静電気が電源端子Ｖ
ＤＤ方向に印加されると、第５の伝送ゲートＴＧ１５内
のｎ形トランジスタが負のしきい領域にあり、第６の伝
送ゲートＴＧ１６内のｎ形トランジスタも負のしきい領
域にあるので初期の状態はオフされない。したがって、
第５及び第６の伝送ゲートＴＧ１５，ＴＧ１６を通じて
静電気が放電され、かつ、接地レベルが増加されて第５
及び第６の伝送ゲートＴＧ１５，ＴＧ１６のｎ形トラン
ジスタをオンさせるので出力フィン１３の静電気が放電
される。
がないと仮定し、出力フィン１３に静電気が電源端子Ｖ
ＤＤ方向に印加されると、第５の伝送ゲートＴＧ１５内
のｎ形トランジスタが負のしきい領域にあり、第６の伝
送ゲートＴＧ１６内のｎ形トランジスタも負のしきい領
域にあるので初期の状態はオフされない。したがって、
第５及び第６の伝送ゲートＴＧ１５，ＴＧ１６を通じて
静電気が放電され、かつ、接地レベルが増加されて第５
及び第６の伝送ゲートＴＧ１５，ＴＧ１６のｎ形トラン
ジスタをオンさせるので出力フィン１３の静電気が放電
される。
【００２１】図４は本発明の保護回路の他の実施例であ
る。図４に示すように抵抗Ｒ１１〜Ｒ１５及びインバー
タＩＶ１１〜ＩＶ１３を用いて伝送ゲートＴＧ１１〜Ｔ
Ｇ１６を制御させている。この本発明の他の実施例は、
電源端子ＶＤＤが抵抗Ｒ１１〜Ｒ１５を通じて伝送ゲー
トＴＧ１１〜ＴＧ１６に連結されるようになっている。 このとき、抵抗Ｒ１１〜Ｒ１５の値は大きくすることが
好ましい。
る。図４に示すように抵抗Ｒ１１〜Ｒ１５及びインバー
タＩＶ１１〜ＩＶ１３を用いて伝送ゲートＴＧ１１〜Ｔ
Ｇ１６を制御させている。この本発明の他の実施例は、
電源端子ＶＤＤが抵抗Ｒ１１〜Ｒ１５を通じて伝送ゲー
トＴＧ１１〜ＴＧ１６に連結されるようになっている。 このとき、抵抗Ｒ１１〜Ｒ１５の値は大きくすることが
好ましい。
【００２２】図４においてはインバータＩＶ１１〜ＩＶ
１３の入力端子は電源端子ＶＤＤに連結されているが、
インバータＩＶ１１〜ＩＶ１３の入力端子をインバータ
ＩＶ１４のように接地に連結させて伝送ゲートＴＧ１１
〜ＴＧ１６に連結することもできる。これはチップを用
いるプロセッサの特性により変更使用を可能にしたもの
であり、インバータＩＶ１１〜ＩＶ１３の入力端子を電
源端子ＶＤＤ側に連結することが接地側に連結すること
より高レベルの静電気に対して内部回路１２の損傷をよ
り効果的に防止することができるようになる。
１３の入力端子は電源端子ＶＤＤに連結されているが、
インバータＩＶ１１〜ＩＶ１３の入力端子をインバータ
ＩＶ１４のように接地に連結させて伝送ゲートＴＧ１１
〜ＴＧ１６に連結することもできる。これはチップを用
いるプロセッサの特性により変更使用を可能にしたもの
であり、インバータＩＶ１１〜ＩＶ１３の入力端子を電
源端子ＶＤＤ側に連結することが接地側に連結すること
より高レベルの静電気に対して内部回路１２の損傷をよ
り効果的に防止することができるようになる。
【００２３】
【発明の効果】以上のように本発明は、伝送ゲートを用
いて静電気の放電路を設けることにより高レベルの静電
気に対してもチップが損傷されないように保護する効果
がある。
いて静電気の放電路を設けることにより高レベルの静電
気に対してもチップが損傷されないように保護する効果
がある。
【図１】本発明の保護回路の一実施例を示す図である。
【図２】本発明の保護回路に用いられる伝送ゲートの抵
抗特性を示すグラフである。
抗特性を示すグラフである。
【図３】図３（Ａ）及び（Ｂ）は、図１の入力フィン及
び接続点Ａの信号を示す波形図である。
び接続点Ａの信号を示す波形図である。
【図４】本発明の保護回路の他の実施例を示す図である
。
。
【図５】従来の保護回路の一実施例を示す図である。
【図６】従来の保護回路の他の実施例を示す図である。
１１ 入力フィン
１２ 内部回路
ＴＧ１１〜ＴＧ１６ 伝送ゲートＩＶ１１〜ＩＶ
１４ インバータＶＤＤ 電源端子
１４ インバータＶＤＤ 電源端子
Claims (4)
- 【請求項１】 外部入力信号を受信する入力フィンと
半導体チップの内部回路の入力端子との間に接続された
第１の伝送ゲートと、前記入力端子と電源端子との間に
接続された第２の伝送ゲートと、前記入力端子と接地と
の間に接続された第３の伝送ゲートと、前記内部回路の
出力端子と電源端子との間に接続された第４の伝送ゲー
トと、前記出力端子と接地との間に接続された第５の伝
送ゲートと、電源端子と接地との間に接続された第６の
伝送ゲートとで構成することを特徴とする半導体チップ
の保護回路。 - 【請求項２】 前記伝送ゲート等は抵抗等及びインバ
ータ等により制御されることを特徴とする請求項１記載
の半導体チップの保護回路。 - 【請求項３】 前記インバータ等の入力端子は接地側
に連結されることを特徴とする、請求項２記載の半導体
チップの保護回路。 - 【請求項４】 前記インバータ等の入力端子は電源端
子ＶＤＤ側に連結されることを特徴とする、請求項２記
載の半導体チップの保護回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019900017381A KR920009015A (ko) | 1990-10-29 | 1990-10-29 | 반도체 칩의 보호회로 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234156A true JPH04234156A (ja) | 1992-08-21 |
Family
ID=19305333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3097475A Pending JPH04234156A (ja) | 1990-10-29 | 1991-04-26 | 半導体チップの保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5144519A (ja) |
| JP (1) | JPH04234156A (ja) |
| KR (2) | KR920009015A (ja) |
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-
1991
- 1991-04-26 JP JP3097475A patent/JPH04234156A/ja active Pending
- 1991-05-29 US US07/706,803 patent/US5144519A/en not_active Expired - Lifetime
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Also Published As
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