JPS62139349A - 半導体装置の保護回路 - Google Patents

半導体装置の保護回路

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JPS62139349A
JPS62139349A JP60280842A JP28084285A JPS62139349A JP S62139349 A JPS62139349 A JP S62139349A JP 60280842 A JP60280842 A JP 60280842A JP 28084285 A JP28084285 A JP 28084285A JP S62139349 A JPS62139349 A JP S62139349A
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JP
Japan
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voltage
input terminal
mosfet
semiconductor device
gate
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JP60280842A
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Kiyoshi Nishimura
清 西村
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Rohm Co Ltd
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Rohm Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ｃ−ＭＯＳＦＥＴなどからなる゛半導体装
置の保護回路に係り、特に、静電破壊およびラフチアツ
ブによる破壊の防止に関する。
〔従来の技術〕
従来、Ｃ−ＭＯＳ回路では、第２図に示すように、ｐチ
ャネルエンハンスメントＭＯＳｔ界効果トランジスタ（
以下単にｐＭＯ５ＦＥＴという）２にｎチャネルエンハ
ンスメントＭＯ３電界効果トランジスタ（以下単にｎＭ
Ｏ５ＦＥＴという）４を直列に接続するとともに、共通
に接続した各ゲートに対して抵抗６を介して入力端子（
ピン）８が形成されている。
そして、入力端子８に加わる高電圧（数ＫＶ）の静電気
による破壊から９ＭＯ５ＦＥＴ２およびｎＭＯ３ＦＥＴ
４を保護するため、入力端子８とｐ　ＭＯＳ　Ｆ　ＥＴ
　２のソースとの間にはダイオード１０がカソードを高
電位側にして接続され、また、入力端子８とｎＭＯ３Ｆ
ＥＴ４のソースとの間にもダイオード１２が接続されて
いる。
〔発明が解決しようとする問題点〕
このようなダイオード１０．１２による保護回路は、静
電破壊およびラッチアップによる破壊からｐ　ＭＯＳ　
Ｆ　ＥＴ　２およびｎＭＯ３ＦＥＴ４を保護するために
一般的に用いられているが、通常、ｎ　Ｍ　ＯＳ　Ｆ　
Ｅ　７４のソースを接地側に設定し、９ＭＯ５ＦＥＴ２
とｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　４のソース間に電圧ｖ０
゜を印加するための電源１４は、その出力部のトランジ
スタ１６で示すように、矢印Ａで示す方向に高インピー
ダンスとなるため、ダイオード１０による保護は殆ど期
待できない。
そこで、このような半導体装置において、入力端子（ピ
ン）に加わる高電圧からゲート酸化膜を保護した保護回
路の提供を目的とする。
〔問題点を解決するための手段〕
この発明の半導体装置の保護回路は、第１図に示すよう
に、ｐＭＯ３ＦＥＴ２とｎＭＯ３ＦＥ’ｒ４とからなる
相補型回路のゲート入力部と接地側との間にゲート入力
電圧が前記相補型回路の駆動電圧を越える高電圧になっ
たとき導通状態になる能動素子（ｐＭＯ３ＦＥ７１　Ｂ
）を設置したものである。
〔作　　　用〕
この発明の半導体装置の保護回路は、相補型回路のゲー
ト入力部と接地側との間に設置した能動素子が、ゲート
入力電圧が前記相補型回路の駆動電圧を越える高電圧（
たとえば、電圧ＶＯＯとｎＭＯ３ＦＥＴのスレシュホー
ルド電圧ｖＴＨとを加えた電圧）になったとき導通状態
になるので、その導通状態によって、ゲート入力部に加
わる電荷を接地側に放流するので、９ＭＯ３ＦＥＴおよ
びｎＭＯＳ　Ｆ　ＥＴの高電圧入力による破壊から保護
することができる。
〔実　施　例〕
以下、この発明の実施例を図面を参照して説明する。
第１図は、この発明の半導体装置の保護回路の実施例を
示す。
この半導体装置の保護回路は、第１図に示すように、ｐ
　ＭＯＳ　Ｆ　ＥＴ　２とｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
４とからなる相補型回路のゲート入力部と接地側との間
に、第２図に示すダイオード１０に代えるゲート入力電
圧が前記相補型回路の駆動電圧を越える高電圧になった
とき導通状態になる能動素子として９ＭＯ３ＦＥＴ１８
を設置したものである。この場合、９ＭＯ３ＦＥＴ１８
は、ソース側を入力端子８側、ドレイン側を接地側、ゲ
ートをｐＭＯ３ＦＥＴ２のソースと共通に電源１４側に
接続されている。
したがって、入力端子８に対して、ｐ、ＭＯ３ＦＥＴ２
とｎＭＯ３ＦＥＴ４との相補型回路に加えられる駆動電
圧ｖ０を越える高電圧が印加された場合、ソノ値が電圧
ｖＤＩｌｌ、！：ｐＭＯ８ＦＥＴ１８のスレシュホール
ド電圧ｖ７エとを加えた電圧（、Ｖ。
＋　ｖＴＨ＠Ｉｌ＋　）を越えているとき、９ＭＯ３Ｆ
ＥＴ１８は導通状態となり、入力端子８に加わる静電電
荷を接地側に放流する。
このような保護動作は、電ａＺのインピーダンスには全
く無関係に行われるので、静電破壊およびラッチアップ
による破壊からｐＭＯ３ＦＥＴ２およびｎＭＯ３ＦＥＴ
４を確実に保護できる。
この場合、９ＭＯ３ＦＥＴ１８が導通した場合、静電電
荷による電流は、直接接地側に放流されて、基板のバル
ク内に持ち込むことがないので、ラッチの生じ難い構成
を実現できる。
〔発明の効果〕
以上説明したように、この発明によれば、ゲート入力部
と接地側との間に設置した能動素子が、ゲート入力電圧
が相補型回路の駆動電圧を越える高電圧になったとき導
通状態になって、ゲート入力部に加わる電荷を接地側に
放流するので、高電圧入力による破壊から半導体装置を
保護することができるとともに、電荷は、直接接地側に
放流されるため、基板のバルク内に持ち込まれることが
なく、ランチの生じ難い構成を実現できる。
【図面の簡単な説明】
第１図はこの発明の半導体装置の保護回路の実施例を示
す回路図、第２図は従来の半導体装置の保護回路を示す
回路図である。 ２・・・９ＭＯ３ＦＥＴ、４・・・０ＭＯ８ＦＥＴ、１
８・・・能動素子としてのｐＭＯ５ＦＥＴ。

Claims (1)

    【特許請求の範囲】
  1. 　ｐチャネル電界効果トランジスタとｎチャネル電界効
    果トランジスタとからなる相補型回路のゲート入力部と
    接地側との間にゲート入力電圧が前記相補型回路の駆動
    電圧を越える高電圧になったとき導通状態になる能動素
    子を設置したことを特徴とする半導体装置の保護回路。
JP60280842A 1985-12-13 1985-12-13 半導体装置の保護回路 Expired - Lifetime JPH0693495B2 (ja)

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JPH0693495B2 JPH0693495B2 (ja) 1994-11-16

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04234156A (ja) * 1990-10-29 1992-08-21 Samsung Electron Co Ltd 半導体チップの保護回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5649159U (ja) * 1976-02-24 1981-05-01

Patent Citations (1)

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JPS5649159U (ja) * 1976-02-24 1981-05-01

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