KR100327429B1 - 이에스디(ｅｓｄ) 보호회로 - Google Patents

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Abstract

본 발명은 3극 전원 또는 2극 전원을 사용하는 제품에서 (+) 및 (-) ESD(Electro Static Discharge) 전하가 유입되는 어떤 경우라도 제품을 효과적으로 보호하는데 적당한 ESD 보호회로에 관한 것으로서, 3극 전원(VP, VDD, GND)을 사용하는 제품의 ESD 보호회로에 있어서, 입력단자와 GND의 사이에 제 1 도전형 바이폴라 트랜지스터와 제 2 도전형 바이폴라 트랜지스터가 병렬로 연결되고, 상기 제 1 도전형 바이폴라 트랜지스터의 베이스 단자에 VP 전압이 인가되고, 상기 제 2 도전형 바이폴라 트랜지스터의 베이스 단자에 VDD 전압이 인가되며 각 컬렉터 또는 에미터는 입력단자와 GND에 연결하여 구성함을 특징으로 한다.

Description

이에스디(ＥＳＤ) 보호회로{Electro Static Discharge Protection Circuit}
본 발명은 ESD(Electro Static Discharge) 보호회로에 관한 것으로, 특히 3극 전원 또는 2극 전원을 사용하는 제품에서 외부로부터 (+) 및 (-) ESD 전하가 유입되는 어떤 경우라도 제품을 효과적으로 보호하는데 적당한 ESD 보호회로에 관한것이다.
이하, 첨부된 도면을 참고하여 종래의 ESD 보호회로를 설명하면 다음과 같다.
도 1은 종래의 ESD 보호회로를 나타낸 회로도이다.
도 1에서와 같이, ESD 보호회로는 2개의 MOS 트랜지스터(TR1,TR2)를 이용하고 있으며, 첫 번째 MOS 트랜지스터는 필드 MOS 트랜지스터(TR1)이고, 두 번째 MOS 트랜지스터는 액티브 MOS 트랜지스터(TR2)이다.
한편, 상기 필드 MOS 트랜지스터(TR1)의 게이트와 소오스는 임의의 패드(PAD1)에 공통으로 연결되어 있으며, 상기 액티브 MOS 트랜지스터(TR2)의 게이트는 접지단(GND)에 연결되어 있고 소오스는 임의의 패드(PAD1)에 연결되어 있다.
그리고 상기 필드 MOS 트랜지스터(TR1)와 액티브 MOS 트랜지스터(TR2)의 드레인은 공통으로 연결되어 있다.
여기서 미설명한 A는 PAD1에 유입되는 (+) ESD 전하의 방전 경로를 나타내고, B는 PAD1에 유입되는 (-) ESD 전하의 방전 경로를 나타낸다.
한편, PAD1로 (+) 또는 (-) ESD 전하가 유입되어 PAD2로 방전될 경우 PAD2에는 PAD1에 연결된 것과 동일한 2개의 트랜지스터 즉, 필드 MOS 트랜지스터(TR3)와 액티브 MOS 트랜지스터(TR4)가 동일하게 구성된다.
상기와 같이 구성된 ESD 보호회로는 PAD1에 (+) ESD 전하가 유입되어 PAD2로 방전될 경우 PAD1에 게이트와 소오스가 연결된 필드 MOS 트랜지스터(TR1)를 통과하여 접지단(GND)으로 가고, 다시 PAD2에 소오스가 연결된 액티브 MOS트랜지스터(TR4)를 통하여 PAD2로 방전된다.
그리고 PAD1에 (-) ESD 전하가 유입되어 PAD2로 방전될 경우 PAD1에 소오스가 연결된 액티브 MOS 트랜지스터(TR2)를 통과하여 접지단(GND)으로 가고 다시 PAD2에 게이트와 소오스가 연결된 필드 MOS 트랜지스터(TR3)를 통하여 PAD2로 방전된다.
따라서 (+)(-) ESD 전하에 대하여 비교적 강한 ESD 특성을 보유하고 있다.
그러나 상기와 같은 종래의 ESD 보호회로에 있어서 다음과 같은 문제점이 있었다.
첫째, CCD(Charge Coupled Device)처럼 3극 전원(-,+,GND)을 사용할 경우에 적용할 수 없고, 높은 전압(15V 이상)에서 동작해야 할 경우 필드 트랜지스터의 문턱전압(Vt)을 15V이상으로 조절해야 하는 어려움이 있다.
둘째, MOS(Metal Oxide Semiconductor) 트랜지스터의 반전층을 이용함으로써 벌크보다 표면을 통하여 전류가 흐르게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 CCD 처럼 3극 전원이나 DRAM와 같은 2극 전원을 사용하는 제품에서 외부로부터 (+) 또는 (-) ESD 전하가 유입되는 어떤 경우에도 제품을 보호할 수 있도록 한 ESD 보호회로를 제공하는데 그 목적이 있다.
도 1은 종래의 ESD 보호회로를 나타낸 회로도
도 2는 본 발명에 의한 ESD 보호회로를 나타낸 회로도
도 3a 및 도 3b는 VP 및 VDD전압이 걸리는 단자간의 ESD 보호회로를 나타낸 회로도
도 4는 본 발명의 ESD 보호회로의 (+)(-) ESD 전하의 방전 경로를 나타낸 회로도
도 5는 본 발명의 다른 실시 예에 의한 ESD 보호회로를 나타낸 회로도
도면의 주요 부분에 대한 부호의 설명
TR1, TR3, TR6, TR7, TR10 : NPN 바이폴라 트랜지스터
TR2, TR4, TR5, TR8, TR9 : PNP 바이폴라 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명에 의한 ESD 보호회로는 3극전원(VP, VDD, GND)을 사용하는 제품의 ESD 보호회로에 있어서, 입력단자와 GND의 사이에 제 1 도전형 바이폴라 트랜지스터와 제 2 도전형 바이폴라 트랜지스터가 병렬로 연결되고, 상기 제 1 도전형 바이폴라 트랜지스터의 베이스 단자에 VP 전압이 인가되고, 상기 제 2 도전형 바이폴라 트랜지스터의 베이스 단자에 VDD 전압이 인가되며 각 컬렉터 또는 에미터는 입력단자와 GND에 연결되어 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 ESD 보호회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 ESD 보호회로를 나타낸 회로도이다.
도 2에서와 같이, 3극 전원(VP, VDD, GND)을 사용하는 제품의 ESD 보호회로에 있어서, 입력단자(PAD1)와 접지단자(GND) 사이에 NPN 바이폴라 트랜지스터(TR1)와 PNP 바이폴라 트랜지스터(TR2)가 병렬로 연결되어 한 쌍으로 구성된다.
여기서 상기 NPN 바이폴라 트랜지스터(TR1)의 베이스(Base)에 음으로 걸리는 가장 낮은 전압(CCD 경우 VP=-9V) VP를 인가하고, 상기 PNP 바이폴라 트랜지스터(TR2)의 베이스에 양으로 걸리는 가장 높은 전압(CCD 경우 VDD=15V) VDD를 인가하고, 에미터(Emitter)와 컬렉터(Collector)는 각각 PAD1과 GND에 연결한다.
한편, 입력단자(PAD2)와 접지단자(GND) 사이에 NPN 바이폴라 트랜지스터(TR3)와 PNP 바이폴라 트랜지스터(TR4)가 병렬로 연결되어 한 쌍으로 구성된다.
여기서 상기 NPN 바이폴라 트랜지스터(TR3)의 베이스(Base)에 음으로 걸리는 가장 낮은 전압(CCD 경우 VP=-9V) VP를 인가하고, 상기 PNP 바이폴라 트랜지스터(TR5)의 베이스에 양으로 걸리는 가장 높은 전압(CCD 경우 VDD=15V) VDD를 인가하고, 에미터(Emitter)와 컬렉터(Collector)는 각각 PAD2와 GND에 연결한다.
그리고 상기 PAD1 및 PAD2와 GND 사이에 에미터 또는 컬렉터가 연결되고 각각 베이스 및 에미터 또는 컬렉터에 VP 또는 VDD이 인가되는 PNP 바이폴라 트랜지스터(TR5)와 NPN 바이폴라 트랜지스터(TR6)로 구성된다.
한편, 각 바이폴라 트랜지스터는 수직 형태의 바이폴라 트랜지스터 또는 평행 형태의 바이폴라 트랜지스터를 사용한다.
또한, 2극 전원(VDD, VSS)을 사용하는 제품의 ESD 보호회로에 있어서, 패드(PAD)와 접지단자(GND)의 사이에 NPN 바이폴라 트랜지스터(TR1)와 PNP 바이폴라 트랜지스터(TR2)가 병렬로 연결되고, 상기 NPN 바이폴라 트랜지스터(TR1) 및 PNP 바이폴라 트랜지스터(TR2)의 컬렉터 또는 에미터는 입력단자와 접지단자에 각각 연결되며, 상기 NPN 바이폴라 트랜지스터(TR1)의 베이스 단자는 접지단자에 연결되고, 상기 PNP 바이폴라 트랜지스터(TR2)의 베이스는 VDD 전압을 연결하여 구성한다.
여기서 미설명한 C는 PAD1에 유입되는 (+) ESD 전하의 방전 경로를 나타내고, D는 PAD1에 유입되는 (-) ESD 전하의 방전 경로를 나타낸다.
도 3a 및 도 3b는 VP 및 VDD전압이 걸리는 단자간의 ESD 보호회로를 나타낸회로도이다.
먼저, 도 3a에서와 같이, VDD전압이 걸리는 단자에는 베이스에 VP로 인가되는 NPN 바이폴라 트랜지스터(TR7) 하나만 사용하거나, 베이스에 VP로 인가되는 NPN 바이폴라 트랜지스터(TR7)와 컬렉터(또는 에미터)와 베이스를 함께 VDD로 연결하는 PNP 바이폴라 트랜지스터(TR8)를 사용할 수 있다.
또한, VDD전압이 걸리는 단자는 각 PAD와 큰 다이오드로 연결되어 있기 때문에 경우에 따라서 별도의 보호 회로가 필요 없다.
그리고 도 3b에서와 같이, VP전압이 걸리는 단자에는 베이스에 VDD로 인가되는 PNP 바이폴라 트랜지스터(TR9) 하나만 사용하거나 또는 컬렉터 및 베이스에 VDD로 인가되는 NPN 바이폴라 트랜지스터(TR10)와 컬렉터(또는 에미터)와 베이스를 함께 VP로 연결하는 PNP 바이폴라 트랜지스터(TR9)를 사용할 수 있다.
또한, VP전압이 걸리는 단자는 각 PAD와 큰 다이오드로 연결되어 있기 때문에 경우에 따라서 별도의 보호회로가 필요 없다.
이어, 상기와 같이 구성된 본 발명의 ESD 보호회로의 동작을 설명하면 다음과 같다.
즉, 도 4는 본 발명의 ESD 보호회로의 (+)(-) ESD 전하의 방전 경로를 나타낸 회로도이다.
먼저, 도 4에서와 같이, 임의의 PAD1에 (+) ESD 전하가 유입되어 임의의 PAD2로 방전될 경우 PAD1의 (+) ESD 전하에 순방향 특성을 나타내는 PNP 바이폴라 트랜지스터(TR2)를 통하여 GND로 방전된 후 다시 GND에서 역시 순방향 특성으로 나타내는 NPN 바이폴라 트랜지스터(TR6)를 통하여 방전된다.
그 이유는 (+) ESD 전하가 유입되면 PN 다이오드가 순방향으로 PNP 바이폴라 트랜지스터(TR2)의 PN를 통하여 벌크(Bulk)로 전류가 흐르면서 바이폴라 액션(Bipolar Action)에 의하여 GND로 전류가 증폭되어 흐르기 때문이다.
그리고 PAD1에 (-) ESD 전하가 유입되어 PAD2로 방전될 경우 PAD1의 (-) ESD 전하에 순방향 특성을 나타내는 NPN 바이폴라 트랜지스터(TR1)를 통하여 GND로 방전된 후 다시 GND에서 역시 순방향 특성을 나타내는 NPN 바이폴라 트랜지스터(TR6)를 통하여 방전된다.
이어, PAD1에서 (+) 또는 (-) ESD 전하가 유입되어 VDD 단자로 방전될 경우, (+) ESD 전하의 경우 순방향 특성의 PNP 바이폴라 트랜지스터(TR2)의 PN 다이오드에 의해 쉽게 방전이 되고, (-) ESD 전하의 경우 전술한 바와 같이 NPN 바이폴라 트랜지스터(TR1)를 통하여 GND로 방전되고 다시 NPN 바이폴라 트랜지스터(TR6)를 통하여 VDD 단자로 방전된다.
그리고 PAD2에서 VP로 방전할 경우 (-) ESD 전하의 경우 순방향 특성의 NPN 바이폴라 트랜지스터(TR3)의 NP 다이오드에 의해 쉽게 방전이 되고, (+) ESD 전하의 경우 전술한 바와 같이 PNP 바이폴라 트랜지스터(TR4)를 통하여 GND로 방전되고 다시 PNP 바이폴라 트랜지스터(TR5)를 통하여 VP로 방전된다.
여기서 미설명한 E는 순방향 특성을 갖는 (+) ESD 전하의 방전경로이고, F는 순방향 특성을 갖는 (-) ESD 전하의 방전경로이다.
도 5는 본 발명의 다른 실시 예에 의한 ESD 보호회로를 나타낸 회로도이다.
도 5에서와 같이, VDD와 VP간의 방전을 효율적으로 하기 위하여 VDD와 VP 사이에 바이폴라 트랜지스터(TR11)를 구성한다.
여기서 상기 바이폴라 트랜지스터(TR11)의 에미터 또는 컬럭터는 VDD에 연결되고, 베이스 및 컬렉터 또는 에미터는 VP에 공통으로 연결되도록 구성한다.
이상에서 설명한 바와 같이 본 발명의 ESD 보호회로는 CCD와 같은 3극 전원 또는 DRAM과 같은 2극 전원을 사용하는 제품에서 외부의 ESD 전하에 대하여 항상 순방향의 다이오드에 의한 바이폴라 액션(Bipolar Action)으로 방전 효율을 크게 할 수 있다.

Claims (7)

  1. 3극 전원(VP, VDD, GND)을 사용하는 제품의 ESD 보호회로에 있어서,
    입력단자와 GND의 사이에 제 1 도전형 바이폴라 트랜지스터와 제 2 도전형 바이폴라 트랜지스터가 병렬로 연결되고, 상기 제 1 도전형 바이폴라 트랜지스터의 베이스 단자에 VP 전압이 인가되고, 상기 제 2 도전형 바이폴라 트랜지스터의 베이스 단자에 VDD 전압이 인가되며 각 컬렉터 또는 에미터는 입력단자와 GND에 연결하여 구성함을 특징으로 하는 ESD 보호회로.
  2. 제 1 항에 있어서, 상기 VP 전압은 (-)전압 중에서 가장 낮은 전압(-9V)이고, 상기 VDD 전압은 (+)전압 중에서 가장 높은 전압(15V)인 것을 특징으로 하는 ESD 보호회로.
  3. 제 1 항에 있어서, 상기 VP 전압이 걸리는 단자와 VDD 전압이 걸리는 단자에 별도의 ESD 회로를 더 포함하여 구성함을 특징으로 하는 ESD 보호회로.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 VP전압이 걸리는 단자에는 베이스가 VDD에 연결되는 PNP 바이폴라 트랜지스터 또는 베이스가 VDD에 연결되는 PNP 바이폴라 트랜지스터와 베이스와 컬렉터(또는 에미터)에 VP 단자를 연결하는 NPN 바이폴라 트랜지스터를 구성함을 특징으로 하는 ESD 보호회로.
  5. 제 1 항 또는 제 3 항에 있어서, 상기 VDD전압이 걸리는 단자에는 베이스가 VP에 연결되는 NPN 바이폴라 트랜지스터 또는 베이스가 VP에 연결되는 NPN 바이폴라 트랜지스터와 베이스와 컬렉터(또는 에미터)에 VDD단자를 연결하는 PNP 바이폴라 트랜지스터를 구성함을 특징으로 하는 ESD 보호회로.
  6. 2극 전원(VDD, VSS)을 사용하는 제품의 ESD 보호회로에 있어서,
    입력단자와 접지단자의 사이에 제 1 도전형 바이폴라 트랜지스터와 제 2 도전형 바이폴라 트랜지스터가 병렬로 연결되고, 상기 제 1, 제 2 도전형 바이폴라 트랜지스터의 컬렉터 또는 에미터는 입력단자와 접지단자에 각각 연결되며, 상기 제 1 도전형 바이폴라 트랜지스터의 베이스 단자는 접지단자에 연결되고, 상기 제 2 도전형 바이폴라 트랜지스터의 베이스는 VDD 전압을 연결하여 구성함을 특징으로 하는 ESD 보호회로.
  7. 3극 전원 또는 2극 전원을 사용하는 제품의 ESD 보호회로에 있어서,
    VDD와 VP간의 방전을 효율적으로 하기 위하여 VDD와 VP 사이에 바이폴라 트랜지스터를 구성하고, 상기 바이폴라 트랜지스터의 에미터 또는 컬럭터는 VDD에 연결되고, 베이스 및 컬렉터 또는 에미터는 VP에 공통으로 연결하여 구성함을 특징으로 하는 ESD 보호회로.
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