JP2001244418A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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-
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 取扱い状況と端子接続状況によらない有効な
ＥＳＤ保護機能を備えた半導体集積回路装置を提供す
る。 【解決手段】 半導体集積回路の内部被保護回路１の電
源とグランド以外の端子は、電源ラインとの間に保護ダ
イオードＤ１とＤ３、グランドラインとの間にＤ２とＤ
４を有し、電源ラインとグランドライン間にキャパシタ
ＣとトランジスタＱから構成したチャージパス回路２を
有する。好ましくは、チャージパス回路のトランジスタ
Ｑのコレクタと電源ラインとの間にアノードがそのコレ
クタに接続するダイオードを有する。さらに、互いに絶
縁された複数のグランドラインがある場合、グランドラ
インの間に一方のカソードが他方のアノードに接続した
ダイオードから構成するグランドリングを有する。
ＥＳＤ保護機能を備えた半導体集積回路装置を提供す
る。 【解決手段】 半導体集積回路の内部被保護回路１の電
源とグランド以外の端子は、電源ラインとの間に保護ダ
イオードＤ１とＤ３、グランドラインとの間にＤ２とＤ
４を有し、電源ラインとグランドライン間にキャパシタ
ＣとトランジスタＱから構成したチャージパス回路２を
有する。好ましくは、チャージパス回路のトランジスタ
Ｑのコレクタと電源ラインとの間にアノードがそのコレ
クタに接続するダイオードを有する。さらに、互いに絶
縁された複数のグランドラインがある場合、グランドラ
インの間に一方のカソードが他方のアノードに接続した
ダイオードから構成するグランドリングを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、より詳細には、静電保護回路の構成を工夫す
ることにより、集積回路の静電破壊を効率的に防止する
機能を備えた半導体集積回路装置に関するものである。
置に関し、より詳細には、静電保護回路の構成を工夫す
ることにより、集積回路の静電破壊を効率的に防止する
機能を備えた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路は微細加工技術の
進展により高集積化、高速化が進められている。ところ
で、微細化の進行に伴い、素子の静電耐力が低下する。
従来の半導体集積回路では、信号端子と電源ラインとの
間、及び、信号端子とグランドラインとの間に夫々、保
護ダイオードが逆方向に接続されることにより、静電エ
ネルギーを電源ライン或いはグランドラインにバイパス
し、内部回路の静電破壊を防止する。しかし、この構成
の保護回路では、電源ラインとグランドラインの何れか
が開放状態にある場合、十分に保護機能を果たせないと
いった問題があることは知られている。このような場合
に対応できる半導体集積回路がいくつか提案されてい
る。
進展により高集積化、高速化が進められている。ところ
で、微細化の進行に伴い、素子の静電耐力が低下する。
従来の半導体集積回路では、信号端子と電源ラインとの
間、及び、信号端子とグランドラインとの間に夫々、保
護ダイオードが逆方向に接続されることにより、静電エ
ネルギーを電源ライン或いはグランドラインにバイパス
し、内部回路の静電破壊を防止する。しかし、この構成
の保護回路では、電源ラインとグランドラインの何れか
が開放状態にある場合、十分に保護機能を果たせないと
いった問題があることは知られている。このような場合
に対応できる半導体集積回路がいくつか提案されてい
る。
【０００３】図４は、特開平１１−７４４６８号公報に
記載の半導体集積回路の回路図である。半導体集積回路
は、被保護回路１を静電気から守るために、各信号端子
に接続されたＰＮＰ保護トランジスタＱ１１及びＮＰＮ
保護トランジスタＱ１２を有する。保護トランジスタＱ
１１は、エミッタが信号端子１１に、コレクタがグラン
ドライン４に、ベースが電源ライン３に夫々接続され
る。保護トランジスタＱ１２は、エミッタが信号端子１
１に、コレクタが電源ライン３に、ベースがグランドラ
イン４に夫々接続される。一対の保護ダイオードＤ１１
及びＤ１２は夫々、保護トランジスタＱ１１及びＱ１２
のベース・エミッタ間に寄生する寄生ダイオードであ
る。
記載の半導体集積回路の回路図である。半導体集積回路
は、被保護回路１を静電気から守るために、各信号端子
に接続されたＰＮＰ保護トランジスタＱ１１及びＮＰＮ
保護トランジスタＱ１２を有する。保護トランジスタＱ
１１は、エミッタが信号端子１１に、コレクタがグラン
ドライン４に、ベースが電源ライン３に夫々接続され
る。保護トランジスタＱ１２は、エミッタが信号端子１
１に、コレクタが電源ライン３に、ベースがグランドラ
イン４に夫々接続される。一対の保護ダイオードＤ１１
及びＤ１２は夫々、保護トランジスタＱ１１及びＱ１２
のベース・エミッタ間に寄生する寄生ダイオードであ
る。
【０００４】電源ラインが接続状態で信号端子11に正の
サージを受けたときとグランドラインが接続状態で信号
端子11に負のサージを受けたときは、保護トランジスタ
のベースエミッタ接合の正方向導通より内部回路を保護
する。一方、電源ラインが接続状態で信号端子11に負の
サージを受けたときとグランドラインが接続状態で信号
端子11に正のサージを受けたときは、保護トランジスタ
の瞬間的トランジスタ動作、即ち、ベースに小さいサー
ジ電流が流れると、コレクタに大きな電流が流れ、サー
ジ電荷を電源ライン或いはグランドラインに排出するこ
とにより、内部回路を保護する。
サージを受けたときとグランドラインが接続状態で信号
端子11に負のサージを受けたときは、保護トランジスタ
のベースエミッタ接合の正方向導通より内部回路を保護
する。一方、電源ラインが接続状態で信号端子11に負の
サージを受けたときとグランドラインが接続状態で信号
端子11に正のサージを受けたときは、保護トランジスタ
の瞬間的トランジスタ動作、即ち、ベースに小さいサー
ジ電流が流れると、コレクタに大きな電流が流れ、サー
ジ電荷を電源ライン或いはグランドラインに排出するこ
とにより、内部回路を保護する。
【０００５】
【発明が解決しようとする課題】上記公報の技術は、電
源ラインとグランドラインの何れかが開放状態にあって
も、内部回路を有効に保護することができるものであ
る。
源ラインとグランドラインの何れかが開放状態にあって
も、内部回路を有効に保護することができるものであ
る。
【０００６】しかし、半導体集積回路の静電破壊は製造
から応用まで様々の段階で発生し得るもので、発生原因
は必ずしも信号端子対電源ライン或いは対グランドライ
ンに正或いは負のサージ電圧を受けたことではない。上
記公報に記載の静電保護回路では、例えば、被保護回路
はコモンエミッタ差動増幅器の場合、電源ラインとグラ
ンドラインは共に開放状態にあるとき、差動入力端子間
にサージ電圧を受けたとすると、差動対トランジスタの
何れかは必ず逆ブレークし、破壊される。
から応用まで様々の段階で発生し得るもので、発生原因
は必ずしも信号端子対電源ライン或いは対グランドライ
ンに正或いは負のサージ電圧を受けたことではない。上
記公報に記載の静電保護回路では、例えば、被保護回路
はコモンエミッタ差動増幅器の場合、電源ラインとグラ
ンドラインは共に開放状態にあるとき、差動入力端子間
にサージ電圧を受けたとすると、差動対トランジスタの
何れかは必ず逆ブレークし、破壊される。
【０００７】即ち、半導体集積回路は任意の状態で、任
意の端子間にサージ電圧を受けたとしても有効に保護さ
れるよう、静電破壊（以下はESDと呼ぶ）保護回路を設
けることが必要なのである。
意の端子間にサージ電圧を受けたとしても有効に保護さ
れるよう、静電破壊（以下はESDと呼ぶ）保護回路を設
けることが必要なのである。
【０００８】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、任意
の場合で、任意の端子間にチャージを印加しても、有効
に破壊保護できる半導体集積回路装置を提供することを
目的とする。
する問題点を解決するためになされたものであり、任意
の場合で、任意の端子間にチャージを印加しても、有効
に破壊保護できる半導体集積回路装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路装置は、複数の信号端子を
有する被保護回路と、該被保護回路を保護するＥＳＤ保
護回路とから構成され、前記ＥＳＤ保護回路が、各信号
端子と電源ライン及びグランドラインとの間に夫々逆方
向に接続された一対の保護ダイオードと、前記電源ライ
ンとグランドラインとの間に電流路が接続されたバイポ
ーラトランジスタと、前記バイポーラトランジスタのコ
レクタとベースとの間に接続されたキャパシタとを備え
ることを特徴とする。
め、本発明の半導体集積回路装置は、複数の信号端子を
有する被保護回路と、該被保護回路を保護するＥＳＤ保
護回路とから構成され、前記ＥＳＤ保護回路が、各信号
端子と電源ライン及びグランドラインとの間に夫々逆方
向に接続された一対の保護ダイオードと、前記電源ライ
ンとグランドラインとの間に電流路が接続されたバイポ
ーラトランジスタと、前記バイポーラトランジスタのコ
レクタとベースとの間に接続されたキャパシタとを備え
ることを特徴とする。
【００１０】本発明の半導体集積回路装置は、前記バイ
ポーラトランジスタ（以下は放電トランジスタと呼ぶ）
とキャパシタから構成したサージパスの瞬間導通によ
り、前記の電源ラインとグランドラインが開放状態で
も、閉路状態でも、任意の端子から侵入した電荷がその
端子に接続した保護ダイオードを経由して放電電流とし
て流れることができるので、有効にＥＳＤ保護機能が働
く。
ポーラトランジスタ（以下は放電トランジスタと呼ぶ）
とキャパシタから構成したサージパスの瞬間導通によ
り、前記の電源ラインとグランドラインが開放状態で
も、閉路状態でも、任意の端子から侵入した電荷がその
端子に接続した保護ダイオードを経由して放電電流とし
て流れることができるので、有効にＥＳＤ保護機能が働
く。
【００１１】また、本発明の半導体集積回路装置は、電
源ラインとグランドラインが独立した複数の被保護ブロ
ック回路及び対応するそれぞれのＥＳＤ保護回路を備
え、各被保護回路のグランドラインの間に、逆並列に接
続された対なるダイオードが挿入されることが好まし
い。この場合、互いの電源ライン及びグランドラインが
絶縁された被保護ブロック回路の間で、任意の信号端子
間にサージを受けても、ＥＳＤ保護機能が有効に働く。
源ラインとグランドラインが独立した複数の被保護ブロ
ック回路及び対応するそれぞれのＥＳＤ保護回路を備
え、各被保護回路のグランドラインの間に、逆並列に接
続された対なるダイオードが挿入されることが好まし
い。この場合、互いの電源ライン及びグランドラインが
絶縁された被保護ブロック回路の間で、任意の信号端子
間にサージを受けても、ＥＳＤ保護機能が有効に働く。
【００１２】前記キャパシタと前記バイポーラトランジ
スタのコレクタとの間にダイオードが順方向に挿入され
ることも本発明の好ましい態様である。この場合、放電
トランジスタのコレクタ・エミッタ間電圧の上昇を抑え
ることができるので、定額の電源電圧で使用されるため
の、放電トランジスタのコレクタとエミッタ間耐圧の設
計基準が緩和される。
スタのコレクタとの間にダイオードが順方向に挿入され
ることも本発明の好ましい態様である。この場合、放電
トランジスタのコレクタ・エミッタ間電圧の上昇を抑え
ることができるので、定額の電源電圧で使用されるため
の、放電トランジスタのコレクタとエミッタ間耐圧の設
計基準が緩和される。
【００１３】本発明の半導体集積回路は、通常使用時、
前記電源ラインの電位がグランドラインの電位より高い
場合、放電トランジスタがＮＰＮトランジスタで対応す
るが、逆の場合、放電トランジスタがＰＮＰトランジス
タで対応することもできる。
前記電源ラインの電位がグランドラインの電位より高い
場合、放電トランジスタがＮＰＮトランジスタで対応す
るが、逆の場合、放電トランジスタがＰＮＰトランジス
タで対応することもできる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明の半導体集積回路装置について図面を参照
して説明する。図１は、本発明の第１実施形態例の半導
体集積回路の回路図である。本半導体集積回路は、複数
の信号端子を有しＥＳＤ保護機能を受ける被保護回路
１、各信号端子と電源ライン或はグランドラインに接続
される保護ダイオードＤ１〜Ｄ４、及び、電源ラインと
グランドラインとの間で放電電流として流すチャージパ
ス回路２で構成される。
いて、本発明の半導体集積回路装置について図面を参照
して説明する。図１は、本発明の第１実施形態例の半導
体集積回路の回路図である。本半導体集積回路は、複数
の信号端子を有しＥＳＤ保護機能を受ける被保護回路
１、各信号端子と電源ライン或はグランドラインに接続
される保護ダイオードＤ１〜Ｄ４、及び、電源ラインと
グランドラインとの間で放電電流として流すチャージパ
ス回路２で構成される。
【００１５】被保護回路１はグランドラインに対して正
の電源電圧により動作するもので、信号端子１１には、
保護ダイオードＤ１のアノード及び保護ダイオードＤ２
のカソードが接続され、信号端子１２には、保護ダイオ
ードＤ３のアノード及び保護ダイオードＤ４のカソード
が接続される。保護ダイオードＤ１及びＤ３は、双方の
カソードが電源ライン３に接続され、保護ダイオードＤ
２及びＤ４は、双方のアノードがグランドライン４に接
続される。
の電源電圧により動作するもので、信号端子１１には、
保護ダイオードＤ１のアノード及び保護ダイオードＤ２
のカソードが接続され、信号端子１２には、保護ダイオ
ードＤ３のアノード及び保護ダイオードＤ４のカソード
が接続される。保護ダイオードＤ１及びＤ３は、双方の
カソードが電源ライン３に接続され、保護ダイオードＤ
２及びＤ４は、双方のアノードがグランドライン４に接
続される。
【００１６】保護ダイオードＤ１〜Ｄ４は、高周波特性
が良好でＥＳＤ保護機能を有するダイオードが選択され
る。
が良好でＥＳＤ保護機能を有するダイオードが選択され
る。
【００１７】チャージパス回路２は、ＮＰＮ放電トラン
ジスタＱ及び放電キャパシタＣで構成される。放電トラ
ンジスタＱは、コレクタが電源ライン３に接続され、ベ
ースが放電キャパシタＣを介して電源ライン３に接続さ
れ、エミッタがグランドライン４に接続される。
ジスタＱ及び放電キャパシタＣで構成される。放電トラ
ンジスタＱは、コレクタが電源ライン３に接続され、ベ
ースが放電キャパシタＣを介して電源ライン３に接続さ
れ、エミッタがグランドライン４に接続される。
【００１８】上記実施形態例の半導体集積回路では、通
常に使用されるとき、電源ライン３とグランドライン４
との間は、電源電圧ＶＣＣと等しい電位差の定常状態に
なる。放電キャパシタＣには、充放電はしないため、放
電トランジスタＱにはベース電流が流れないので、コレ
クタ・エミッタ間を遮断する。このとき、被保護回路の
電源ラインとグランドライン間は外部低内部抵抗電源に
接続されているため、信号端子１１と１２間サージ電圧
が印加されても、従来の保護メカニズムにより保護ダイ
オードがサージエネルギーを電源ライン或はグランドラ
インにバイパスと吸収し、被保護回路が有効に保護され
る。
常に使用されるとき、電源ライン３とグランドライン４
との間は、電源電圧ＶＣＣと等しい電位差の定常状態に
なる。放電キャパシタＣには、充放電はしないため、放
電トランジスタＱにはベース電流が流れないので、コレ
クタ・エミッタ間を遮断する。このとき、被保護回路の
電源ラインとグランドライン間は外部低内部抵抗電源に
接続されているため、信号端子１１と１２間サージ電圧
が印加されても、従来の保護メカニズムにより保護ダイ
オードがサージエネルギーを電源ライン或はグランドラ
インにバイパスと吸収し、被保護回路が有効に保護され
る。
【００１９】上記半導体集積回路は通常として使用され
ていない、即ち、被保護回路は外部電源とグランドに接
続されていない場合の保護メカニズムを記述する。
ていない、即ち、被保護回路は外部電源とグランドに接
続されていない場合の保護メカニズムを記述する。
【００２０】まず、信号端子１１或は１２は電源ライン
に対して正のサージが印加された場合とグランドライン
に対して負のサージが印加された場合は、保護ダイオー
ドＤ１〜Ｄ４が正方向導通するし、サージエネルギーが
吸収される。
に対して正のサージが印加された場合とグランドライン
に対して負のサージが印加された場合は、保護ダイオー
ドＤ１〜Ｄ４が正方向導通するし、サージエネルギーが
吸収される。
【００２１】上記の信号端子は電源ラインに対して負の
サージが印加された場合、正の電荷は電源ラインからキ
ャパシタＣを介して、放電トランジスタのベースに流れ
込み、ベース・エミッタ接合に正方向の充電電流が流れ
る。このとき、放電トランジスタのコレクタから大きな
電流がグランドラインに向けて流れ（以下に、放電トラ
ンジスタのこのような動作を瞬時動作と呼ぶ）、グラン
ドライン対信号端子の電圧が上昇し、保護ダイオードＤ
２或はＤ４を正方向導通させ、電荷が信号端子から排出
される。同様に、信号端子はグランドラインに対して正
のサージが印加された場合、信号端子対電源ラインの電
位が上昇するため、保護ダイオードＤ１或はＤ３が正方
向導通し、放電トランジスタが瞬時動作し、電荷がグラ
ンドラインから排出される。
サージが印加された場合、正の電荷は電源ラインからキ
ャパシタＣを介して、放電トランジスタのベースに流れ
込み、ベース・エミッタ接合に正方向の充電電流が流れ
る。このとき、放電トランジスタのコレクタから大きな
電流がグランドラインに向けて流れ（以下に、放電トラ
ンジスタのこのような動作を瞬時動作と呼ぶ）、グラン
ドライン対信号端子の電圧が上昇し、保護ダイオードＤ
２或はＤ４を正方向導通させ、電荷が信号端子から排出
される。同様に、信号端子はグランドラインに対して正
のサージが印加された場合、信号端子対電源ラインの電
位が上昇するため、保護ダイオードＤ１或はＤ３が正方
向導通し、放電トランジスタが瞬時動作し、電荷がグラ
ンドラインから排出される。
【００２２】そして、信号端子１１は信号端子１２に対
して正のサージを受けた場合、保護ダイオードＤ１正方
向導通、放電トランジスタ瞬時動作、保護ダイオードＤ
４正方向導通という動作が順次に発生し、正の電荷が信
号端子１２から排出される。同様に、信号端子１１が信
号端子１２に対して負のサージを受けた場合、保護ダイ
オードＤ３正方向導通、放電トランジスタ瞬時動作、保
護ダイオードＤ２正方向導通との動作が発生し、正の電
荷が信号端子１１から排出される。
して正のサージを受けた場合、保護ダイオードＤ１正方
向導通、放電トランジスタ瞬時動作、保護ダイオードＤ
４正方向導通という動作が順次に発生し、正の電荷が信
号端子１２から排出される。同様に、信号端子１１が信
号端子１２に対して負のサージを受けた場合、保護ダイ
オードＤ３正方向導通、放電トランジスタ瞬時動作、保
護ダイオードＤ２正方向導通との動作が発生し、正の電
荷が信号端子１１から排出される。
【００２３】上記実施形態例によれば、保護ダイオード
を各信号端子に配置し、且つ、電源ライン３とグランド
ライン４との間に１つのＥＳＤ回路を配置することによ
り、任意の二端子間サージ電圧が印加されても、放電経
路が存在するため、半導体集積回路のＥＳＤ保護が有効
にできある。
を各信号端子に配置し、且つ、電源ライン３とグランド
ライン４との間に１つのＥＳＤ回路を配置することによ
り、任意の二端子間サージ電圧が印加されても、放電経
路が存在するため、半導体集積回路のＥＳＤ保護が有効
にできある。
【００２４】図２は、図１のチャージパス回路２の第２
の具体例を示す回路図である。チャージパス回路２Ａ
は、放電ダイオードＤ５を有する。放電ダイオードＤ５
は、カソードが放電トランジスタＱのコレクタに接続さ
れ、アノードが電源ライン３に接続される。
の具体例を示す回路図である。チャージパス回路２Ａ
は、放電ダイオードＤ５を有する。放電ダイオードＤ５
は、カソードが放電トランジスタＱのコレクタに接続さ
れ、アノードが電源ライン３に接続される。
【００２５】放電ダイオードＤ５は、トランジスタＱの
コレクタ・エミッタ間電圧を順方向電圧分だけ低くでき
る。この場合、放電ダイオードＤ５の特性及び個数を調
整することにより、トランジスタＱのコレクタ・エミッ
タ間電圧を任意に抑えることができるので、定額の電源
電圧で使用されるための、放電トランジスタのコレクタ
とエミッタ間耐圧の設計基準が緩和される。
コレクタ・エミッタ間電圧を順方向電圧分だけ低くでき
る。この場合、放電ダイオードＤ５の特性及び個数を調
整することにより、トランジスタＱのコレクタ・エミッ
タ間電圧を任意に抑えることができるので、定額の電源
電圧で使用されるための、放電トランジスタのコレクタ
とエミッタ間耐圧の設計基準が緩和される。
【００２６】図３は、本発明の第２実施形態例の半導体
集積回路の回路図である。本半導体集積回路は、図１に
示した回路を１つの回路ブロックとする回路ブロック１
０１、１０２、及び、２つの回路ブロック間で放電電流
を流すグランドリング回路１０３で構成される。回路ブ
ロック１０１及び１０２は夫々、大規模マルチ機能を有
する高周波回路であり、回路間のアイソレーションを高
めるために回路ブロック毎に電源端子１３及びグランド
端子１４が配置される。
集積回路の回路図である。本半導体集積回路は、図１に
示した回路を１つの回路ブロックとする回路ブロック１
０１、１０２、及び、２つの回路ブロック間で放電電流
を流すグランドリング回路１０３で構成される。回路ブ
ロック１０１及び１０２は夫々、大規模マルチ機能を有
する高周波回路であり、回路間のアイソレーションを高
めるために回路ブロック毎に電源端子１３及びグランド
端子１４が配置される。
【００２７】グランドリング回路１０３は、回路間ダイ
オードＤ６及びＤ７で構成され、回路間ダイオードＤ６
及びＤ７は夫々、一方のアノードが他方のカソードに接
続される。回路ブロック１０１及び１０２は夫々、グラ
ンドライン４がグランドリング回路１０３の一方のノー
ド及び他方のノードに接続される。
オードＤ６及びＤ７で構成され、回路間ダイオードＤ６
及びＤ７は夫々、一方のアノードが他方のカソードに接
続される。回路ブロック１０１及び１０２は夫々、グラ
ンドライン４がグランドリング回路１０３の一方のノー
ド及び他方のノードに接続される。
【００２８】本実施形態例の半導体集積回路は通常とし
て使用されるとき、異なるグランドラインは同電位なの
で、グランドリングは開放の状態になり、ブロック間の
アイソレーションに影響を与えない。通常として使用さ
れていないとき、即ち、全ての電源ラインとグランドラ
インが開放状態のとき、例えば、ブロック１０１の信号
端子１１はブロック１０２の信号端子１１に対して正の
サージを受けたとすると、ブロック１０１の保護ダイオ
ードＤ１が正方向導通、ブロック１０１の放電トランジ
スタが瞬時動作、グランドリングのダイオードＤ６が正
方向導通、ブロック１０２の保護ダイオードＤ２が正方
向導通をして、正の電荷がブロック１０２の信号端子１
１に到着し、排出される。この例以外、異なるブロック
間の任意の二端子間にサージが印加されたとしても、上
記の動作に類似した動作が発生し、集積回路全体が有効
に保護される。
て使用されるとき、異なるグランドラインは同電位なの
で、グランドリングは開放の状態になり、ブロック間の
アイソレーションに影響を与えない。通常として使用さ
れていないとき、即ち、全ての電源ラインとグランドラ
インが開放状態のとき、例えば、ブロック１０１の信号
端子１１はブロック１０２の信号端子１１に対して正の
サージを受けたとすると、ブロック１０１の保護ダイオ
ードＤ１が正方向導通、ブロック１０１の放電トランジ
スタが瞬時動作、グランドリングのダイオードＤ６が正
方向導通、ブロック１０２の保護ダイオードＤ２が正方
向導通をして、正の電荷がブロック１０２の信号端子１
１に到着し、排出される。この例以外、異なるブロック
間の任意の二端子間にサージが印加されたとしても、上
記の動作に類似した動作が発生し、集積回路全体が有効
に保護される。
【００２９】上記実施形態例によれば、半導体集積回路
が大規模化し回路ブロック数が増加し、任意の信号端子
間にサージを受けても、放電電流を流す電流経路が形成
されるので、ＥＳＤ保護機能が有効に働く。
が大規模化し回路ブロック数が増加し、任意の信号端子
間にサージを受けても、放電電流を流す電流経路が形成
されるので、ＥＳＤ保護機能が有効に働く。
【００３０】なお、上記実施形態例ではＮＰＮトランジ
スタについて説明したが、極性を変えれば、ＰＮＰトラ
ンジスタについても同様な効果が得られる。
スタについて説明したが、極性を変えれば、ＰＮＰトラ
ンジスタについても同様な効果が得られる。
【００３１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施した半導
体集積回路装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体集積回路装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施した半導
体集積回路装置も、本発明の範囲に含まれる。
【００３２】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置では、電源ラインとグランドラインと間に配
置されたチャージパス回路が放電電流を流す電流経路を
形成するので、使用状況及び端子接続状況に関係なくＥ
ＳＤ保護機能が有効に働く。
積回路装置では、電源ラインとグランドラインと間に配
置されたチャージパス回路が放電電流を流す電流経路を
形成するので、使用状況及び端子接続状況に関係なくＥ
ＳＤ保護機能が有効に働く。
【図１】本発明の第１実施形態例の半導体集積回路の回
路図である。
路図である。
【図２】図１のチャージパス回路２の第２の具体例を示
す回路図である。
す回路図である。
【図３】本発明の第２実施形態例の半導体集積回路の回
路図である。
路図である。
【図４】特開平１１−７４４６８号公報に記載の半導体
集積回路の回路図である。
集積回路の回路図である。
１ 被保護回路 ２ チャージパス回路 ３ 電源ライン ４ グランドライン １１，１２ 信号端子 １３ 電源端子 １４ グランド端子 ２１，２２ 放電端子 １０１，１０２ 回路ブロック １０３ グランドリング回路 Ｄ１〜Ｄ４，Ｄ１１，Ｄ１２ 保護ダイオード Ｄ５ 放電ダイオード Ｄ６，Ｄ７ 回路間ダイオード Ｑ 放電トランジスタ Ｑ１１，Ｑ１２ 保護トランジスタ
Claims (5)
- 【請求項１】 複数の信号端子を有する被保護回路と、
該被保護回路を保護するＥＳＤ保護回路とから構成さ
れ、前記ＥＳＤ保護回路が、各信号端子と電源ライン及
びグランドラインとの間に夫々逆方向に接続された一対
の保護ダイオードと、前記電源ラインとグランドライン
との間に電流路が接続されたバイポーラトランジスタ
と、前記バイポーラトランジスタのコレクタとベースと
の間に接続されたキャパシタとを備えることを特徴とす
る半導体集積回路装置。 - 【請求項２】 互いに独立した複数の被保護回路と該被
保護回路に対応して配設されるＥＳＤ保護回路とを備え
た、請求項１に記載の半導体集積回路装置。 - 【請求項３】 各被保護回路のグランドラインの間に、
逆並列に接続された１対のダイオードが挿入される、請
求項２に記載の半導体集積回路装置。 - 【請求項４】 前記キャパシタと前記バイポーラトラン
ジスタのコレクタとの間にダイオードが順方向に挿入さ
れる、請求項１〜３の何れかに記載の半導体集積回路装
置。 - 【請求項５】 前記バイポーラトランジスタがＮＰＮト
ランジスタである、請求項１〜４の何れかに記載の半導
体集積回路装置。
Priority Applications (3)
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|---|---|---|---|
| JP2000055301A JP2001244418A (ja) | 2000-03-01 | 2000-03-01 | 半導体集積回路装置 |
| EP01105004.4A EP1130649B1 (en) | 2000-03-01 | 2001-03-01 | Semiconductor integrated device with protection against ESD |
| US09/797,271 US6385116B2 (en) | 2000-03-01 | 2001-03-01 | Semiconductor integrated device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000055301A JP2001244418A (ja) | 2000-03-01 | 2000-03-01 | 半導体集積回路装置 |
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|---|---|
| JP2001244418A true JP2001244418A (ja) | 2001-09-07 |
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ID=18576448
Family Applications (1)
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|---|---|---|---|
| JP2000055301A Pending JP2001244418A (ja) | 2000-03-01 | 2000-03-01 | 半導体集積回路装置 |
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|---|---|
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-
2001
- 2001-03-01 EP EP01105004.4A patent/EP1130649B1/en not_active Expired - Lifetime
- 2001-03-01 US US09/797,271 patent/US6385116B2/en not_active Expired - Fee Related
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