JPH0865135A

JPH0865135A - 出力バッファ回路

Info

Publication number: JPH0865135A
Application number: JP6193313A
Authority: JP
Inventors: Isamu Kobayashi; 勇小林; Teruo Seki; 照夫関
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-08-17
Filing date: 1994-08-17
Publication date: 1996-03-08
Also published as: US5539335A

Abstract

(57)【要約】【目的】異なる駆動電源電圧の他の半導体装置に接続可
能な出力バッファ回路を提供する。【構成】出力バッファ回路の出力トランジスタQ1,Q2 間
には、トランスファゲートQ3を介して出力端子３が接続
されている。出力制御回路部１は、出力イネーブル信号
OEを入力し、その出力イネーブル信号OEに基づいて出力
トランジスタQ1,Q2 を共にオフに制御して出力端子３を
ハイインピーダンス状態にする。ウェル電圧制御回路部
２は、出力制御回路部１に接続され、入力データINと出
力イネーブル信号OEに基づいた信号を入力する。また、
ウェル電圧制御回路部２は、トランスファゲートQ3のウ
ェルに接続され、出力端子３がハイインピーダンス状態
にあるとき、ウェル電圧制御回路部２に接続されたトラ
ンスファゲートQ3のウェル電圧を制御してトランスファ
ゲートQ3のしきい値電圧を高くする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はトライステート形出力バ
ッファ回路に関するものである。近年、半導体装置にお
いては、高集積化、高速化が進められている。また、半
導体装置においては、低消費電力化のために、その駆動
電圧の低電圧化が進められている。一方、未だ低駆動電
圧化されていない高駆動電圧の半導体装置も存在する。
これらの半導体装置を互いに接続した場合、高駆動電圧
の半導体装置から出力される信号によって低駆動電圧の
半導体装置の出力バッファ回路が破損する場合がある。
そのため、低駆動電圧化された半導体装置においては、
その高駆動電圧の半導体装置と接続可能な出力バッファ
回路が要求されている。

【０００２】

【従来の技術】図７は、半導体装置の一部回路図であっ
て、出力バッファ回路６０の回路図である。出力バッフ
ァ回路６０は、インバータ回路６１〜６５、ナンド回路
６６，６７、ＰチャネルＭＯＳトランジスタ（以下、Ｐ
ＭＯＳトランジスタという）Ｑ1 、ＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳトランジスタという）Ｑ2
とから構成されている。インバータ回路６１，６２の入
力端子には図示しない内部回路から相補信号である入力
データＩＮ，バーＩＮがそれぞれ入力されている。イン
バータ回路６１の出力端子は、ナンド回路６６の一方の
入力端子に接続され、インバータ回路６２の出力端子
は、ナンド回路６７の一方の入力端子に接続されてい
る。ナンド回路６６，６７の他方の入力端子は、互いに
接続されるとともに、出力イネーブル信号ＯＥを入力し
ている。ナンド回路６６の出力端子は、偶数段（図７に
おいて２段）のインバータ回路６３，６４を介してＰＭ
ＯＳトランジスタＱ1 のゲートに接続されている。ナン
ド回路６７の出力端子は、奇数段（図７において１段）
のインバータ回路６５を介してＮＭＯＳトランジスタＱ
2のゲートに接続されている。

【０００３】ＰＭＯＳトランジスタＱ1 のソースは高電
位側電源Ｖcc（３．３ボルト）に接続され、ＮＭＯＳト
ランジスタＱ2 のソースは低電位側電源Ｖss（０ボル
ト）に接続されている。ＰＭＯＳトランジスタＱ1 のド
レインとＮＭＯＳトランジスタＱ2 のドレインは互いに
接続されるとともに、出力端子６８に接続されている。
出力端子６８は、複数の半導体装置が外部装置として接
続されたバスライン（図示せず）に接続されている。

【０００４】出力イネーブル信号ＯＥがＨレベルのと
き、ＰＭＯＳトランジスタＱ1 のゲートには、インバー
タ回路６１，ナンド回路６６，インバータ回路６３，６
４を介して反転入力データバーＩＮが印加される。ま
た、ＮＭＯＳトランジスタＱ2 のゲートには、インバー
タ回路６２，ナンド回路６７，インバータ回路６５を介
して反転された入力データＩＮが印加される。

【０００５】即ち、入力データＩＮがＨレベルであって
反転入力データバーＩＮがＬレベルのとき、両ＭＯＳト
ランジスタのゲートにはＬレベルの信号が印加される。
すると、ＰＭＯＳトランジスタＱ1 はオンとなり、ＮＭ
ＯＳトランジスタＱ2 はオフとなるその結果、出力端子
６８からＨレベルの出力データＤout が出力されるよう
になっている。

【０００６】また、入力データＩＮがＬレベルであって
反転入力データバーＩＮがＨレベルのとき、両ＭＯＳト
ランジスタのゲートにはＨレベルの信号が印加される。
すると、ＰＭＯＳトランジスタＱ1 はオフとなり、ＮＭ
ＯＳトランジスタＱ2 はオンとなる。その結果、出力端
子６８からＬレベルの出力データＤout が出力されるよ
うになっている。このとき、バスラインに接続された他
の外部装置に入力される出力イネーブル信号ＯＥはＬレ
ベルであるので、出力データＤout がバスライン上のデ
ータとして有効となるようになっている。

【０００７】一方、出力イネーブル信号ＯＥがＬレベル
のとき、ナンド回路６６，６７は入力データＩＮ，バー
ＩＮにかかわらずに出力端子をＨレベルにする。する
と、ＰＭＯＳトランジスタＱ1 のゲートにはＨレベルの
信号が印加され、ＮＭＯＳトランジスタＱ2 のゲートに
はＬレベルの信号が印加される。その結果、ＰＭＯＳト
ランジスタＱ1 とＮＭＯＳトランジスタＱ2 は、共にオ
フとなり、出力端子６８はハイインピーダンス状態とな
る。このとき、バスラインに接続された外部装置のうち
の１つに入力される出力イネーブル信号ＯＥはＨレベル
であって、その外部装置からバスラインに出力されたデ
ータが有効となるようになっている。

【０００８】

【発明が解決しようとする課題】ところで、半導体装置
の中には、今だ高い駆動電圧（例えば５ボルト）で動作
するものが存在する。その半導体装置からＨレベルの出
力データＤout が出力された場合、ハイインピーダンス
状態にある出力端子６８にはバスラインを介して５ボル
トが印加されることになる。この時、ＰＭＯＳトランジ
スタＱ1 のゲートには、Ｈレベルの信号が印加され、オ
フとなっている。

【０００９】すると、ＰＭＯＳトランジスタＱ1 のドレ
インであるＰ形拡散層とＮ形ウェルとにより形成される
寄生ダイオードに対して順方向バイアスが印加されるこ
とになり、ドレインからＮ形ウェルを介して高電位側電
源Ｖccに電流が流れ込む場合がある。すると、高電位側
電源Ｖccの電圧が変動して半導体装置が正常に動作しな
くなる恐れがある。

【００１０】また、ＰＭＯＳトランジスタＱ1 のゲート
に印加されるＨレベルは３．３ボルトである。そのた
め、ドレインに５ボルトが印加された場合、ＰＭＯＳト
ランジスタＱ1 はオフとはならず、ドレインからソース
に向かって電流が流れることになる。その電流は高電位
側電源Ｖccに流れ込み、やはり高電位側電源Ｖccの電圧
が変動して半導体装置が正常に動作しなくなる恐れがあ
る。

【００１１】ＮＭＯＳトランジスタＱ2 のゲート酸化膜
の膜厚は、内部の高電位側電源Ｖcc、即ち３．３ボルト
に応じた耐圧に設計されている。そのため、ドレインに
５ボルトが印加されると、ドレインとゲートとの間の電
位差が大きくなり、膜厚が薄く耐圧を越えてしまうの
で、ＮＭＯＳトランジスタＱ2 のゲート酸化膜が破損し
てしまう恐れがある。

【００１２】そのため、図８に示すように、レベル変換
回路７１を設けた出力バッファ回路７０が提案されてい
る。そして、半導体装置には５ボルトの外部電源電圧Ｖ
_DDが印加され、図示しない降圧回路により３．３ボルト
の高電位側電源Ｖccが生成され内部回路及びナンド回路
６６に供給されて低駆動電圧化を図っている。尚、図８
において、ナンド回路６６に対して供給する高電位側電
源Ｖcc（３．３ボルト）を示したが、インバータ回路６
１〜６５，ナンド回路６７にも高電位側電源Ｖcc（３．
３ボルト）が供給されている。

【００１３】しかしながら、反転入力データバーＩＮ
は、レベル変換回路７１により入力データＩＮより遅延
されてＰＭＯＳトランジスタＱ1 のゲートに印加される
ことになる。すると、ＰＭＯＳトランジスタＱ1 とＮＭ
ＯＳトランジスタＱ2 とが同時にオンとなる場合がある
ので、高電位側電源ＶccからＰＭＯＳトランジスタＱ1
とＮＭＯＳトランジスタＱ2 とを介して流れる貫通電流
が多くなり、消費電力が増大するという問題がある。

【００１４】また、レベル変換回路７１や降圧回路を設
ける分、半導体装置を高集積化することができないとい
う問題がある。また、ＰＭＯＳトランジスタＱ1 とＮＭ
ＯＳトランジスタＱ2 は、外部から印加される電圧に対
応して５ボルトの耐圧で設計し形成する必要がある。そ
のため、３．３ボルトの耐圧で設計されるインバータ回
路６１〜６５，ナンド回路６６，６７や内部回路とは異
なるプロセスで形成する必要があり、製造が面倒である
という問題がある。

【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は異なる駆動電圧で動作す
る半導体装置に接続することのできる半導体装置の出力
バッファ回路を提供することにある。

【００１６】

【課題を解決するための手段】図１は本発明の原理説明
図である。出力バッファ回路は、出力トランジスタＱ1
，Ｑ2 、トランスファゲートＱ3 、出力制御回路部
１、ウェル電圧制御回路部２とから構成されている。

【００１７】ＭＯＳトランジスタよりなる出力トランジ
スタＱ1 ，Ｑ2 は、高電位側電源Ｖccと低電位側電源Ｖ
ss間に直列に接続されている。その出力トランジスタＱ
1 ，Ｑ2 間には、トランスファゲートＱ3 を介して出力
端子３が接続されている。

【００１８】出力制御回路部１は、入力データＩＮを入
力し、その入力データＩＮに基づいて出力トランジスタ
Ｑ1 ，Ｑ2 を交互にオン・オフ制御してＨレベル又はＬ
レベルの出力データＤout を出力端子３から出力する。
また、出力制御回路部１は、出力イネーブル信号ＯＥを
入力し、その出力イネーブル信号ＯＥに基づいて出力ト
ランジスタＱ1 ，Ｑ2 を共にオフに制御して出力端子３
をハイインピーダンス状態にする。

【００１９】ウェル電圧制御回路部２は、出力制御回路
部１に接続されている。また、ウェル電圧制御回路部２
は、トランスファゲートＱ3 のウェルに接続されてい
る。ウェル電圧制御回路部２は、その出力制御回路部１
から入力データＩＮと出力イネーブル信号ＯＥに基づい
た信号を入力する。そして、その入力した信号に基づい
て、出力端子３がハイインピーダンス状態にあるとき、
ウェル電圧制御回路部２は、トランスファゲートＱ3 の
ウェル電圧を制御してトランスファゲートＱ3 のしきい
値電圧を高くする。

【００２０】

【作用】従って、本発明によれば、出力端子３がハイイ
ンピーダンス状態のときには、トランスファゲートＱ3
のしきい値電圧が高くなる。このとき、出力端子３に外
部装置から高電位側電源Ｖccより高い外部電圧が印加さ
れた場合、その外部電圧はトランスファゲートＱ3 のし
きい値電圧分低下して出力トランジスタＱ1 ，Ｑ2 へ印
加される。

【００２１】その結果、出力トランジスタＱ1 は、印加
される電圧が低いので、オンとはならずに高電位側電源
Ｖccが安定に保たれる。また、出力トランジスタＱ2
は、印加される電圧が耐圧を越えることがないので、破
損するのを防止することができる。

【００２２】

【実施例】

（第一実施例）以下、本発明を具体化した第一実施例を
図２に従って説明する。

【００２３】尚、説明の便宜上、従来と同様の構成につ
いては同一の符号を付してその説明を一部省略する。図
２に示すように、出力バッファ回路１０には、トランス
ファゲートＱ11が設けられている。トランスファゲート
Ｑ11は、ＮチャネルＭＯＳトランジスタであって、ＰＭ
ＯＳトランジスタＱ1 のドレインとＮＭＯＳトランジス
タＱ2 のドレインとの接続点と、出力端子６８との間に
挿入接続されている。トランスファゲートＱ11のゲート
は高電位側電源Ｖccに接続されている。

【００２４】また、出力バッファ回路１０にはウェル電
圧制御回路部１１が設けられている。ウェル電圧制御回
路部１１は、３個のエンハンスメント形ＮＭＯＳトラン
ジスタＱ12，Ｑ13，Ｑ14により構成されている。ＮＭＯ
ＳトランジスタＱ12のドレインは高電位側電源Ｖccに接
続され、ソースはＮＭＯＳトランジスタＱ13のドレイン
に接続されている。ＮＭＯＳトランジスタＱ13のソース
は低電位側電源Ｖssに接続されている。ＮＭＯＳトラン
ジスタＱ13のゲートは、ナンド回路６６とインバータ回
路６３との間のノードＮ１に接続されている。ＮＭＯＳ
トランジスタＱ12，Ｑ14のゲートは共通接続されるとと
もに、インバータ回路６３，６４間のノードＮ２に接続
されている。ＮＭＯＳトランジスタＱ12，Ｑ13間のノー
ドＮ３は、ＮＭＯＳトランジスタＱ14のドレインとＮＭ
ＯＳトランジスタＱ12のウェルとにそれぞれ接続されて
いる。また、ノードＮ３は、トランスファゲートＱ11の
ウェルに接続されている。

【００２５】次に、上記のように構成された出力バッフ
ァ回路の作用を説明する。出力イネーブル信号ＯＥがＬ
レベル、即ち出力端子６８をハイインピーダンス状態と
する場合、入力データＩＮ，バーＩＮにかかわらずナン
ド回路６６，６７はＨレベルの信号をそれぞれ出力す
る。ナンド回路６６からのＨレベルの信号はインバータ
回路６３，６４を介してＰＭＯＳトランジスタＱ1 のゲ
ートに入力され、ナンド回路６７からのＨレベルの信号
はインバータ回路６５を介してＮＭＯＳトランジスタＱ
2 のゲートに入力される。その結果、両ＭＯＳトランジ
スタＱ1 ，Ｑ2 はオフとなる。

【００２６】このとき、ウェル電圧制御回路部１１のＮ
ＭＯＳトランジスタＱ13のゲートにはナンド回路６６と
インバータ回路６３との間のノードＮ１の電位が入力さ
れ、ＮＭＯＳトランジスタＱ12，Ｑ14のゲートにはイン
バータ回路６３，６４間のノードＮ２の電位が入力され
る。ノードＮ１の電位はＨレベルであるのでＮＭＯＳト
ランジスタＱ13はオンとなり、ノードＮ２の電位はＨレ
ベルであるのでＮＭＯＳトランジスタＱ12，Ｑ14はオフ
となり。その結果、ノードＮ３の電位は低くなる。この
ノードＮ３の電位はトランスファゲートＱ11のウェルに
印加されている。すると、トランスファゲートＱ11のし
きい値電圧Ｖthは高く（本実施例において１ボルト程
度）なる。

【００２７】このとき、外部装置から出力端子６８に５
ボルトが印加されると、ＰＭＯＳトランジスタＱ1 とＮ
ＭＯＳトランジスタＱ2 との間のノードＮ４の電位は、
印加された５ボルトからトランスファゲートＱ11のしき
い値電圧Ｖth分下がった電位となる。尚本実施例におい
て、トランスファゲートＱ11のしきい値電圧Ｖthは１ボ
ルト程度になるように設計してあるので、ノードＮ４の
電位は４ボルト程度となる。このノードＮ４の電位は、
ＰＭＯＳトランジスタＱ1 とＮＭＯＳトランジスタＱ2
に印加される。

【００２８】ＰＭＯＳトランジスタＱ1 のゲートにはＨ
レベル（３．３ボルト）が印加されている。そして、Ｐ
ＭＯＳトランジスタＱ1 のドレインにはノードＮ４の電
位（４ボルト）が印加されている。そのため、ＰＭＯＳ
トランジスタＱ1 のドレインの電位に対してゲートの電
位はＰＭＯＳトランジスタＱ1 のしきい値電圧を越えな
いので、ＰＭＯＳトランジスタＱ1 はオフのままとな
る。従って、ＰＭＯＳトランジスタＱ1 のドレインから
ソースに向かって電流は流れず、高電位側電源Ｖccの電
圧は変化しない。その結果、高電位側電源Ｖccは安定と
なるので、半導体装置が誤動作することはない。

【００２９】また、ＰＭＯＳトランジスタＱ1 のウェル
には高電位側電源Ｖcc（３．３ボルト）が印加されてい
る。一方、ＰＭＯＳトランジスタＱ1 のドレインである
Ｐ形拡散層には外部装置から印加される５ボルトに基づ
いて４ボルトの電圧が印加されている。しかしながら、
ドレインとウェルとにより形成される寄生ダイオードの
順方向電圧は低いので、ドレインからウェルに向かって
電流は流れない。その結果、高電位側電源Ｖccに対して
外部装置から電流が流れ込むことがなく、高電位側電源
Ｖccは安定した電圧となって半導体装置が誤動作するこ
とはない。

【００３０】ＮＭＯＳトランジスタＱ2 のドレインには
ノードＮ４の電位である４ボルトが印加されている。こ
のノードＮ４の電位は、従来の出力バッファ回路６０，
７０において外部装置から直接印加される電圧である５
ボルトに比べて低く、３．３ボルトの電圧に対応して形
成されたＮＭＯＳトランジスタＱ2 のゲート酸化膜の耐
圧で充分耐えることができる。従って、外部装置から印
加される電圧によりＮＭＯＳトランジスタＱ2 が破損す
るのを防止することができる。また、ＮＭＯＳトランジ
スタＱ2 の耐圧はインバータ回路６１〜６５，ナンド回
路６６，６７と同じ耐圧に設計することができるので、
ＮＭＯＳトランジスタＱ2 とインバータ回路６１〜６
５，ナンド回路６６，６７とを同じプロセスで形成する
ことができる。

【００３１】出力イネーブル信号ＯＥがＨレベルのと
き、ＰＭＯＳトランジスタＱ1 とＮＭＯＳトランジスタ
Ｑ2 のゲートには入力データＩＮ，バーＩＮに基づいた
信号が印加される。そして、入力データＩＮがＨレベ
ル、反転入力データバーＩＮがＬレベルのとき、ＰＭＯ
ＳトランジスタＱ1 のゲートとＮＭＯＳトランジスタＱ
2のゲートにはＬレベルの信号がそれぞれ印加される。
すると、ＰＭＯＳトランジスタＱ1 はオン、ＮＭＯＳト
ランジスタはオフとなる。その結果、ノードＮ４の電位
はＨレベルとなる。

【００３２】このとき、ノードＮ１はＬレベル、ノード
Ｎ２はＨレベルであるので、ウェル電圧制御回路部１１
のＮＭＯＳトランジスタＱ13はオフ、ＮＭＯＳトランジ
スタＱ12，Ｑ14はオンとなる。その結果、ノードＮ３の
電位はＨレベルとなり、このノードＮ３の電位はトラン
スファゲートＱ11のウェルに印加される。すると、トラ
ンスファゲートＱ11のしきい値電圧Ｖthは、ノードＮ３
の電位がＬレベルの時と比べて低くなり、トランスファ
ゲートＱ11は電流が流れ易くなる。その結果、ノードＮ
４の電位が出力データＤout として出力端子６８から出
力されることになる。

【００３３】一方、入力データＩＮがＬレベル、反転入
力データバーＩＮがＨレベルの時、上記とは逆にＰＭＯ
ＳトランジスタＱ1 はオフ、ＮＭＯＳトランジスタＱ2
はオンとなる。すると、ノードＮ４の電位はＬレベルと
なる。

【００３４】このとき、ノードＮ１はＨレベル、ノード
Ｎ２はＬレベルであるので、ウェル電圧制御回路部１１
のＮＭＯＳトランジスタＱ13はオン、ＮＭＯＳトランジ
スタＱ12，Ｑ14はオフとなる。その結果、ノードＮ３の
電位はＬレベルとなり、このノードＮ３の電位はトラン
スファゲートＱ11のウェルに印加される。すると、トラ
ンスファゲートＱ11のしきい値電圧Ｖthは、出力イネー
ブル信号ＯＥがＬレベルの時と同様に１ボルト程度とな
る。しかしながら、ノードＮ４の電位がＬレベルである
ので、ノードＮ４の電位が出力データＤout として出力
端子６８から出力されることになる。

【００３５】このように、本実施例では、出力イネーブ
ル信号ＯＥがＬレベルの時、ＮＭＯＳトランジスタＱ1
2，Ｑ13間のノードＮ３の電位はＬレベルとなり、トラ
ンスファゲートＱ11のウェルに印加される。すると、ト
ランスファゲートＱ11のしきい値電圧Ｖthは高くなる。
このとき、出力バッファ回路１０の出力端子６８がハイ
インピーダンス状態の時にノードＮ４の電位は、外部装
置から印加される電圧（５ボルト）からトランスファゲ
ートＱ11のしきい値電圧Ｖth分低下した電位となる。従
って、ノードＮ４の電位とＰＭＯＳトランジスタＱ1 の
ゲートに印加されたＨレベルの電位との差はＰＭＯＳト
ランジスタＱ1 のしきい値電圧より低くなるので、ＰＭ
ＯＳトランジスタＱ1 はオフのままとなり、外部から印
加される電圧による電流が高電位側電源Ｖccに流れ込む
ことがない。その結果、出力バッファ回路１０を異なる
駆動電源電圧の半導体装置に接続することができるとと
もに、出力バッファ回路１０の高電位側電源Ｖccの電圧
は安定となり、半導体装置が誤動作するのを防止するこ
とができる。

【００３６】また、ＮＭＯＳトランジスタＱ2 に印加さ
れる電圧は従来に比べて低くなり、ＮＭＯＳトランジス
タＱ2 のゲート酸化膜の耐圧を越えることがないので、
ＮＭＯＳトランジスタＱ2 が破損するのを防止すること
ができる。（第二実施例）以下、本発明を具体化した第二実施例を
図３に従って説明する。

【００３７】尚、説明の便宜上、第一実施例と同様の構
成については同一の符号を付してその説明を一部省略す
る。図３に示すように、出力バッファ回路２０のＰＭＯ
ＳトランジスタＱ1 とＮチャネルＭＯＳトランジスタＱ
2 との間には、ＮチャネルＭＯＳトランジスタよりなる
トランスファゲートＱ21，Ｑ22が直列に接続されてい
る。そして、トランスファゲートＱ21，Ｑ22間ノードＮ
５は出力端子６８に接続されている。トランスファゲー
トＱ21のゲートは高電位側電源Ｖccに接続されている。
トランスファゲートＱ21のウェルはウェル電圧制御回路
部１１のノードＮ３に接続されている。

【００３８】トランスファゲートＱ22は、そのゲートが
高電位側電源Ｖccに接続され、常にオンとなっており、
そのしきい値電圧は１ボルト程度となっている。次に、
上記のように構成された出力バッファ回路の作用を説明
する。

【００３９】出力イネーブル信号ＯＥがＬレベルのと
き、第一実施例と同様に、ＰＭＯＳトランジスタＱ1 と
ＮＭＯＳトランジスタＱ2 は共にオフとなる。また、ウ
ェル電圧制御回路部１１は、トランスファゲートＱ21の
ウェルにＬレベルの電圧を印加する。すると、トランス
ファゲートＱ21のしきい値電圧は、第一実施例のトラン
スファゲートＱ11と同様に高くなり１ボルト程度とな
る。

【００４０】このとき、外部装置から出力端子６８に５
ボルトの電圧が印加されると、ノードＮ５の電位は両ト
ランスファゲートＱ21，Ｑ22にそれぞれ印加される。ト
ランスファゲートＱ21は、ウェルにＬレベルが印加され
てそのしきい値電圧が１ボルト程度となっている。従っ
て、ＰＭＯＳトランジスタＱ1 にはノードＮ５の電位か
らトランスファゲートＱ21のしきい値電圧分、即ち１ボ
ルト低下して４ボルトが印加される。すると、第一実施
例と同様に、ＰＭＯＳトランジスタＱ1 はオンとはなら
ないので、外部装置からの電圧に基づいて高電位側電源
Ｖccに電流が流れ込むことがない。

【００４１】また、トランスファゲートＱ22のゲートに
は高電位側電源Ｖccが印加されて常にオンとなってお
り、そのしきい値電圧は１ボルト程度となっている。従
って、ノードＮ５の電位は、トランスファゲートＱ22の
しきい値電圧、即ち１ボルト分低下して４ボルトの信号
がＮＭＯＳトランジスタＱ2 のドレインに印加される。
すると、第一実施例と同様に、ＮＭＯＳトランジスタＱ
2 のゲート酸化膜の耐圧を越えることがない。

【００４２】その結果、高電位側電源Ｖccを安定にする
ことができ、半導体装置の誤動作を防止することができ
るとともに、異なる駆動電源電圧の半導体装置に接続す
ることができる。また、ＮＭＯＳトランジスタＱ2 が破
損するのを防止することができる。（第三実施例）以下、本発明を具体化した第三実施例を
図４に従って説明する。

【００４３】尚、説明の便宜上、第一実施例又は第二実
施例と同様の構成については同一の符号を付してその説
明を一部省略する。図４に示すように、出力バッファ回
路３０には、ウェル電圧制御回路部３１が設けられてい
る。ウェル電圧制御回路部３１は、２個のインバータ回
路３２，３３、１個のＮＭＯＳトランジスタＱ31、３個
のＰＭＯＳトランジスタＱ32，Ｑ33，Ｑ34とから構成さ
れている。インバータ回路３２の入力端子は、ナンド回
路６６とインバータ回路６３との間のノードＮ１に接続
され、インバータ回路３２の出力端子はインバータ回路
３３の入力端子に接続されている。インバータ回路３３
の出力端子は、ＮＭＯＳトランジスタＱ31を介してＰＭ
ＯＳトランジスタＱ32のゲートに接続されている。ＮＭ
ＯＳトランジスタＱ31のゲートには高電位側電源Ｖccが
印加され、常にオンとなっており、そのしきい値電圧は
１ボルト程度となっている。

【００４４】ＰＭＯＳトランジスタＱ32のソースは高電
位側電源Ｖccに接続され、ドレインはＰＭＯＳトランジ
スタＱ1 のソースに接続されている。ＰＭＯＳトランジ
スタＱ32のドレインとＰＭＯＳトランジスタＱ1 のソー
スとの間のノードＮ６には、ＰＭＯＳトランジスタＱ34
の一端が接続され、ＰＭＯＳトランジスタＱ34の他端は
高電位側電源Ｖccに接続されている。

【００４５】ＰＭＯＳトランジスタＱ1 のドレインとＮ
ＭＯＳトランジスタＱ22のドレインとの間のノードＮ７
は出力端子６８に接続されている。ＮＭＯＳトランジス
タＱ31とＰＭＯＳトランジスタＱ32のゲートとの間のノ
ードＮ８には、そのゲートが高電位側電源Ｖccに接続さ
れたＰＭＯＳトランジスタＱ33の一端が接続され、ＰＭ
ＯＳトランジスタＱ33の他端はノードＮ７に接続されて
いる。ノードＮ６は、ＰＭＯＳトランジスタＱ1 ，Ｑ32
〜Ｑ34のＮ形ウェルに接続されている。ノードＮ７は、
ＰＭＯＳトランジスタＱ34のゲートに接続されている。

【００４６】尚、インバータ回路３２，３３，６３，６
４はＣＭＯＳ構造に形成されている。また、インバータ
回路３２，３３は、ノードＮ１の電位がＬレベルのと
き、ＰＭＯＳトランジスタＱ1 がオンとなるのに比べて
ＰＭＯＳトランジスタＱ32が速くオンとなるようになっ
ている。

【００４７】即ち、インバータ回路３２を構成するＰＭ
ＯＳトランジスタは、インバータ回路６３を構成するＰ
ＭＯＳトランジスタに比べて駆動能力が大きくなってい
る。従って、両インバータ回路３２，６３にＬレベルの
信号が同時に入力されると、インバータ回路３２の方が
インバータ回路６３に比べて速くＨレベルの信号を出力
するようになっている。

【００４８】また、インバータ回路３３を構成するＮＭ
ＯＳトランジスタは、インバータ回路６４を構成するＮ
ＭＯＳトランジスタに比べて駆動能力が大きくなってい
る。従って、両インバータ回路３３，６４にＨレベルの
信号が同時に入力されると、インバータ回路３３の方が
インバータ回路６４に比べて速くＬレベルの信号を出力
するようになっている。

【００４９】従って、ノードＮ１の電位がＬレベルにな
ると、インバータ回路３２，３３はインバータ回路６
３，６４に比べて速く信号を伝達する。その結果、ＰＭ
ＯＳトランジスタＱ1 のゲートがＬレベルになるより速
くＰＭＯＳトランジスタＱ32のゲートがＬレベルとなる
ので、ＰＭＯＳトランジスタＱ32の方が速くオンとな
る。すると、ＰＭＯＳトランジスタＱ1 がオンとなると
きには、ＰＭＯＳトランジスタＱ32が既にオンとなって
いるので、ＰＭＯＳトランジスタＱ1 のソースには高電
位側電源Ｖccが印加されることになる。

【００５０】尚、図４においては、各インバータ回路６
１〜６５，３２，３３、ナンド回路６６，６７は高電位
側電源Ｖccに接続され、動作するようになっている。従
って、出力バッファ回路３０は単一駆動電源で動作する
ようになっている。また、図示しない内部回路も同様に
高電位側電源Ｖccに接続され、動作するようになってい
る。従って、出力バッファ回路３０と内部回路とを備え
た半導体装置も単一駆動電源で動作するようになってい
る。

【００５１】次に、上記のように構成された出力バッフ
ァ回路の作用を説明する。出力イネーブル信号ＯＥがＬ
レベルの時、ノードＮ１は入力データバーＩＮにかかわ
らずＨレベルとなる。このノードＮ１の電位は、インバ
ータ回路６３，６４を介してＰＭＯＳトランジスタＱ１
のゲートに印加され、ＰＭＯＳトランジスタＱ１はオフ
となる。また、ノードＮ１の電位は、インバータ回路３
２，３３、ＮＭＯＳトランジスタＱ31を介してＰＭＯＳ
トランジスタＱ32はオフなる。また、ノードＮ８の電位
はＨレベルであって、ＰＭＯＳトランジスタＱ33に印加
されている。このＰＭＯＳトランジスタＱ33のゲートに
は高電位側電源Ｖccが印加されているので、ＰＭＯＳト
ランジスタＱ33はオフとなる。

【００５２】また、出力イネーブル信号ＯＥがＬレベル
のとき、入力データＩＮにかかわらずにナンド回路６７
はＨレベルの信号を出力する。このＨレベルの信号はイ
ンバータ回路６５を介してＮＭＯＳトランジスタＱ2 の
ゲートに印加される。すると、ＮＭＯＳトランジスタＱ
2 はオフとなる。その結果、ノードＮ７、即ち出力端子
６８は、ハイインピーダンス状態となる。

【００５３】このとき、外部装置から５ボルトの外部電
圧が出力端子６８に印加される。すると、ノードＮ７の
電位は５ボルトとなり、各ＭＯＳトランジスタＱ1 ，Ｑ
33，Ｑ34，Ｑ22に印加される。尚、ノードＮ７の電位が
ＮＭＯＳトランジスタＱ22に印加された場合の作用は、
第二実施例と同じであるので、その説明を省略する。

【００５４】ＰＭＯＳトランジスタＱ33にノードＮ７の
電位が印加された場合、そのＰＭＯＳトランジスタＱ33
のゲートには高電位側電源Ｖcc（３．３ボルト）が印加
されている。すると、ノードＮ７の電位とＰＭＯＳトラ
ンジスタＱ33のゲートの電位との差がＰＭＯＳトランジ
スタＱ33のしきい値電圧を越えるので、ＰＭＯＳトラン
ジスタＱ33はオンとなる。その結果、ノードＮ８の電位
は、外部電圧である５ボルト付近まで上昇する。このノ
ードＮ７の電位は、ＰＭＯＳトランジスタＱ31と、ＰＭ
ＯＳトランジスタＱ32のゲートに印加される。

【００５５】一方、ＰＭＯＳトランジスタＱ1 のドレイ
ンにはノードＮ７の電位（５ボルト）が印加され、ゲー
トにはＨレベル（３．３ボルト）の信号が印加されて
る。すると、ＰＭＯＳトランジスタＱ33と同様にＰＭＯ
ＳトランジスタＱ1 がオンとなるので、ノードＮ６の電
位は外部電圧である５ボルト付近まで上昇する。このノ
ードＮ６の電位は、ＰＭＯＳトランジスタＱ32，Ｑ34に
印加される。

【００５６】すると、ＰＭＯＳトランジスタＱ32のドレ
インの電位はノードＮ６の電位である５ボルト付近まで
上昇する。しかし、ＰＭＯＳトランジスタＱ32のゲート
の電位もノードＮ８の電位である５ボルト付近まで上昇
している。その結果、ＰＭＯＳトランジスタＱ32はオフ
のままとなる。従って、ノードＮ６からＰＭＯＳトラン
ジスタＱ32を介して高電位側電源Ｖccに向かって電流は
流れない。

【００５７】また、ＰＭＯＳトランジスタＱ34の一端の
電位はノードＮ６の電位である５ボルト付近まで上昇す
る。しかし、ＰＭＯＳトランジスタＱ34のゲートの電位
もノードＮ７の電位である５ボルト付近まで上昇してい
る。その結果、ＰＭＯＳトランジスタＱ34はオフとな
る。従って、ノードＮ６からＰＭＯＳトランジスタＱ34
を介して高電位側電源Ｖccに向かって電流は流れない。

【００５８】即ち、外部電圧により５ボルト付近まで上
昇したノードＮ６の電位は、ＰＭＯＳトランジスタＱ3
2，Ｑ34が共にオフであるので、高電位側電源Ｖccに向
かう電流は流れない。その結果、高電位側電源Ｖccは安
定に保たれることになる。

【００５９】また、外部電圧により５ボルト付近まで上
昇したノードＮ８の電位は、ＰＭＯＳトランジスタＱ31
のしきい値電圧が１ボルト程度であるので、５ボルトか
ら１ボルト程度低下した４ボルト程度がインバータ回路
３３の出力端子に印加される。しかし、印加される電圧
が４ボルト程度であるので、インバータ回路３３の耐圧
を越えることがなく、インバータ回路３３は破損しな
い。

【００６０】一方、出力イネーブル信号ＯＥがＨレベル
の時、ＰＭＯＳトランジスタＱ1 は反転入力データバー
ＩＮ、ＮＭＯＳトランジスタＱ2 は入力データＩＮに基
づいて交互にオン・オフ制御される。尚、ＮＭＯＳトラ
ンジスタＱ2 の動作については、第二実施例と同じであ
るので、その説明を省略する。

【００６１】入力データバーＩＮがＬレベルの時、ノー
ドＮ１の電位はＬレベルとなる。このノードＮ１の電位
は、インバータ回路６３，６４を介してＰＭＯＳトラン
ジスタＱ1 のゲートに印加され、ＰＭＯＳトランジスタ
Ｑ1 はオンとなる。また、ノードＮ１の電位は、インバ
ータ回路３２，３３を介してＰＭＯＳトランジスタＱ32
のゲートに印加され、ＰＭＯＳトランジスタＱ32はオン
となる。このとき、インバータ回路３２，３３は、ノー
ドＮ１の電位をインバータ回路６３，６４に比べて速く
伝達する。その結果、ＰＭＯＳトランジスタＱ32がまず
オンとなり、ノードＮ６の電位はＨレベルとなる。そし
て、続いてＰＭＯＳトランジスタＱ1 がオンとなり、ノ
ードＮ７の電位はＨレベルとなる。このノードＮ７の電
位が出力データＤout として出力端子６８から出力され
る。このとき、ＰＭＯＳトランジスタＱ1 のウェルはノ
ードＮ６に接続され、ノードＮ６の電位であるＨレベル
が印加されている。その結果、ＰＭＯＳトランジスタＱ
１のしきい値電圧は相対的に低くなるので、ＰＭＯＳト
ランジスタＱ１がオンになると直ちにノードＮ７の電位
がＨレベルとなり、出力端子６８から出力データＤout
として出力されるこ一方、入力データバーＩＮがＨレベ
ルの時、ノードＮ１の電位はＨレベルとなる。このノー
ドＮ１の電位は、インバータ回路６３，６４を介してＰ
ＭＯＳトランジスタＱ1 のゲートに印加され、ＰＭＯＳ
トランジスタＱ1 はオフとなる。また、ノードＮ１の電
位は、インバータ回路３２，３３を介してＰＭＯＳトラ
ンジスタＱ32のゲートに印加され、ＰＭＯＳトランジス
タＱ32はオフとなる。その結果、ＰＭＯＳトランジスタ
Ｑ32，Ｑ1 間のノードＮ６はどこにも接続されないフロ
ーティング状態となる。すると、ノードＮ６の電位が安
定しないので、出力バッファ回路３０が誤動作する場合
がある。この時、入力データＩＮはＬレベルであって、
ＰＭＯＳトランジスタＱ2 はオンとなっている。また、
ＰＭＯＳトランジスタＱ22のゲートは高電位側電源Ｖcc
に接続されているので、常にオンとなっている。そのた
め、ノードＮ７の電位はＬレベルとなっている。このノ
ードＮ７の電位はＰＭＯＳトランジスタＱ34のゲートに
印加されているので、ＰＭＯＳトランジスタＱ34はオン
となる。すると、ＰＭＯＳトランジスタＱ34を介してノ
ードＮ６は高電位側電源Ｖccと接続され、ノードＮ６の
電位はＨレベルとなる。その結果、ノードＮ６はフロー
ティング状態とはならないので、出力バッファ回路３０
が誤動作するのを防止することができる。

【００６２】このように、本実施例では、出力イネーブ
ル信号ＯＥがＬレベルの時に出力端子６８をハイインピ
ーダンス状態とする出力バッファ回路３０のＰＭＯＳト
ランジスタＱ1 と高電位側電源Ｖccとの間にＰＭＯＳト
ランジスタＱ32を接続した。そのＰＭＯＳトランジスタ
Ｑ32とＰＭＯＳトランジスタＱ1 との間のノードＮ６は
ＰＭＯＳトランジスタＱ32，Ｑ1 のウェルに接続される
とともに、ＰＭＯＳトランジスタＱ34を介して高電位側
電源Ｖccに接続されている。そのＰＭＯＳトランジスタ
Ｑ34のゲートは出力端子６８とＰＭＯＳトランジスタＱ
1 との間のノードＮ７に接続されている。ノードＮ７と
ＰＭＯＳトランジスタＱ32のゲートとの間にはＰＭＯＳ
トランジスタＱ33が接続されている。ＰＭＯＳトランジ
スタＱ33のゲートは高電位側電源Ｖccに接続され、ウェ
ルはノードＮ６に接続されている。

【００６３】そして、出力イネーブル信号ＯＥがＬレベ
ルであって、出力端子６８に外部装置から５ボルトの外
部電圧が印加されると、ノードＮ７の電位は外部電圧と
なる。ＰＭＯＳトランジスタＱ1 ，Ｑ33のゲートにはそ
れぞれ高電位側電源Ｖcc、Ｈレベル（高電位側電源Ｖc
c）が印加されているので、ＰＭＯＳトランジスタＱ1，
Ｑ33はオンとなり、ノードＮ７の電位は、ＰＭＯＳトラ
ンジスタＱ1 ，Ｑ33を介してノードＮ６，Ｎ８へ伝達さ
れ、ＰＭＯＳトランジスタＱ32，Ｑ34へ印加される。

【００６４】このとき、ＰＭＯＳトランジスタＱ32のゲ
ートにはノードＮ８の電位、即ち５ボルトが印加され、
ＰＭＯＳトランジスタＱ32はオフが保持されるので、ノ
ードＮ６から高電位側電源Ｖccに向かって電流が流れ
ず、高電位側電源Ｖccは安定となる。また、ＰＭＯＳト
ランジスタＱ34のゲートには、外部装置からの外部電
圧、即ち５ボルトが印加されている。その結果、ＰＭＯ
ＳトランジスタＱ34も同様にオフが保持されるので、ノ
ードＮ６から高電位側電源Ｖccに向かって電流は流れ
ず、高電位側電源Ｖccは安定となる。

【００６５】一方、ノードＮ７からＮＭＯＳトランジス
タＱ22に印加された外部電圧は、第二実施例と同様に、
ＮＭＯＳトランジスタＱ22のゲートに高電位側電源Ｖcc
が印加されてそのＮＭＯＳトランジスタＱ22のしきい値
電圧は１ボルト程度となっている。そのため、ノードＮ
７の電位は、ＮＭＯＳトランジスタＱ22のしきい値電圧
分低下してＮＭＯＳトランジスタＱ2 に印加されること
になる。その結果、ＮＭＯＳトランジスタＱ2 のゲート
に印加されるＬレベルとの電位差が小さくなり、そのＮ
ＭＯＳトランジスタＱ2 のゲート酸化膜の耐圧を越える
ことがないので、ＮＭＯＳトランジスタＱ2 が破損する
のを防止することができる。

【００６６】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。１）第一実施例又は第二実施例において、ＰＭＯＳトラ
ンジスタＱ1 に代えて、図５，図６に示すようにＮＭＯ
ＳトランジスタＱ41を用いて実施する。即ち、第一実施
例において、高電位側電源ＶccとノードＮ４との間にＮ
ＭＯＳトランジスタＱ41を接続する。ＮＭＯＳトランジ
スタＱ41のゲートはインバータ回路６３の出力端子に接
続する。そして、ＮＭＯＳトランジスタＱ41のウェルは
トランスファゲートＱ11と同様にノードＮ３に接続さ
れ、ウェル電圧制御回路部１１からのウェル電圧を入力
する。

【００６７】また、第二実施例において、高電位側電源
ＶccとトランスファゲートＱ21との間にＮＭＯＳトラン
ジスタＱ41を接続する。ＮＭＯＳトランジスタＱ41のゲ
ートはインバータ回路６３の出力端子に接続する。そし
て、ＮＭＯＳトランジスタＱ41のウェルはトランスファ
ゲートＱ21と同様にノードＮ３に接続され、ウェル電圧
制御回路部１１からのウェル電圧を入力する。

【００６８】この構成により、インバータ回路６４を省
略することができる。また、相補信号である入力データ
ＩＮ，バーＩＮに基づいてＮＭＯＳトランジスタＱ41，
Ｑ2が同じタイミングでオン・オフ制御される。

【００６９】第一又は第二実施例において、ＰＭＯＳト
ランジスタＱ1 とＮＭＯＳトランジスタＱ2 を用いた場
合、ＰＭＯＳトランジスタＱ1 とＮＭＯＳトランジスタ
Ｑ2とが同時にオンとなる場合がある。すると、高電位
側電源ＶccからＰＭＯＳトランジスタＱ1 とＮＭＯＳト
ランジスタＱ2 を介して低電位側電源Ｖssに貫通電流が
流れ、その貫通電流により半導体装置の消費電力を低下
させることができない。

【００７０】しかしながら、出力バッファ回路４０，５
０において、ＮＭＯＳトランジスタＱ41，Ｑ2 が同じタ
イミングでオン・オフ制御されるので、高電位側電源Ｖ
ccから低電位側電源Ｖssに貫通電流が流れなくなり、第
一又は第二実施例に比べて消費電力を更に低下させるこ
とができる。

【００７１】２）上記各実施例の出力バッファ回路１０
〜５０をＳＲＡＭ，ＤＲＡＭ等の半導体記憶装置やマイ
コンシステムに用いられる周辺ＩＣに設けて実施する。３）上記各実施例において、出力バッファ回路１０〜５
０の出力端子６８に入力バッファ回路を接続し、入出力
バッファ回路を構成する。

【００７２】

【発明の効果】以上詳述したように、本発明によれば、
異なる駆動電源電圧の他の半導体装置に接続可能な出力
バッファ回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一実施例の出力バッファ回路の回路図であ
る。

【図３】第二実施例の出力バッファ回路の回路図であ
る。

【図４】第三実施例の出力バッファ回路の回路図であ
る。

【図５】第一実施例の別の出力バッファ回路の回路図
である。

【図６】第二実施例の別の出力バッファ回路の回路図
である。

【図７】従来の出力バッファ回路の回路図である。

【図８】従来の出力バッファ回路の回路図である。

【符号の説明】

１出力制御回路部２ウェル電圧制御回路部Ｑ1 出力トランジスタとしてのＰチャネルＭＯＳトラ
ンジスタＱ2 出力トランジスタとしてのＮチャネルＭＯＳトラ
ンジスタＱ3 トランスファゲートＩＮ入力データＯＥ出力イネーブル信号Ｄout 出力データ

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタよりなり、直列接続
された２つの出力トランジスタと、入力データに基づいて前記出力トランジスタを交互にオ
ン・オフ制御して前記出力トランジスタ間に接続された
出力端子から出力データを出力するとともに、前記出力
トランジスタを共にオフに制御して出力端子をハイイン
ピーダンス状態にする出力制御回路部とを備えた出力バ
ッファ回路において、前記出力端子と、前記直列接続された出力トランジスタ
間との間に接続されたトランスファゲートと、前記トランスファゲートのウェルに接続され、前記出力
制御部から入力データと出力イネーブル信号とに基づい
た信号を入力し、その入力した信号に基づいて該トラン
スファゲートのウェルに印加する電圧を制御するウェル
電圧制御回路部とを備えた出力バッファ回路。
【請求項２】請求項１に記載の出力バッファ回路にお
いて、前記ウェル電圧制御回路部は、高電位側電源と低電位側電源間に直列に接続された２つ
のＮチャネルＭＯＳトランジスタと、前記ＮチャネルＭＯＳトランジスタ間と低電位側電源間
に接続されたＮチャネルＭＯＳトランジスタとから構成
され、前記ＮチャネルＭＯＳトランジスタ間が前記トランスフ
ァゲートのウェルに接続されるとともに、高電位側電源
側のＮチャネルＭＯＳトランジスタのウェルに接続した
出力バッファ回路。
【請求項３】請求項１又は２に記載の出力バッファ回
路において、前記出力トランジスタは、直列に接続されたＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタとから構成されることを特徴
とする出力バッファ回路。
【請求項４】請求項１又は２に記載の出力バッファ回
路において、前記出力トランジスタは、高電位側電源と低電位側電源間に直列に接続された２個
のＮチャネルＭＯＳトランジスタとから構成され、高電位側電源に接続されたＮチャネルＭＯＳトランジス
タのウェルは前記ウェル電圧制御回路部に接続されてウ
ェル電圧が制御されるようにしたことを特徴とする出力
バッファ回路。
【請求項５】請求項１〜４のうちいずれか１項に記載
の出力バッファ回路において、前記トランスファゲートは、ＮチャネルＭＯＳトランジ
スタであって、そのウェルは前記ウェル電圧制御回路部
に接続され、ゲートは高電位側電源に接続されている出
力バッファ回路。
【請求項６】請求項３又は４に記載の出力バッファ回
路において、前記トランスファゲートは、高電位側電源と低電位側電源間に直列に接続されたＭＯ
Ｓトランジスタの間に接続された２つのＮチャネルＭＯ
Ｓトランジスタであって、高電位側電源に接続されたＭＯＳトランジスタ側のＮチ
ャネルＭＯＳトランジスタのウェルは前記ウェル電圧制
御回路部に接続され、ゲートは高電位側電源に接続さ
れ、低電位側電源に接続されたＭＯＳトランジスタ側のＮチ
ャネルＭＯＳトランジスタのゲートは高電位側電源に接
続されている出力バッファ回路。
【請求項７】ＭＯＳトランジスタよりなり、直列接続
された２つの出力トランジスタと、入力データに基づいて前記出力トランジスタを交互にオ
ン・オフ制御して前記出力トランジスタ間に接続された
出力端子から出力データを出力するとともに、前記出力
トランジスタを共にオフに制御して出力端子をハイイン
ピーダンス状態にする出力制御回路部とを備えた出力バ
ッファ回路において、前記出力トランジスタは高電位側電源と低電位側電源間
に直列に接続されたＰチャネルＭＯＳトランジスタ(Q1)
とＮチャネルＭＯＳトランジスタ(Q2)であって、前記ＰチャネルＭＯＳトランジスタ(Q1)と高電位側電源
間に接続されたＰチャネルＭＯＳトランジスタ(Q32)
と、前記ＰチャネルＭＯＳトランジスタ(Q32) のゲートに接
続され、出力端子がハイインピーダンス状態にない時に
入力データに基づいて該ＰチャネルＭＯＳトランジスタ
(Q32) を前記ＰチャネルＭＯＳトランジスタ(Q1)よりオ
ンとするインバータ回路(32,33) と、前記ＰチャネルＭＯＳトランジスタ(Q32) のゲートと出
力端子との間に接続されたＰチャネルＭＯＳトランジス
タ(Q33) と、ゲートが出力端子に接続され、前記ＰチャネルＭＯＳト
ランジスタ(Q32,Q1)間と高電位側電源との間に接続され
たＰチャネルＭＯＳトランジスタ(Q34) とからなるウェ
ル電圧制御回路部を備え、前記ＰチャネルＭＯＳトランジスタ(Q32,Q1)間にはＰチ
ャネルＭＯＳトランジスタ(Q1,Q32,Q33,Q34)のウェルが
接続されていることを特徴とする出力バッファ回路。