JP2016010003A - インターフェース回路 - Google Patents
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Abstract
Description
本発明の第1の実施形態について説明する。図1は、第1の実施形態におけるインターフェース回路の構成例を示す回路図である。図1には、出力信号の電圧振幅を0(VSS)−VDEAとする低電圧のインターフェース規格及び出力信号の電圧振幅を0(VSS)−VDEBとする高電圧のインターフェース規格に対応するインターフェース回路(例えばSDカードのインターフェース回路)を一例として示している。
次に、本発明の第2の実施形態について説明する。図3は、第2の実施形態におけるインターフェース回路の構成例を示す回路図である。図3には、インターフェース回路の電源電圧VDEよりも高い電圧が入出力パッドに入力されることがあるトレラントバスのインターフェース回路を一例として示している。図3に示すインターフェース回路は、電圧VDEが耐圧の補償範囲の電圧、すなわち耐圧が電圧VDEよりも高く、かつ耐圧が外部入力の“H”信号の電圧よりも低いトランジスタで構成されている。
102、104 Pチャネル型トランジスタ
103、105 Nチャネル型トランジスタ
111 高電圧側の出力ドライバ部
121 パッド
301 出力ドライバ部
302、304 Pチャネル型トランジスタ
303、305 Nチャネル型トランジスタ
311 パッド
315 選択回路
316 バックゲート制御回路
CN モード切替信号
SIG、SIGA 出力信号
Claims (5)
- 第1の電圧レベルの信号を出力する第1の出力ドライバ部と、
前記第1の電圧レベルより高い第2の電圧レベルの信号を出力する第2の出力ドライバ部と、
前記第1の出力ドライバ部の出力ノードと前記第2の出力ドライバ部の出力ノードとが接続されるパッドとを有し、
前記第1の出力ドライバ部は、
前記第1の出力ドライバ部による出力時には出力信号に応じた信号を出力し、前記第2の出力ドライバ部による出力時には第1の電圧の信号を出力する出力回路と、
前記出力回路の出力ノードと前記パッドとの間に設けられ、前記第1の出力ドライバ部による出力時にはオン状態となり、前記第2の出力ドライバ部による出力時にはオフ状態となるスイッチ回路とを有することを特徴とするインターフェース回路。 - 前記スイッチ回路は、並列接続されたPチャネル型トランジスタ及びNチャネル型トランジスタを有し、
前記Pチャネル型トランジスタのゲート及びバックゲートには、前記第2の出力ドライバ部による出力時に第2の電圧が供給されることを特徴とする請求項1記載のインターフェース回路。 - 第1の電圧レベルの信号を出力する出力ドライバ部と、
前記出力ドライバ部の出力ノードが接続され前記第1の電圧レベルの信号を出力するとともに、前記第1の電圧レベルより高い第2の電圧レベルの信号が入力される入出力パッドとを有し、
前記出力ドライバ部は、
前記入出力パッドから信号を出力する出力モード時には出力信号に応じた信号を出力し、前記入出力パッドに信号が入力される入力モード時には第1の電圧の信号を出力する出力回路と、
前記出力回路の出力ノードと前記入出力パッドとの間に設けられ、前記出力モード時にはオン状態となり、前記入力モード時にはオフ状態となるスイッチ回路とを有することを特徴とするインターフェース回路。 - 前記入出力パッドの電圧に応じて前記第1の電圧又は第2の電圧を出力する制御回路を有し、
前記スイッチ回路は、並列接続されたPチャネル型トランジスタ及びNチャネル型トランジスタを有し、
前記Pチャネル型トランジスタのゲート及びバックゲートには、前記入力モード時に前記制御回路から出力される電圧が供給されることを特徴とする請求項3記載のインターフェース回路。 - 前記出力回路は、
第1の電圧の電源ノードにソースが接続され、該出力回路の出力ノードにドレインが接続されたPチャネル型トランジスタと、
基準電圧の電源ノードにソースが接続され、該出力回路の出力ノードにドレインが接続されたNチャネル型トランジスタとを有することを特徴とする請求項1〜4の何れか1項に記載のインターフェース回路。
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- 2014-06-24 JP JP2014129530A patent/JP6318908B2/ja active Active
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