JPH05335504A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH05335504A
JPH05335504A JP4353625A JP35362592A JPH05335504A JP H05335504 A JPH05335504 A JP H05335504A JP 4353625 A JP4353625 A JP 4353625A JP 35362592 A JP35362592 A JP 35362592A JP H05335504 A JPH05335504 A JP H05335504A
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義明 豊島
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幸夫 和田
Hiroshi Takakura
寛 高倉
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Abstract

(57)【要約】 【目的】 異なる複数の電源電圧を用いる集積回路装置
において、その入出力回路に対して電源電圧を越える入
力電圧が掛かるのを防止する。 【構成】 出力バッファ２とパッド１の間に出力バッフ
ァに供給される信号によって操作される電圧切換回路を
介在させ、出力バッファに外部から電源電圧より高い電
圧が印加された時に、その基板電位をその外部電圧と同
じかそれ以上に高くする。外部から加わる電圧を出力バ
ッファに掛かる前に出力バッファの電源電圧より低くす
ることもできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、相補型金属絶縁膜半導
体素子（ＣＭＯＳ）構造を有する入出力回路を備えた半
導体集積回路装置に係り、とくに、異なる電源電圧で動
作するデバイスとの入出力インタ−フェ−スを容易にす
る入出力回路に関するものである。
【０００２】
【従来の技術】今日のＩＣ、ＬＳＩなどの半導体集積回
路装置の技術の発展は、スケーリングに代表される素子
の微細化によるところが非常に大きい。これまでの１μ
ｍ以前の世代においては、電源電圧は５Ｖのままで素子
寸法のみをスケーリングすることで対処してきたが、サ
ブミクロン世代においてはこの電源電圧５Ｖの維持が不
可能となりつつある。つまりゲート酸化膜厚の縮小によ
る耐圧の減少や、ゲート長の縮小によるホットキャリア
耐圧の減少が無視できなくなりつつある。一方、１チッ
プ当りの素子数増大に伴う消費電流の増大は、携帯機器
に代表される低消費電力の要請に反し、１チップ当りの
発熱量の増加は、パッケージ技術の限界に近付きつつあ
る。このように素子の立場からもまたユーザの立場から
も電源電圧の低電圧化が要請されている。ところが現実
には電源電圧の、例えば、３Ｖへの移行はスムーズに行
われていない。これはあるシステムにおいて全てのＩＣ
を３Ｖ化にすることが可能であるためと、アナログＩＣ
に代表される一部低電圧化に適さないＩＣの存在のため
である。このためオール３Ｖのシステムに先立ち３Ｖ／
５Ｖ混在のシステムは必然的に必要とされる。本発明は
こうした異なる電源電圧を用いる集積回路間のインター
フェイスに関するもので、特にマイコン、メモリ、汎用
ロジック、ＡＳＩＣＬＳＩ等電源電圧の低電源電圧化が
必要とされる集積回路に使用されるものである。
【０００３】図１４は、通常用いられている半導体集積
回路装置の入出力回路である。一般にＣＭＯＳ構造の集
積回路（ＬＳＩ）の入出力回路には、その内部回路素子
と同様にＣＭＯＳ回路を用いて構成される。この入出力
回路は、出力バッファ２と入力バッファ３とを備えてお
り、いずれも入出力端子１に接続されている。入出力端
子は、半導体基板の上では、パッドといわれ、半導体基
板の周辺部に形成される。これらバッファと入出力端子
１の間には、外部から加えられる静電気放電に対する保
護回路が接続されている。この保護回路は、抵抗Ｒ1 と
ダイオ−ドＤ1とを備えている。出力バッファ２は、Ｎ
チャネルＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタと
いう）Ｑ1 とＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳ
トランジスタという）Ｑ2 とから構成され、入力バッフ
ァ３は、ＮＭＯＳトランジスタＱ3 とＰＭＯＳトランジ
スタＱ4 とから構成されている。出力バッファ２のＰＭ
ＯＳトランジスタＱ2 には信号Ａが印加され、ＮＭＯＳ
トランジスタＱ1 には信号Ｂが印加されるようになって
いる。この入出力回路において、その入出力状態は下記
の表１に示される。
【０００４】動作状態は、３つの入出力状態からなる。
信号Ａおよび信号Ｂがともに低いレベルのＬレベル（Lo
w Level)のときは、ＮＭＯＳトランジスタＱ1 はオフ、
ＰＭＯＳトランジスタＱ2 はオンとなり、入出力状態
は、高い出力のＨ(High)出力になる。信号Ａおよび信号
Ｂが共に高いレベルのＨレベル(High Level)のときは、
Ｑ1 はオン、Ｑ2 はオフとなり、入出力状態は低い出力
のＬ(Low) 出力になる。信号ＡがＨレベル、信号ＢがＬ
レベルの時は、Ｑ1 およびＱ2 はともにオフとなり、入
出力状態は、高インピ−ダンス入力状態になる。
【０００５】
【表１】
【０００６】
【発明が解決しようとする課題】このようなＣＭＯＳ回
路で構成された入出力回路は、半導体集積回路装置には
広く用いられている。しかし、入出力端子１には、接地
電位０Ｖ以下もしくは電源電圧Ｖcc以上の電圧印加は許
されない。例えば、Ｖccを越える電圧が印加されると、
ＰＭＯＳトランジスタＱ2 のドレインに形成されるＰＮ
接合が順方向バイアスされ、入出力端子１から電源Ｖcc
に大電流が流れてしまう。このために、入出力端子１に
印加される電圧の規格は、通常、電源電圧Ｖcc＋０．５
Ｖ以下、接地電圧０Ｖ＋０．５Ｖ以上の範囲に限られ
る。
【０００７】しかし、ＣＭＯＳ構造の集積回路の微細
化、高集積化が進むに連れて、このような制限に対応す
ることが難しくなってきている。例えば、ゲ−ト長が
０．５μｍ以下のＭＯＳトランジスタを用いるＣＭＯＳ
−ＬＳＩでは、内部素子の電界上昇による素子信頼性の
低下を防止するために、従来用いられてきた５Ｖの電源
電圧を３Ｖ近くに低下させることが提案されている（JE
DEC STANDARD ８−１、１９８４）。また、集積回路の
入出力スイッチング時のノイズ発生を抑制する点から
も、電源電圧の低下、すなわち、信号振幅の低下は望ま
しい。しかしながら、ＣＭＯＳ回路は、集積回路に単独
で使用する訳では無く、多様な機能の他のＣＭＯＳ−Ｌ
ＳＩを接続してシステムを構成するが、これらＣＭＯＳ
ＬＳＩの全てが低い電源電圧で動作することを前提とす
るわけではなく、それぞれ３Ｖおよび５Ｖの電源電圧を
有する複数の集積回路が混在する場合が発生する。その
ため、電源電圧３Ｖの集積回路の入出力回路にＨレベル
入力として５Ｖが印加されることがあり、この場合に
は、前述のようにＰＮ接合への順方向バイアスが発生す
るので、従来型の入出力回路をそのまま用いる事はでき
ない。このＰＮ接合順方向バイアスは、場合によっては
素子の破壊を引起こす。
【０００８】つぎに、図１５を参照して、入出力インタ
−フェ−スを容易にすることを図った従来例について説
明する。図は、従来の異電源電圧間インターフェイス回
路を備えた入出力回路を示す。これは、異電源集積回路
のうちの低電源電圧側に装備されるものである。通常の
出力バッファであるＮＭＯＳトランジスタＱ1 、ＰＭＯ
ＳトランジスタＱ2 からなるプッシュプル回路の出力と
入出力端子であるパッド１間にゲートを電源電圧に吊っ
たデプレッションタイプのＮＭＯＳトランジスタ（以
下、Ｄトランジスタという）を装備したものである（特
願平３−３８２７号）。デプレッションタイプのトラン
ジスタは、ノ−マリオンもしくはしきい値（Ｖth）が負
のトランジスタであり、インタ−フェ−ス回路を構成す
る。この従来のインターフェイス回路においては、Ｄト
ランジスタのＶｔｈにマージンがないことが問題であ
る。以下、これについて電源電圧を３、３Ｖ±０．３
Ｖ、入力する外部信号振幅を５Ｖとして説明する。
【０００９】図においてＤトランジスタは、相反する二
つの働きを行っている。一つは、５Ｖ入力時には外部よ
り印加された５Ｖを内部にはできるだけ伝えず入力電圧
Ｖaを低く押さえることと、二つは、Ｖcc出力時には、
今度はできるだけ内部のＶccを外部に伝え、信号振幅で
あるＶout を確保することである。このうち入力電圧Ｖ
a は、図の（１）、（４）に示す酸化膜耐圧約３．６Ｖ
や（２）に示すＰＭＯＳトランジスタ側のＰＮ接合の順
方向バイアスＶcc＋０．３Ｖより低く押さえるなければ
回路素子は破壊されてしまう。一方、図の（３）に示す
Ｖout は、例えば、ＴＴＬのＶohである２．７Ｖを確保
する必要がある。このときのＤトランジスタのバイアス
状態を図１６に示す。５Ｖ入力時には、ソース側のパッ
ド１に５Ｖが印加され、ゲートにＶccが印加されてい
る。このためＶa は、Ｖcc−Ｖthd（Ｖcc）となる。こ
こで、第２項は、バックゲートＶccが印加された場合の
Ｄトランジスタのしきい値Ｖthである。一方、Ｖcc出力
時には、ソース、ドレインが逆転し、ソースとゲートに
Ｖccが印加された状態となり、Ｖout は、Ｖcc−Ｖthd
（Ｖcc）となる。
【００１０】つまり、同一素子を同じバイアス条件で用
い、入力するＶa はできるだけ低く押さえ、出力電圧Ｖ
out はできるだけ高くしなくてはならない。この様子を
図１７の従来の回路マージンマップに示す。横軸は、Ｖ
cc、縦軸はＶa もしくはＶout のワースト・ケースを示
す。つまりＶa のワーストは、Ｖcc＝３．６Ｖのときに
酸化膜の耐圧３．６Ｖ以下でなければならない。このた
めに、バックゲ−ト電圧Ｖccが印加されたときのＤトラ
ンジスタのしきい値は、Ｖthd （３．６Ｖ）≧０Ｖであ
る。一方、Ｖout のワーストは、Ｖcc＝３ＶのときにＶ
oh＝２．７Ｖが必要である。このためＶthd （３．０）
≦０．３Ｖである。図１８は、このＤトランジスタのし
きい値のマージンを示す。横軸は、バックゲート電圧な
いしＶccで、縦軸は、しきい値Ｖthd を示す。図におい
て、曲線Ａは、Ｖout を所定の値に確保するに必要なＶ
thd のバックゲ−ト電圧依存性を示す曲線であり、曲線
Ｂは、入力する電圧Ｖa を確保するために必要なＶthd
のバックゲ−ト電圧依存性を示す曲線である。この図に
おいて、Ｖcc＝３Ｖを調べると、Ｄトランジスタのしき
い値に許されるバラツキは、約０．５Ｖである。これは
製造バラツキおよび動作温度範囲保証を考えた場合に
は、極めて不満足な値である。またこの方式では動作電
源電圧範囲を広げることも不可能である。
【００１１】
【課題を解決するための手段】本発明は、半導体集積回
路装置の入出力回路が高インピ−ダンス入力状態におい
て、ＣＭＯＳ構造を備えた出力バッファに加わるＰＮ接
合に対する順方向バイアスを阻止する手段を設けたこと
を特徴としている。そして、この手段の第１はは、出力
バッファに外部から電源電圧より高い電圧が印加された
ときに、その基板電位をその外部電圧と同じかそれ以上
に高くすることにある。第２は、外部から印加される電
圧を出力バッファに掛かる前に出力バッファの電源電圧
より低くすることにある。第１及び第２においては、出
力バッファの２つの信号によって入出力回路を高インピ
−ダンス入力状態にする。
【００１２】すなわち、本発明の半導体集積回路装置
は、半導体基板と、前記半導体基板に形成された入出力
端子と、前記半導体基板に形成され、前記入出力端子に
接続され、かつ、ＣＭＯＳ構造を有する出力バッファを
備えた入出力回路と、前記半導体基板に形成され、前記
入出力回路に接続された半導体集積回路素子と、前記出
力バッファに対してその出力電圧を越える入力電圧が掛
かる場合に、前記入出力端子から接合順方向電流が流入
することを防止する手段を備えていることを第１の特徴
としている。半導体基板と、前記半導体基板に形成され
た入出力端子と、前記半導体基板に形成され、前記入出
力端子に接続され、かつ、ＣＭＯＳ構造を有する出力バ
ッファを備えた入出力回路と、前記半導体基板に形成さ
れ、前記入出力回路に接続された半導体集積回路素子
と、前記出力バッファを構成するＭＯＳＦＥＴの基板電
極に少なくとも２種類の電圧を与える電圧切換回路とを
備えていることを第２の特徴としている。前記電圧切換
回路は、ソ−ス電極が互いに接続されて前記基板電極に
接続され、ドレイン電極が大きさの異なる所定の電圧源
にそれぞれ接続された複数のＭＯＳＦＥＴから構成さ
れ、前記ＭＯＳＦＥＴのうち１つが導通するように制御
される。前記電圧切換回路は、前記出力バッファに供給
される信号によって前記ＭＯＳＦＥＴのうち１つが導通
するように制御される。前記電圧切換回路がその出力に
接続されている電圧変換回路を備え、発生する電圧を前
記電圧源にすることができる。
【００１３】また、半導体基板と、前記半導体基板に形
成された入出力端子と、前記半導体基板に形成され、前
記入出力端子に接続され、かつ、ＣＭＯＳ構造を有する
出力バッファを備えた入出力回路と、前記半導体基板に
形成され、前記入出力回路に接続された半導体集積回路
素子と、前記入出力端子と出力バッファの出力との間に
接続され、ゲ−ト電圧を可変にしたディプレッションタ
イプのＭＯＳＦＥＴとを備えていることを第３の特徴と
している。電圧切換回路とバイアス発生回路とを前記デ
ィプレッションタイプのＭＯＳＦＥＴのゲ−トに接続し
て、前記ゲ−ト電圧を可変にする。前記電圧切換回路
は、前記出力バッファに供給される信号によって制御す
る。前記バイアス発生回路は、電源電圧と前記ディプレ
ッションタイプのＭＯＳＦＥＴのゲ−トとの間に接続さ
れたＰチャネルＭＯＳＦＥＴと、一方が前記電源電圧と
接続し、他方が前記ゲ−トと接続している第１の抵抗
と、一方が前記第１の抵抗の前記他方に接続している第
２の抵抗と、一方が前記第２の抵抗の他方に接続し、他
方は接地されているＮチャネルＭＯＳＦＥＴとを備える
ことができる。
【００１４】前記一方が電源電圧と接続し、他方が前記
ディプレッションタイプのＭＯＳＦＥＴのゲ−トと接続
しているＰチャネルＭＯＳＦＥＴと、一方が前記Ｐチャ
ネルＭＯＳＦＥＴの前記他方と接続し、この一方とゲ−
トとが導通している第１のＮチャネルＭＯＳＦＥＴと、
一方が前記第１のＮチャネルＭＯＳＦＥＴの他方と接続
し、この一方とゲ−トとが導通している第２のＮチャネ
ルＭＯＳＦＥＴと、一方が前記第２のＮチャネルＭＯＳ
ＦＥＴの他方と接続し、他方は接地されている第３のＮ
チャネルＭＯＳＦＥＴとを備えることができる。前記一
方が電源電圧と接続し、他方が前記ディプレッションタ
イプのＭＯＳＦＥＴのゲ−トと接続している第１のＮチ
ャネルＭＯＳＦＥＴと、一方が前記第１のＮチャネルＭ
ＯＳＦＥＴの前記他方と接続し、この一方とゲ−トとが
導通している第２のＮチャネルＭＯＳＦＥＴと、一方が
前記第２のＮチャネルＭＯＳＦＥＴの他方と接続し、こ
の一方とゲ−トとが導通している第３のＮチャネルＭＯ
ＳＦＥＴと、一方が前記第３のＮチャネルＭＯＳＦＥＴ
の他方と接続し、他方は接地されている第４のＮチャネ
ルＭＯＳＦＥＴとを備えていることができる。前記バイ
アス発生回路は、電源電圧と前記ディプレッションタイ
プのＭＯＳＦＥＴのゲ−トとの間に接続されたＰチャネ
ルＭＯＳＦＥＴを備えていることができる。
【００１５】
【作用】入出力回路が高インピ−ダンス入力状態のとき
に基板電位を電源電圧より高くし、また、入出力端子に
高い電圧が加わっても、その電圧を出力バッファに入る
前に低下させ、さらに、予め、半導体基板に出力バッフ
ァを構成する電圧レベルの異なる複数のＭＯＳトランジ
スタを形成しておき、外部電圧が電圧レベルの合った電
源電圧を有する前記トランジスタに入るようにするの
で、出力バッファにＰＮ接合に対する順方向バイアスが
加わることはない。また、予め、半導体基板に入出力バ
ッファを構成する電圧レベルの合った電源電圧を有する
前記トランジスタに外部電圧が入るようにするので、高
圧のバックゲ−ト電圧（ＶBG) が掛からず、スピ−ドの
劣化を招くことはない。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図５を参照して第１の実施例を説
明する。図１は、半導体基板に形成された半導体集積回
路の入出力回路図、図２は、この入出力回路に挿入され
る電圧供給手段の１つである電圧切換回路図である。従
来と同様に、集積回路の入出力回路には、その内部回路
素子のようにＣＭＯＳ回路を用いて構成される。この入
出力回路は、出力バッファ２と入力バッファ３とを備え
ており、いずれも入出力端子１に接続されている。入出
力端子１は、半導体基板の上では、パッド電極といわ
れ、半導体基板の周辺部に複数個形成される。これらバ
ッファと入出力端子１の間には、必要に応じて外部から
加えられる静電気放電に対する保護回路が接続されてい
る。この保護回路には、例えば、保護抵抗Ｒ1 と保護ダ
イオ−ドＤ1 とを用いる。出力バッファ２は、ＮＭＯＳ
トランジスタＱ1 とＰＭＯＳトランジスタＱ2 のＣＭＯ
Ｓ構造からなり、入力バッファ３は、ＮＭＯＳトランジ
スタＱ3 とＰＭＯＳトランジスタＱ4 のＣＭＯＳ構造か
ら構成されている。出力バッファ２のＰＭＯＳトランジ
スタＱ2 のゲ−トには信号Ａが印加され、ＮＭＯＳトラ
ンジスタＱ1 のゲ−トには信号Ｂが印加されるようにな
っている。
【００１７】出力バッファ２及び入力バッファ３は、半
導体基板に形成された、例えば、ゲ−トアレイのような
集積回路に接続される。この実施例では、入出力回路に
ＰＭＯＳトランジスタＱ2 の基板電位を供給する電圧切
換回路４を付加したことに特徴がある。電圧切換回路４
は、出力バッファ２に印加される信号Ａ及び信号Ｂによ
って制御される。信号Ａおよび信号Ｂが電圧切換回路４
に接続され、電圧切換回路４は、供給電圧Ｖcc1 、Ｖcc
2 をＰＭＯＳトランジスタＱ2 の基板電位として供給す
る。下記の表２は、信号Ａ、Ｂの信号レベルによって電
圧切換回路４のどの値の基板電位が供給されるかを示し
ている。出力バッファ２に印加される信号Ａ及び信号Ｂ
は、表２に示すように、そのレベルによって入出力回路
の入出力状態を作り出す。すなわち、信号Ａおよび信号
ＢがともにＬレベルのときは、この入出力状態は、Ｈ出
力、信号Ａおよび信号ＢがともにＨレベルのときは、Ｌ
出力、そして信号ＡがＨレベルで信号ＢがＬレベルのと
きは、高インピ−ダンス入力状態にある。そして、この
電圧切換回路は、Ｈ出力またはＬ出力のときに、内部回
路の電源電圧Ｖcc1 を供給し、高インピ−ダンス入力状
態のときに、このＶcc1 より高い電圧Ｖcc2 を供給す
る。
【００１８】従来技術において外部回路から電源電圧を
越える入力会った場合に場合に問題になっていたのは、
入出力回路が高インピ−ダンス入力状態に限られる。し
たがって、下記の表２に示すように、入出力回路が高イ
ンピ−ダンス入力状態において電圧切換回路が電圧Ｖcc
2 を供給し、この電圧Ｖcc2 を想定される外部からの入
力電圧より高く設定しておけば、ＰＭＯＳトランジスタ
Ｑ2 のドレインに形成されるＰＮ接合が順方向バイアス
されることはないので、入出力回路は、正しく動作する
ことができる。
【００１９】電圧切換回路は、入出力回路の所定の入出
力状態に適した供給電圧が、基板電圧として供給されれ
ば、既存のどのような切換回路を用いても良いが、この
実施例では、図２に示すようにＭＯＳトランジスタ伝達
ゲ−トを使用する。供給電圧源Ｖcc1 、Ｖcc2 にはスイ
ッチング素子として、それぞれＮＭＯＳトランジスタＱ
6 、Ｑ5 が接続され、これら電圧のいずれかが基板電位
として供給されるようになっている。切換え部は、ＮＯ
Ｔ回路およびＮＡＮＤ回路を組合わせて電圧を切換え
る。信号Ａは、ＮＡＮＤ回路に接続し、ＮＡＮＤ回路の
出力は、ＮＱ6 のゲ−トに接続し、そしてＱ5 のゲ−ト
にＮＯＴ回路を介して接続している。したがって、信号
ＡがＨレベル、信号ＢがＬレベルのときに、Ｑ5 がオ
ン、Ｑ6 がオフとなり、基板電位としてＶcc2 が供給さ
れる。他の入出力状態では、Ｑ5 がオフ、Ｑ6 がオンと
なり、基板電位として内部回路と同じ電圧Ｖcc1 が供給
されている。例えば、出力が３Ｖと５Ｖの集積回路が混
在する半導体集積回路装置の場合、Ｖcc1 を３Ｖ、Ｖcc
2 を５Ｖにして、本発明を適用する。
【００２０】
【表２】
【００２１】図３は、電圧切換回路の他の例を示したも
のである。この実施例では、図２で供給電圧源Ｖcc1 、
Ｖcc2 のスイッチング素子にＭＯＳトランジスタを用い
ているのに対して、バイポ−ラトランジスタＢ1 、Ｂ2
を用いている。ＣＭＯＳＬＳＩ内部より高い供給電圧Ｖ
cc2 は、電圧変換装置を用いて外部から供給することも
できる。この電源電圧に用いられる電圧Ｖcc2 は、ＰＭ
ＯＳトランジスタの基板電位を与えるためのものである
ので、大きな電力は必要がない。したがって、集積回路
内部で内部電源電圧Ｖcc1 を昇圧することで形成するこ
とができる。図４に、その昇圧回路の一例を示す。これ
は、チャ−ジポンプ回路と呼ばれ、互いに逆相のパルス
φ1 、φ2 を入力することにより、Ｖcc1 の２倍の電圧
を発生させることができるが、ＮＭＯＳトランジスタＱ
8 、Ｑ9 における電圧降下があるので、実際の昇圧電圧
は、それよりも低い。パルスの高さは、通常は、０Ｖよ
り高く、Ｖcc1 より低くする。この回路は内部電源電圧
Ｖcc1 、キャパシタＣ1 、Ｃ2 で昇圧して電圧Ｖcc2 を
形成し、これを電圧切換回路に供給する。図５に、図１
に示す電圧切換回路４に、この昇圧回路５を接続した入
出力回路図である。内部電源電圧Ｖcc1 をこの昇圧回路
５に供給して高い電圧Ｖcc2 に昇圧して電圧切換回路４
に電源電圧として供給する。
【００２２】次に、図６乃至図１０を参照して、第２の
実施例を説明する。この実施例は、本発明をＤトランジ
スタを有するインタ−フェ−ス回路を入出力回路に備え
た半導体集積回路装置に適用したものである。図６は、
半導体基板に形成された半導体集積回路の入出力回路図
である。従来と同様に、集積回路の入出力回路には、そ
の内部回路素子のようにＣＭＯＳ回路を用いて構成され
る。この入出力回路は出力バッファ２と入力バッファ３
とを備えており、いずれも入出力端子１に接続されてい
る。入出力端子１は、半導体基板の上では、パッド電極
といわれ半導体基板の周辺部に複数個形成される。これ
らバッファと入出力端子１の間には、必要に応じて外部
から加えられる静電気放電に対する保護回路が接続され
ている。出力バッファ２は、ＮＭＯＳトランジスタＱ1
と半導体基板のＮウエルに形成されるＰＭＯＳトランジ
スタＱ2 のＣＭＯＳ構造からなる。出力バッファ２のＰ
ＭＯＳトランジスタＱ2 のゲ−トには信号Ａが印加さ
れ、ＮＭＯＳトランジスタＱ1 のゲ−トには信号Ｂが印
加されるようになっている。出力バッファ２及び入力バ
ッファ３は、半導体基板に形成された集積回路に接続さ
れる。入出力端子（パッド）１と入出力回路の間にはＤ
トランジスタ、すなわち、デプレッションタイプのＮＭ
ＯＳトランジスタＤＴが接続されている。
【００２３】ソ−スが入出力端子１に、ドレインが入出
力回路にそれぞれ接続され、ゲ−トには、電源電圧Ｖcc
とバイアス発生回路６が接続されている。そして、電圧
切換回路４によって両者のいずれかの電圧がゲ−トに印
加されるようになっている。電圧切換回路４は、ＰＭＯ
ＳトランジスタＱ2 信号を印加する信号Ａによってコン
トロ−ルされる。ＤトランジスタＤＴは、この実施例に
おいて、Ｄトランジスタは、相反する二つの働きを行っ
ている。一つは、例えば、５Ｖの高い電圧を入出力端子
を通して外部から入力したときに、印加された５Ｖをで
きるだけ伝えず入力電圧Ｖa を低く押さえること、もう
一つは、Ｖcc出力時には、逆に内部のＶccを低下させず
に外部に伝え、信号振幅であるＶout を確保することで
ある。
【００２４】この様な相反する働きを実現するために、
この実施例では、インタ−フェ−ス回路にバイアス発生
回路と電圧切換回路を接続して、Ｄトランジスタのゲ−
トを入出力状態に応じ、Ｖccないしバイアス発生回路出
力である中間電圧に切換えるようにする。その結果、従
来では問題になっていたＤトランジスタＤＴの相反する
機能を最適バイアス条件で実現することが可能になる。
すなわち、Ｖcc出力時には、従来と同じくＤトランジス
タＤＴのゲートをＶccに切り替え、内部Ｖccを外部に伝
え、例えば、外部回路からの５Ｖ入力時には、Ｄトラン
ジスタＤＴのゲートをバイアス発生回路の中間電圧に切
り替え、外部の５Ｖを内部に伝え難くするものである。
この際に用いる中間電圧はＤトランジスタＤＴのゲート
酸化膜を保護するため５Ｖ−３．６Ｖ＝１．４Ｖより低
くすることはできない。以下、従来例と同様に、電源電
圧（Ｖcc）３．３Ｖ±０．３Ｖ、外部信号振幅５Ｖ、バ
イアス回路出力２Ｖとして説明する。
【００２５】この時のＤトランジスタＤＴのバイアス状
態を図７に示す。図は、ＤトランジスタＤＴのバイアス
条件を説明する回路図である。外部回路からの５Ｖ入力
時には、ソースである入出力端子（パッド）１には、５
Ｖが、ゲートには、バイアス発生回路６の中間電圧であ
る２Ｖが印加されている。このため入力電圧Ｖa は、２
Ｖ−Ｖthd （Ｖcc）となる。ここで第２項は、バックゲ
ートＶccが印加されて場合のＤトランジスタＤＴのしき
い値電圧である。一方、Ｖcc出力時には従来と同じくソ
ース、ドレインが逆転し、ソースとゲートにＶccが印加
された状態となり、Ｖout はＶcc−Ｖthd （Ｖcc）とな
る。つまり同一素子を異なるバイアス条件で用い、Ｖａ
はできるだけ低く押さえ、Ｖout はできるだけ高く出力
することを実現している。この様子を図８の回路マージ
ンマップに示す。横軸はＶcc、縦軸はＶa ないしＶout
のワースト・ケースを示す。つまりＶa のワーストは、
Ｖcc＝３Ｖの時にＰＭＯＳトランジスタＱ2 側ＰＮ接合
の順方向バイアス点である３．３Ｖであり、したがっ
て、Ｖa は、３．３Ｖを越えてはならない。
【００２６】このため、Ｖthd （３．０Ｖ）≧−１．３
Ｖである。一方、Ｖout のワーストは、Ｖcc＝３Ｖのと
きにＶoh＝２．７Ｖが必要である。このためＶthd
（３．０Ｖ）≦０．３Ｖである。図９は、このＤトラン
ジスタＤＴのしきい値電圧のマージンを示す。横軸は、
バックゲート電圧ないしＶccで、縦軸は、しきい値電圧
Ｖthd を示す。Ｖcc＝３Ｖの点で調べると、Ｄトランジ
スタＤＴのしきい値電圧に許されるバラツキは、約１．
６Ｖである。これは従来の約３倍にマージンが広がった
ことになり、製造バラツキおよび動作温度範囲保証を考
えた場合にも十分な値である。また、この方式では動作
電源電圧範囲を例えば２．７Ｖ〜３．６Ｖに広げること
も可能である。曲線Ａは、出力電圧Ｖout が２．７Ｖ以
上を確保するために必要なＤトランジスタＤＴのしきい
値電圧Ｖthd の値を示し、曲線Ｂは、入力電圧Ｖa を
３．６Ｖより小さくするために必要な前記しきい値電圧
Ｖthd の値を示している。
【００２７】図１０は、バイアス発生回路６と電圧切換
回路４の１例を示す回路図である。この実施例は、出力
バッファ２に印加される信号Ａ、Ｂによって前記電圧切
換回路が動作することに特徴がある。信号Ａ、例えば、
イネ−ブル信号ＥＮは、ＮＯＴ回路に接続され、その出
力は、ＮＡＮＤ回路の一方の入力に接続されている。そ
して、ＮＡＮＤ回路の出力は、ＰＭＯＳトランジスタＱ
2 のゲ−トに接続されている。一方、信号Ｂ、例えば、
デ−タ信号ＤＡＴは、ＮＡＮＤ回路の他方の入力に接続
され、ＮＯＲ回路の一方の入力に接続されている。ＮＯ
Ｒ回路の他方の入力には、信号Ａが接続されており、そ
の出力は、ＮＭＯＳトランジスタＱ1 のゲ−トに接続さ
れている。信号Ａは、電圧切換回路４の操作信号として
も用いられ、電圧切換回路のスイッチング素子として用
いられるＰＭＯＳトランジスタＰ1 およびＮＭＯＳトラ
ンジスタＮ1 のゲ−トにそれぞれ接続される。ＰＭＯＳ
トランジスタＰ1 のドレインは、電源電圧Ｖccに接続さ
れ、ソ−スは、ＤトランジスタＤＴのゲ−トに接続され
ている。ＮＭＯＳトランジスタＮ1 のドレインは、抵抗
Ｒ2 、Ｒ3 を介して電源電圧Ｖccに接続され、ソ−ス
は、ＧＮＤ電位になっている。ＰＭＯＳトランジスタＰ
1 のソ−スとＤトランジスタＤＴのゲ−ト間は抵抗Ｒ2
、Ｒ3 の中間に接続されて約２Ｖの中間電圧がＤトラ
ンジスタＤＴのゲ−トに掛かるようになっている。
【００２８】この様な構成において、入出力回路を高イ
ンピ−ダンス入力状態にするには、ＰＭＯＳトランジス
タＱ2 およびＮＭＯＳトランジスタＱ1 を共にオフにし
なければならず、そのためには、ＮＡＮＤ回路の出力を
Ｈレベル、ＮＯＲ回路の出力をＬレベルにする。したが
って、そのときの外部回路からの５Ｖ入力時には、イネ
ーブル信号ＥＮ（Ａ）およびデ−タ信号ＤＡＴ（Ｂ）は
ともにＨレベルにし、そのときに外部回路から入出力端
子（パッド）１を通して５Ｖが入力される。この入力状
態のときに、同時に、バイアス発生回路６中のＰＭＯＳ
トランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１
はオンし、さらに、ＤトランジスタＤＴのゲートには、
電源電圧Ｖccを抵抗分割（Ｒ2 、Ｒ3 ）した中間電圧約
２Ｖが印加される。この為パッド１に異電源信号電位５
Ｖが加えられても半導体基板内部には、入力電圧Ｖa と
して２Ｖ−Ｖthd しか伝達しない。
【００２９】一方、Ｖcc出力時には、ＰＭＯＳトランジ
スタＱ2 をオン、ＮＭＯＳトランジスタＱ1 をオフにす
るので、イネーブル信号ＥＮは、Ｌレベル、データ信号
ＤＡＴは、Ｈレベルにしなければならない。そのため、
ＮＡＮＤ回路およびＮＯＲ回路の出力は共にＬレベルに
してプッシュプル出力バッファ２をＨレベル出力状態に
する。子のとき、Ｌレベルのイネ−ブル信号ＥＮは、バ
イアス発生回路６のＮＭＯＳトランジスタＮ１は、オフ
し、ＰＭＯＳトランジスタＰ１は、オンし、その結果、
ＤトランジスタＤＴのゲートには、電源電圧Ｖccが印加
される。こうしてバイアスのＨ出力がフルバイアスされ
たＤトランジスタＤＴを経由してパッド１に伝達され
る。以上のようにＤトランジスタＤＴのゲートは、出力
時にＶccに固定され、入力時には中間電圧約２Ｖに切換
えられる。この実施例ではバイアス発生回路において抵
抗電圧を用いたが、ダイオード、容量またはダイオード
接続したトランジスタで実現することも可能である。
【００３０】次に、図１１を参照して、バイアス発生回
路および電圧切換回路の他の例を説明する。入出力回路
は、図１０と同じ構成である。ＰＭＯＳトランジスタＰ
1 のドレインは、電源電圧Ｖccに接続され、ソ−スは、
ＤトランジスタＤＴのゲ−トに接続されている。ＮＭＯ
ＳトランジスタＮ1 のドレインは、ＮＭＯＳトランジス
タＮ3 、Ｎ2 を介して前記Ｐ1 のソ−スに接続され、ソ
−スは、ＧＮＤ電位になっている。前記Ｎ2 、Ｎ3 はそ
れぞれゲ−ト、ドレイン間が接続されている。このよう
な構成において、外部回路からパッド１を通して５Ｖ入
力されるときは入出力回路が高インピ−ダンス入力状態
であり、イネーブル信号ＥＮ（Ａ）は、Ｈレベルにあ
る。この為ＮＡＮＤ回路、ＮＯＲ回路の出力はそれぞれ
ＨレベルとＬレベルに固定され、出力バッファのＰＭＯ
ＳトランジスタＱ2 とＮＭＯＳトランジスタＱ1 は、と
もにオフとなる。この状態において、イネ−ブル信号Ｅ
Ｎはバイアス発生回路６のＰＭＯＳトランジスタＰ1 お
よびＮＭＯＳトランジスタＮ1 のゲ−トにそれぞれ接続
しているので、このＰ１は、オフし、Ｎ１は、オンす
る。この状態でパッド１に外部より５Ｖが印加される
と、ＤトランジスタＤＴのゲートは、ミラー容量Ｃｍに
よりその電位が上昇する。
【００３１】しかし、この電位が、ダイオード接続され
たＮＭＯＳトランジスタ二段分（Ｎ2 、Ｎ3 ）のしきい
値（バックゲート効果のため約２Ｖ）までに上昇する
と、これらＮＭＯＳトランジスタＮ1 、Ｎ2 、Ｎ3 がオ
ンし、その電位を約２Ｖでクランプする。その結果、パ
ッド１に異電源信号電位５Ｖが加えられても半導体基板
内部には、入力電圧Ｖa として２Ｖ−Ｖthd しか伝達し
ない。一方、Ｖcc出力時には、イネーブル信号ＥＮはＬ
レベル、データ信号ＤＡＴは、Ｈレベルである。このた
めＮＡＮＤ回路およびＮＯＲ回路の出力は、ともにＬレ
ベルとなり、プッシュプル出力バッファ２は、Ｈ出力状
態となる。同時に、バイアス発生回路６のＮＭＯＳトラ
ンジスタＮ１は、オフし、ＰＭＯＳトランジスタＰ１
は、オンし、ＤトランジスタＤＴのゲートには、電源電
圧Ｖccが印加される。こうして出力バッファ２のＨ出力
がフルバイアスされたＤトランジスタＤＴを経由してパ
ッド１に伝達される。以上のようにＤトランジスタＤＴ
のゲートは出力時にＶccに固定され、入力時にＮＭＯＳ
トランジスタ二段分のしきい値約２Ｖに切換えられる。
このような構成をとった場合、バイアス発生回路におい
て常にＰ１ないしＮ１のいずれかがオフしているため、
定常的に流れる電流を防ぐことができ、図１９の場合よ
りも低消費電流を実現することができる。この例では、
バイアス発生回路においてダイオード接続したＴｒを用
いたが、ダイオードで実現することも可能である。
【００３２】次に、図１２を参照して、バイアス発生回
路および電圧切換回路の他の例を説明する。入出力回路
は、図１０と同じ構成である。ＮＭＯＳトランジスタＮ
4 のドレインは、電源電圧Ｖccに接続され、ソ−スは、
ＤトランジスタＤＴのゲ−トに接続されている。そし
て、ＮＭＯＳトランジスタＮ1 、Ｎ2 、Ｎ3 が前記Ｎ4
にダイオ−ド接続されている。前記Ｎ2 、Ｎ3 は、それ
ぞれゲ−ト、ドレイン間が接続されている。このような
構成において、外部回路からパッド１を通して５Ｖ入力
されるときは入出力回路が高インピ−ダンス入力状態で
あり、その時、イネーブル信号ＥＮ（Ａ）は、Ｈレベル
にある。このためＮＡＮＤ回路、ＮＯＲ回路の出力はそ
れぞれＨレベルとＬレベルに固定され、出力バッファ２
のＰＭＯＳトランジスタＱ2 とＮＭＯＳトランジスタＱ
1 は、ともにオフとなる。この状態において、イネ−ブ
ル信号ＥＮは、バイアス発生回路６のＮＭＯＳトランジ
スタＮ1 のゲ−トに接続し、ＮＯＴ回路の出力は、ＮＭ
ＯＳトランジスタＮ1 のゲ−トにそれぞれ接続している
ので、このＮ４は、オフし、Ｎ１は、オンする。
【００３３】このときパッド１に外部より５Ｖが印加さ
れるとＤトランジスタＤＴのゲートは、ミラー容量Ｃｍ
１によりその電位が上昇する。しかし、この電位がダイ
オード接続されたＮＭＯＳトランジスタ二段分（Ｎ2 、
Ｎ3 ）のバックゲ−ト効果により２Ｖになっているしき
い値までに上昇すると、これらＮ1 、Ｎ2 、Ｎ3 がオン
し、その電位を約２Ｖでクランプする。このためパッド
１に異電源信号電位５Ｖが加えられても半導体基板内部
には、入力電圧Ｖa として２Ｖ−Ｖthd しか伝達しな
い。一方、Ｖcc出力時には、イネーブル信号ＥＮは、Ｌ
レベル、データ信号ＤＡＴは、Ｈレベルであるので、バ
イアス発生回路６のＮ1 はオフし、Ｎ4 はオンし、Ｄト
ランジスタＤＴのゲートには、電源電圧ＶccからＮ4 の
しきい値分低下した電位が印加される。このときＮＡＮ
Ｄ回路およびＮＯＲ回路の出力は共にＬレベルとなり、
プッシュプル出力バッファ２は、Ｈ出力状態となる。そ
の結果、ＤトランジスタＤＴのゲートは今度はミラー容
量Ｃｍ２により、その電位が２Ｖcc−Ｖth近くまで上昇
する。こうしてＤトランジスタＤＴが十分に低インピー
ダンスな状態で、出力バッファからはＨ出力がパッド１
に伝達される。
【００３４】以上のように、ＤトランジスタＤＴのゲー
トは、Ｖcc出力時には、２Ｖcc−Ｖthに、入力時には、
ＮＭＯＳトランジスタ二段分のしきい値電圧約２Ｖに切
換えられる。このような構成をとった場合、バイアス発
生回路において常にＮ4 ないしＮ1 のいずれかがオフし
ているため、定常的に流れる電流を防ぐことができ、図
１０の場合よりも低消費電流を実現することができる。
またＶcc出力時には、抵抗となるＤトランジスタＤＴの
インピーダンスを十分に低い状態に押さえることができ
る。この例では、バイアス発生回路においてダイオード
接続したトランジスタを用いたが、ダイオードで実現す
ることも可能である。
【００３５】次に、図１３を参照して、バイアス発生回
路および電圧切換回路の他の例を説明する。入出力回路
は、図１０と同じ構成である。ここでは、ＰＭＯＳトラ
ンジスタＰ1 のドレインが電源電圧Ｖccに接続され、ソ
−スは、ＤトランジスタＤＴのゲ−トに接続されてい
る。このような構成において、外部回路からパッド１を
通して５Ｖ入力されるときは入出力回路が高インピ−ダ
ンス入力状態であり、その時、イネーブル信号ＥＮ
（Ａ）は、Ｈレベルにある。このためＮＡＮＤ回路、Ｎ
ＯＲ回路の出力はそれぞれＨレベルとＬレベルに固定さ
れ、出力バッファ２のＰＭＯＳトランジスタＱ2 とＮＭ
ＯＳトランジスタＱ1 は、ともにオフとなる。この状態
において、バイアス発生回路６のＰＭＯＳトランジスタ
Ｐ1 のゲ−トはＮＡＮＤ回路の出力にＮＯＴ回路を介し
て接続されているので、ＤトランジスタＤＴのゲートに
挿入されたＰＭＯＳトランジスタＰ１はオンし、その電
位をＶccに固定する。そのためパッド１に外部から異電
源信号電位５Ｖが加えられても半導体基板内部には、入
力電圧Ｖa としてＶcc−Ｖthd しか伝達しない。
【００３６】この際、ＤトランジスタＤＴのしきい値Ｖ
thd は、Ｖa の値が３．６Ｖを越えないように設定すれ
ば良い。一方、Ｖcc出力時には、イネーブル信号ＥＮは
Ｌレベル、データ信号ＤＡＴはＨレベルである。このた
めＮＡＮＤ回路およびＮＯＲ回路出力は共にＬレベルと
なるので、ＰＭＯＳトランジスタＰ１がオフし、Ｄトラ
ンジスタＤＴのゲートは高インピーダンス状態になり、
プッシュプル出力バッファ２はＨ出力状態となる。その
結果ＤトランジスタＤＴのゲートはミラー容量Ｃｍ２に
より、その電位がＶcc＋Ｖth近くまで上昇する。こうし
てＤトランジスタＤＴが低インピーダンスな状態で出力
バッファ２のＨ出力がパッド１に伝達される。以上のよ
うにＤトランジスタＤＴのゲートは、Ｖcc出力時にはＶ
cc＋Ｖthに、入力時には電源電圧Ｖccに切換えられる。
このような構成をとった場合、定常的に流れる電流を防
ぐことができ、図１０の場合よりも低消費電流を実現す
ることができる。またＶcc出力時には、抵抗となるＤト
ランジスタＤＴのインピーダンスを低い状態に押さえる
ことができる。本発明は、シリコン半導体に限らず、Ｇ
ａＡｓなど他の既存の半導体にも適用することができ
る。本発明は、第２の実施例の電圧切換回路を第１の実
施例に適用するなど、各実施例を適宜組み合わせること
が可能である。
【００３７】
【発明の効果】以上のような構成により、本発明は、異
なる電源電圧の集積回路相互間の信号を信頼性高く接続
することができる。また、バックゲート効果によるスピ
ードの劣化の無い高速な入出力回路を形成できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路装置の
入出力回路図。
【図２】第１の実施例の半導体集積回路装置の入出力回
路の電圧切換回路図。
【図３】第１の実施例の半導体集積回路装置の入出力回
路の電圧切換回路図。
【図４】第１の実施例の半導体集積回路装置の入出力回
路の昇圧回路図。
【図５】本発明の第１の実施例の半導体集積回路装置の
入出力回路図。
【図６】第２の実施例の半導体集積回路装置の入出力回
路図。
【図７】第２の実施例に用いるＤトランジスタのバイア
ス条件説明図。
【図８】第２の実施例の入出力回路のマージンマップ
図。
【図９】第２の実施例に用いるＤトランジスタのマ−ジ
ンマップ図。
【図１０】第２の実施例の半導体集積回路装置の入出力
回路図。
【図１１】第２の実施例の半導体集積回路装置の入出力
回路図。
【図１２】第２の実施例の半導体集積回路装置の入出力
回路図。
【図１３】第２の実施例の半導体集積回路装置の入出力
回路図。
【図１４】従来の半導体集積回路装置の入出力回路図。
【図１５】従来の半導体集積回路装置の入出力回路図。
【図１６】従来の半導体集積回路装置に用いるＤトラン
ジスタのバイアス条件説明図。
【図１７】従来の入出力回路のマ−ジンマップ図
【図１８】従来のＤトランジスタのマ−ジン説明図。
【符号の説明】
１ 入出力端子（パッド） ２ 出力バッファ ３ 入力バッファ ４ 電圧切換回路 ５ 昇圧回路 ６ バイアス発生回路 Ｂ1 バイポ−ラトランジスタ Ｂ1 バイポ−ラトランジスタ Ｄ1 、Ｄ2 、Ｄ3 ダイオ−ド ＤＴ Ｄトランジスタ Ｎ1 、Ｎ2 、Ｎ3 、Ｎ4 ＮＭＯＳトランジスタ Ｐ1 ＰＭＯＳトランジスタ Ｑ1 、Ｑ3 、Ｑ5 、Ｑ6 、Ｑ7 、Ｑ8 、Ｑ9 Ｎ
ＭＯＳトランジスタ Ｑ2 、Ｑ4 、 ＰＭＯＳトランジスタ Ｒ1 抵抗 Ｖcc、Ｖcc1 、Ｖcc2 電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高倉 寛 神奈川県川崎市幸区堀川町580番１号 東 芝半導体システム技術センタ−内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に形成された入出力端子と、 前記半導体基板に形成され、前記入出力端子に接続さ
    れ、かつ、ＣＭＯＳ構造を有する出力バッファを備えた
    入出力回路と、 前記半導体基板に形成され、前記入出力回路に接続され
    た半導体集積回路素子と、 前記出力バッファに対してその出力電圧を越える入力電
    圧が掛かる場合に、前記入出力端子から接合順方向電流
    が流入することを防止する手段を備えていることを特徴
    とする半導体集積回路装置。
  2. 【請求項２】 半導体基板と、 前記半導体基板に形成された入出力端子と、 前記半導体基板に形成され、前記入出力端子に接続さ
    れ、かつ、ＣＭＯＳ構造を有する出力バッファを備えた
    入出力回路と、 前記半導体基板に形成され、前記入出力回路に接続され
    た半導体集積回路素子と、 前記出力バッファを構成するＭＯＳＦＥＴの基板電極に
    少なくとも２種類の電圧を与える電圧切換回路とを備え
    ていることを特徴とする半導体集積回路装置。
  3. 【請求項３】 前記電圧切換回路は、ソ−ス電極が互い
    に接続されて前記基板電極に接続され、ドレイン電極が
    大きさの異なる所定の電圧源にそれぞれ接続された複数
    のＭＯＳＦＥＴから構成され、前記ＭＯＳＦＥＴのうち
    １つが導通するように制御されることを特徴とする請求
    項２に記載の半導体集積回路装置。
  4. 【請求項４】 前記電圧切換回路は、前記出力バッファ
    に供給される信号によって前記ＭＯＳＦＥＴのうち１つ
    が導通するように制御されることを特徴とする請求項３
    に記載の半導体集積回路装置。
  5. 【請求項５】 前記電圧切換回路がその出力に接続され
    ている電圧変換回路を備え、発生する電圧を前記電圧源
    にすることを特徴とする請求項３又は請求項４に記載の
    半導体集積回路装置。
  6. 【請求項６】 半導体基板と、 前記半導体基板に形成された入出力端子と、 前記半導体基板に形成され、前記入出力端子に接続さ
    れ、かつ、ＣＭＯＳ構造を有する出力バッファを備えた
    入出力回路と、 前記半導体基板に形成され、前記入出力回路に接続され
    た半導体集積回路素子と、 前記入出力端子と出力バッファの出力との間に接続さ
    れ、ゲ−ト電圧を可変にしたディプレッションタイプの
    ＭＯＳＦＥＴとを備えていることを特徴とする半導体集
    積回路装置。
  7. 【請求項７】 電圧切換回路とバイアス発生回路とを前
    記ディプレッションタイプのＭＯＳＦＥＴのゲ−トに接
    続して、前記ゲ−ト電圧を可変にすることを特徴とする
    請求項６に記載の半導体集積回路装置。
  8. 【請求項８】 前記電圧切換回路は、前記出力バッファ
    に供給される信号によって制御されることを特徴とする
    請求項７に記載の半導体集積回路装置。
  9. 【請求項９】 前記バイアス発生回路は、電源電圧と前
    記ディプレッションタイプのＭＯＳＦＥＴのゲ−トとの
    間に接続されたＰチャネルＭＯＳＦＥＴと、一方が前記
    電源電圧と接続し、他方が前記ゲ−トと接続している第
    １の抵抗と、一方が前記第１の抵抗の前記他方に接続し
    ている第２の抵抗と、一方が前記第２の抵抗の他方に接
    続し、他方は接地されているＮチャネルＭＯＳＦＥＴと
    を備えていることを特徴とする請求項７又は請求項８に
    記載の半導体集積回路装置。
  10. 【請求項１０】 前記一方が電源電圧と接続し、他方が
    前記ディプレッションタイプのＭＯＳＦＥＴのゲ−トと
    接続しているＰチャネルＭＯＳＦＥＴと、一方が前記Ｐ
    チャネルＭＯＳＦＥＴの前記他方と接続し、この一方と
    ゲ−トとが導通している第１のＮチャネルＭＯＳＦＥＴ
    と、一方が前記第１のＮチャネルＭＯＳＦＥＴの他方と
    接続し、この一方とゲ−トとが導通している第２のＮチ
    ャネルＭＯＳＦＥＴと、一方が前記第２のＮチャネルＭ
    ＯＳＦＥＴの他方と接続し、他方は接地されている第３
    のＮチャネルＭＯＳＦＥＴとを備えていることを特徴と
    する請求項７又は請求項８に記載の半導体集積回路装
    置。
  11. 【請求項１１】 前記一方が電源電圧と接続し、他方が
    前記ディプレッションタイプのＭＯＳＦＥＴのゲ−トと
    接続している第１のＮチャネルＭＯＳＦＥＴと、一方が
    前記第１のＮチャネルＭＯＳＦＥＴの前記他方と接続
    し、この一方とゲ−トとが導通している第２のＮチャネ
    ルＭＯＳＦＥＴと、一方が前記第２のＮチャネルＭＯＳ
    ＦＥＴの他方と接続し、この一方とゲ−トとが導通して
    いる第３のＮチャネルＭＯＳＦＥＴと、一方が前記第３
    のＮチャネルＭＯＳＦＥＴの他方と接続し、他方は接地
    されている第４のＮチャネルＭＯＳＦＥＴとを備えてい
    ることを特徴とする請求項７又は請求項８に記載の半導
    体集積回路装置。
  12. 【請求項１２】 前記バイアス発生回路は電源電圧と前
    記ディプレッションタイプのＭＯＳＦＥＴのゲ−トとの
    間に接続されたＰチャネルＭＯＳＦＥＴを備えているこ
    とを特徴とする請求項７又は請求項８に記載の半導体集
    積回路装置。
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