JP2009284026A - 出力バッファ回路および集積回路 - Google Patents
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Abstract
【課題】部品点数の増大を抑止しつつ、消費電力の削減を図れ、システムの複雑化を防止できる出力バッファ回路および集積回路を提供する。
【解決手段】出力回路２１の第１電界効果トランジスタＭＰ１の基板を、出力回路の電源オン時には電源に接続する基板電圧制御回路２２と、電源がオフで、かつ出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときには、上記第１電界効果トランジスタのゲートに他の集積回路から入力される第１レベルの信号を供給するゲート電圧制御回路２３と、の電源がオフで、かつ出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときに、出力回路の第１電界効果トランジスタの基板に他の集積回路から入力される第１レベルの信号を供給する信号供給部２５と、を有する。
【選択図】図１
【解決手段】出力回路２１の第１電界効果トランジスタＭＰ１の基板を、出力回路の電源オン時には電源に接続する基板電圧制御回路２２と、電源がオフで、かつ出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときには、上記第１電界効果トランジスタのゲートに他の集積回路から入力される第１レベルの信号を供給するゲート電圧制御回路２３と、の電源がオフで、かつ出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときに、出力回路の第１電界効果トランジスタの基板に他の集積回路から入力される第１レベルの信号を供給する信号供給部２５と、を有する。
【選択図】図１
Description
本発明は、他の集積回路（ＬＳＩ）と接続されるＬＳＩの出力部等に適用される出力バッファ回路および集積回路に関するものである。
同一パッケージ内に複数の半導体チップ（ＬＳＩ）が搭載される場合、それらのチップの出力部が相互に接続されている場合がある。
この場合、一方のチップの電源をコア部、インターフェース部ともにオフする場合、他方のチップからの信号によって電源オフのチップに対して電流を流してしまうことがある。
この場合、一方のチップの電源をコア部、インターフェース部ともにオフする場合、他方のチップからの信号によって電源オフのチップに対して電流を流してしまうことがある。
これを解決するために種々の技術が提案されている（たとえば特許文献１，２参照）。
複数チップが並列に接続され、ＬＳＩ同士の出力が直接接続されるようなチップの片側をオフしたい場合、オフしたいチップに対してオンしたいチップの信号が伝播してしまう。
このため、特許文献１に開示された技術では、オフしたいチップのインターフェース部の電源はオンしたままで、オフしたいチップのコア部の電源のみをオフし、ハイインピーダンス“Ｈｉ‐Ｚ”状態を作り出すことが必須条件となっている。
このため、特許文献１に開示された技術では、オフしたいチップのインターフェース部の電源はオンしたままで、オフしたいチップのコア部の電源のみをオフし、ハイインピーダンス“Ｈｉ‐Ｚ”状態を作り出すことが必須条件となっている。
インターフェース部の回路の電源をオフする場合には、チップ間に制御回路を挿入するなど対応がなされている。
また、特許文献２に開示された技術では、インターフェース部の回路の電源をオフする場合には、オフ時の制御を行うための専用制御信号を使用する。
特開２００３‐２８９１０３号公報
特開２００２‐１００７３５号公報
しかしながら、上述した対応では、部品点数の増大や、インターフェース部の回路の電源がオフできないことから消費電力が下げられないことや、電源オフ時にコア部だけ行うなどの制御の必要があり、システムが複雑になるなど問題点があった。
本発明は、部品点数の増大を抑止しつつ、消費電力の削減を図れ、システムの複雑化を防止できる出力バッファ回路および集積回路を提供することにある。
本発明の第１の観点は、電源と基準電位間に直列に接続された第１電界効果トランジスタと第２電界効果トランジスタとを含み、上記第１電界効果トランジスタと第２電界効果トランジスタのドレイン同士の接続点により出力ノードが形成された出力回路と、上記出力回路の出力を第１レベル、第２レベル、およびハイインピーダンスのそれぞれの状態に制御する出力制御回路と、上記出力回路の上記第１電界効果トランジスタの基板を、上記出力回路の電源オン時には上記電源に接続する基板電圧制御回路と、上記出力回路の電源がオフで、かつ前記出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときには、上記第１電界効果トランジスタのゲートに上記他の集積回路から入力される第１レベルの信号を供給するゲート電圧制御回路と、上記出力回路の電源がオフで、かつ前記出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときに、上記出力回路の上記第１電界効果トランジスタの基板に上記他の集積回路から入力される第１レベルの信号を供給する信号供給部とを有する。
好適には、信号供給部は、上記出力回路の上記第１電界効果トランジスタのドレイン領域と基板の間に形成されるＰＮダイオードにより上記基板に上記の他の集積回路から入力される信号を供給する。
好適には、上記信号供給部は、上記出力回路の電源がオフ時に、上記第１電界効果トランジスタの基板と上記出力ノードとを選択的に接続させて上記出力回路の上記第１電界効果トランジスタの基板に上記他の集積回路から入力される第１レベルの信号を供給する。
好適には、上記基板電圧制御回路は、電源と上記第１電界効果トランジスタの基板との間に接続された第１スイッチと、上記電源オン時に上記スイッチをオン状態に制御し、電源オフ時に上記スイッチをオフ状態に制御する第１制御部と、を含み、上記ゲート電圧制御回路は、上記出力制御回路の上記第１電界効果トランジスタのゲート電位を制御するためのゲート制御ラインと上記第１電界効果トランジスタのゲートとの間に接続された第２スイッチと、上記出力回路の出力ノードと上記第１電界効果トランジスタのゲートとの間に接続された第３のスイッチと、上記電源オン時には上記第２スイッチをオン状態、上記第３スイッチをオフ状態に制御し、上記電源オフ時には上記第２スイッチをオフ状態、上記第３スイッチをオン状態に制御する第２制御部と、を含む。
好適には、基板電圧制御回路は、上記第１スイッチが第１レベルでオフし、第２レベルでオンする第３電界効果トランジスタにより形成され、上記第１制御部は、電源オン時は上記第３電界効果トランジスタのゲート電位を上記第２レベルの電位に保持し、電源オフ時は上記第３電界効果トランジスタのゲートを、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードに接続させて、上記第３電界効果トランジスタのゲート電位を上記接続ノードの電位に保持し、上記ゲート電圧制御回路は、上記第２スイッチが第１レベルでオフし、第２レベルでオンする第４電界効果トランジスタにより形成され、上記第３スイッチが第１レベルでオフし、第２レベルでオンし、ゲートがオン時に第１レベル、オフ時に第２レベル相当の電源に接続された第５電界効果トランジスタにより形成され、上記第２制御部は、電源オン時は上記第４電界効果トランジスタのゲート電位を上記第２レベルの電位に保持し、電源オフ時は上記第４電界効果トランジスタのゲートを、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードに接続させて、上記第４電界効果トランジスタのゲート電位を上記接続ノードの電位に保持する。
好適には、上記基板電圧制御回路は、電源と上記第１電界効果トランジスタの基板との間に接続された第１スイッチと、上記電源オン時に上記スイッチをオン状態に制御し、電源オフ時に上記スイッチをオフ状態に制御する第１制御部と、を含み、上記ゲート電圧制御回路は、上記出力制御回路の上記第１電界効果トランジスタのゲート電位を制御するためのゲート制御ラインと上記第１電界効果トランジスタのゲートとの間に接続された第２スイッチと、上記出力回路の出力ノードと上記第１電界効果トランジスタのゲートとの間に接続された第３のスイッチと、上記電源オン時には上記第２スイッチをオン状態、上記第３スイッチをオフ状態に制御し、上記電源オフ時には上記第２スイッチをオフ状態、上記第３スイッチをオン状態に制御する第２制御部と、を含み、上記信号供給部は、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードと上記第１電界効果トランジスタの基板との間に接続された第４スイッチを含み、上記第１制御部は、電源オフ時に上記第４スイッチをオン状態に制御する。
好適には、基板電圧制御回路は、上記第１スイッチが第１レベルでオフし、第２レベルでオンする第３電界効果トランジスタにより形成され、上記第１制御部は、電源オン時は上記第３電界効果トランジスタのゲート電位を上記第２レベルの電位に保持し、電源オフ時は上記第３電界効果トランジスタのゲートを、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードに接続させて、上記第３電界効果トランジスタのゲート電位を上記接続ノードの電位に保持し、上記ゲート電圧制御回路は、上記第２スイッチが第１レベルでオフし、第２レベルでオンする第４電界効果トランジスタにより形成され、上記第３スイッチが第１レベルでオフし、第２レベルでオンし、ゲートがオン時に第１レベル、オフ時に第２レベル相当の上記電源に接続された第５電界効果トランジスタにより形成され、上記第２制御部は、電源オン時は上記第４電界効果トランジスタのゲート電位を上記第２レベルの電位に保持し、電源オフ時は上記第４電界効果トランジスタのゲートを、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードに接続させて、上記第４電界効果トランジスタのゲート電位を上記接続ノードの電位に保持し、信号供給部は、上記第４スイッチが第１レベルでオフし、第２レベルでオンし、ゲートがオン時に第１レベル、オフ時に第２レベル相当の上記電源に接続された第６電界効果トランジスタにより形成されている。
好適には、上記第２制御部は、電源オフ時には、上記出力回路の第２電界効果トランジスタのゲート電位を当該第２電界効果トランジスタがオフする電位に保持する。
本発明の第２の観点の集積回路は、接続ノードが他の集積回路に接続される出力部に出力バッファ回路を有し、上記出力バッファ回路は、電源と基準電位間に直列に接続された第１電界効果トランジスタと第２電界効果トランジスタとを含み、上記第１電界効果トランジスタと第２電界効果トランジスタのドレイン同士の接続点により出力ノードが形成された出力回路と、上記出力回路の出力を第１レベル、第２レベル、およびハイインピーダンスのそれぞれの状態に制御する出力制御回路と、上記出力回路の上記第１電界効果トランジスタの基板を、上記出力回路の電源オン時には上記電源に接続する基板電圧制御回路と、上記出力回路の電源がオフで、かつ前記出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときには、上記第１電界効果トランジスタのゲートに上記他の集積回路から入力される第１レベルの信号を供給するゲート電圧制御回路と、上記出力回路の電源がオフで、かつ前記出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときに、上記出力回路の上記第１電界効果トランジスタの基板に上記他の集積回路から入力される第１レベルの信号を供給する信号供給部と、を含む。
本発明によれば、信号供給部により、出力回路の電源がオフになり、かつ出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベル（たとえばハイレベル）であるときに、出力回路の第１電界効果トランジスタの基板に他の集積回路から入力される第１レベルの信号が供給される。
また、このとき、ゲート電圧制御回路により第１電界効果トランジスタのゲートに他の集積回路から入力される第１レベルの信号が供給される。
また、このとき、ゲート電圧制御回路により第１電界効果トランジスタのゲートに他の集積回路から入力される第１レベルの信号が供給される。
本発明によれば、部品点数の増大を抑止しつつ、消費電力の削減を図れ、システムの複雑化を防止できる。
以下、本発明の実施形態を図面に関連付けて説明する。
＜第１実施形態＞
図１および図２は、本発明の第１の実施形態に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
また、図１は出力回路の電源ＶＤＤＩＯがオン時の状態を示し、図２は出力回路の電源がオフ時の状態を示している。
なお、ここで、オン時とは電源ＶＤＤＩＯの電位がグランドレベル（０Ｖ）より大きい任意の電圧の場合、オフのときとは電源ＶＤＤＩＯの電位がグランドレベルと等しい場合とする。
図１および図２は、本発明の第１の実施形態に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
また、図１は出力回路の電源ＶＤＤＩＯがオン時の状態を示し、図２は出力回路の電源がオフ時の状態を示している。
なお、ここで、オン時とは電源ＶＤＤＩＯの電位がグランドレベル（０Ｖ）より大きい任意の電圧の場合、オフのときとは電源ＶＤＤＩＯの電位がグランドレベルと等しい場合とする。
まず、図１に関連付けて、ＬＳＩ２０の出力バッファ回路の構成および電源ＶＤＤＩＯがオン時の状態について説明する。
集積回路システム１０は、ＬＳＩ２０が他の複数のＬＳＩ３０，４０と同一信号線ＳＧＮＬにより出力部同士が接続されている。
ＬＳＩ２０、３０は、出力回路２１，３１を有し、ＬＳＩ４０は入力回路４１を有し、この出力回路２１，３１を含む出力部、入力回路４１を含む入力部が信号線ＳＧＮＬにより接続されている。
ＬＳＩ２０、３０は、出力回路２１，３１を有し、ＬＳＩ４０は入力回路４１を有し、この出力回路２１，３１を含む出力部、入力回路４１を含む入力部が信号線ＳＧＮＬにより接続されている。
ＬＳＩ２０は、その出力部に、出力回路２１、基板電圧制御回路２２、ゲート電圧制御回路２３、出力制御回路２４、信号供給部２５、および外部との接続パッドＰＡＤＶを有している。
図１に示すように、同一信号線ＳＧＮＬに２つ以上のＬＳＩ３０の出力部が接続されている場合は、出力信号同士がショートするため、通常一方のＬＳＩが出力をしているタイミングでは他方のＬＳＩは出力をハイインピーダンス（Ｈｉ-Ｚ）としている。
出力回路２１は、電源ＶＤＤＩＯと基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に直列に接続されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＭＰ１とｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＮ１、および出力ノードＮＤ２１を有する。
トランジスタＭＰ１は第１電界効果トランジスタに相当に、トランジスタＭＮ１が第２電界効果トランジスタに相当する。
トランジスタＭＰ１のソースが電源ＶＤＤＩＯに接続され、トランジスタＭＮ１のソースが基準電位ＶＳＳに接続されている。
そして、トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインが接続され、その接続点により出力ノードＮＤ２１が形成されている。
トランジスタＭＰ１は第１電界効果トランジスタに相当に、トランジスタＭＮ１が第２電界効果トランジスタに相当する。
トランジスタＭＰ１のソースが電源ＶＤＤＩＯに接続され、トランジスタＭＮ１のソースが基準電位ＶＳＳに接続されている。
そして、トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインが接続され、その接続点により出力ノードＮＤ２１が形成されている。
トランジスタＭＰ１は、基板電圧が基板電圧制御回路２２および信号供給部２５により制御される。
また、トランジスタＭＰ１のゲート電圧はゲート制御ラインＧＣＴＬ１、ＧＣＴＬ２を通して、出力制御回路２４の制御の下、ゲート電圧制御回路２３に制御される。
トランジスタＭＮ１のゲート電圧はゲート制御ラインＧＣＴＬ３を通して出力制御回路２４により制御される。
また、トランジスタＭＰ１のゲート電圧はゲート制御ラインＧＣＴＬ１、ＧＣＴＬ２を通して、出力制御回路２４の制御の下、ゲート電圧制御回路２３に制御される。
トランジスタＭＮ１のゲート電圧はゲート制御ラインＧＣＴＬ３を通して出力制御回路２４により制御される。
基板電圧制御回路２２は、スイッチＳＷ１および制御部２２１を有する。
スイッチＳＷ１は、端子ａが電源ＶＤＤＩＯに接続され、端子ｂが出力回路２１のトランジスタＭＰ１の基板に接続されている。
制御部２２１は、電源ＶＤＤＩＯの電位によりスイッチＳＷ１をオンまたはオフさせる制御信号ＣＴＬ１を生成する。
電源ＶＤＤＩＯがオン時には制御部２２１からスイッチＳＷ１をオンにする制御信号ＣＴＬ１が出力され、出力回路２１のトランジスタＭＰ１の基板が電源ＶＤＤＩＯに接続されている。
電源ＶＤＤＩＯがオン時には制御部２２１からスイッチＳＷ１をオンにする制御信号ＣＴＬ１が出力され、出力回路２１のトランジスタＭＰ１の基板が電源ＶＤＤＩＯに接続されている。
ゲート電圧制御回路２３は、スイッチＳＷ２、スイッチＳＷ３、および制御部２３１を有する。
スイッチＳＷ２は、端子ａが出力制御回路２４のゲート制御ラインＧＣＴＬ１に接続され、端子ｂがゲート制御ラインＧＣＴＬ２を通して出力回路２１のトランジスタＭＰ１のゲートに接続されている。
スイッチＳＷ３は、端子ａが出力回路２１の出力ノードＮＤ２１および接続パッドＰＡＤＶに接続され、端子ｂがゲート制御ラインＧＣＴＬ２を通して出力回路２１のトランジスタＭＰ１のゲートに接続されている。
スイッチＳＷ３は、端子ａが出力回路２１の出力ノードＮＤ２１および接続パッドＰＡＤＶに接続され、端子ｂがゲート制御ラインＧＣＴＬ２を通して出力回路２１のトランジスタＭＰ１のゲートに接続されている。
制御部２３１は、基板電圧制御回路２２と同様に電源ＶＤＤＩＯの電位によりスイッチＳＷ２，ＳＷ３をオンまたはオフさせる制御信号ＣＴＬ２，ＣＴＬ３を生成する。
制御部２３１は、電源ＶＤＤＩＯがオン時には図のようにスイッチＳＷ２をオン、スイッチＳＷ３をオフする制御信号ＣＴＬ２，ＣＴＬ３を出力し、出力制御回路２４の信号によりトランジスタＭＰ１およびトランジスタＭＮ１を制御して信号を出力する。
この状態では、接続パッドＰＡＤＶに接続されている他のＬＳＩ３０の出力回路３１はＨｉ‐Ｚ出力となっている。
制御部２３１は、電源ＶＤＤＩＯがオン時には図のようにスイッチＳＷ２をオン、スイッチＳＷ３をオフする制御信号ＣＴＬ２，ＣＴＬ３を出力し、出力制御回路２４の信号によりトランジスタＭＰ１およびトランジスタＭＮ１を制御して信号を出力する。
この状態では、接続パッドＰＡＤＶに接続されている他のＬＳＩ３０の出力回路３１はＨｉ‐Ｚ出力となっている。
出力制御回路２４は、本実施形態の出力回路２１の出力状態をＬＳＩ（チップ）内部から供給される制御信号に従い出力を“Ｈ”（ＶＤＤＩＯレベル、第１レベル）、“Ｌ”（グランドレベル、第２レベル）、Ｈｉ‐Ｚのいずれかの状態に制御する。
出力制御回路２４のゲート制御ラインＧＣＴＬ１が出力回路２１のＰＭＯＳトランジスタＭＰ１のゲート電極にスイッチＳＷ２を介して接続されている。
出力制御回路２４のゲート制御ラインＧＣＴＬ１が出力回路２１のＰＭＯＳトランジスタＭＰ１のゲート電極にスイッチＳＷ２を介して接続されている。
図１の電源オン時には、基板電圧制御回路２２のスイッチＳＷ１がオン状態、ゲート電圧制御回路２３のスイッチＳＷ２がオン状態、スイッチＳＷ３がオフ状態に制御されている。
本第１の実施形態において、信号供給部２５は、出力回路２１のトランジスタＭＰ１のドレイン領域と基板の間に形成されるＰＮダイオードＤ１により基板に上記の他のＬＳＩから入力される信号を供給するように構成されている。
以上、図１に関連付けて、ＬＳＩ２０の出力バッファ回路の構成および電源ＶＤＤＩＯがオン時の状態について説明した。
次に、図２に関連付けて電源ＶＤＤＩＯがオフ時の各回路の状態を説明する。
電源ＶＤＤＩＯがオフ時であるので、出力制御回路２４の出力は不定状態となっており、スイッチＳＷ１は基板電圧制御回路２２の制御部２２１により制御されオフしている。
この状態で接続パッドＰＡＤＶに接続されている他のＬＳＩの出力回路３１が “Ｈ”レベルを出力すると次のような状態となる。
すなわち、トランジスタＭＰ１の接続パッドＰＡＤＶに一方の端子の拡散層とトランジスタＭＰ１の基板とで形成されたダイオードＤ１に順方向のバイアスがかかり、ダイオードＤ１を介して接続パッドＰＡＤＶとトランジスタＭＰ１の基板は接続されることになる。
このとき、トランジスタＭＰ１の他方の端子は電源ＶＤＤＩＯ（オフ時なのでグランドレベル）に接続されており、接続パッドＰＡＤＶは他のＬＳＩ３０の出力と接続されている。
したがって、通常の回路では、トランジスタＭＰ１のゲート電位が不定状態ではトランジスタＭＰ１はオン状態となって、他のＬＳＩの出力とＶＤＤＩＯ間に貫通電流が流れてしまう。
これに対して、本実施形態では、ゲート電圧制御回路２３がスイッチＳＷ２をオフ、スイッチＳＷ３をオンするように制御を行うことで、トランジスタＭＰ１のゲート電位は他のＬＳＩ３０からの出力と同電位になりトランジスタＭＰ１をオフさせることができる。
したがって、他のＬＳＩ３０の出力と電源ＶＤＤＩＯ間に貫通電流は流れないため、他のＬＳＩが出力を出しているタイミングでは電源ＶＤＤＩＯをオフし、グランドレベルに固定することが可能となる。
この状態で接続パッドＰＡＤＶに接続されている他のＬＳＩの出力回路３１が “Ｈ”レベルを出力すると次のような状態となる。
すなわち、トランジスタＭＰ１の接続パッドＰＡＤＶに一方の端子の拡散層とトランジスタＭＰ１の基板とで形成されたダイオードＤ１に順方向のバイアスがかかり、ダイオードＤ１を介して接続パッドＰＡＤＶとトランジスタＭＰ１の基板は接続されることになる。
このとき、トランジスタＭＰ１の他方の端子は電源ＶＤＤＩＯ（オフ時なのでグランドレベル）に接続されており、接続パッドＰＡＤＶは他のＬＳＩ３０の出力と接続されている。
したがって、通常の回路では、トランジスタＭＰ１のゲート電位が不定状態ではトランジスタＭＰ１はオン状態となって、他のＬＳＩの出力とＶＤＤＩＯ間に貫通電流が流れてしまう。
これに対して、本実施形態では、ゲート電圧制御回路２３がスイッチＳＷ２をオフ、スイッチＳＷ３をオンするように制御を行うことで、トランジスタＭＰ１のゲート電位は他のＬＳＩ３０からの出力と同電位になりトランジスタＭＰ１をオフさせることができる。
したがって、他のＬＳＩ３０の出力と電源ＶＤＤＩＯ間に貫通電流は流れないため、他のＬＳＩが出力を出しているタイミングでは電源ＶＤＤＩＯをオフし、グランドレベルに固定することが可能となる。
＜第２実施形態＞
図３および図４は、本発明の第２の実施形態に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
また、図３は出力回路の電源ＶＤＤＩＯがオン時の状態を示し、図４は出力回路の電源がオフ時の状態を示している。
図３および図４は、本発明の第２の実施形態に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
また、図３は出力回路の電源ＶＤＤＩＯがオン時の状態を示し、図４は出力回路の電源がオフ時の状態を示している。
第２の実施形態のＬＳＩシステム１０Ａが第１の実施形態のＬＳＩシステム１０と異なる点は、ＬＳＩ２０Ａの信号供給部２５Ａの構成にある。
すなわち、本第２の実施形態においては、電源ＶＤＳＤＩＯがオフ時に、トランジスタＭＰ１の基板と出力ノードＮＤ２１とをスイッチＳＷ４により選択的に接続させてトランジスタＭＰ１の基板に他のＬＳＩから入力される“Ｈ”レベルの信号を供給する。
本第２の実施形態における信号供給部２５Ａは、基板電圧制御回路２２Ａに設けられたスイッチＳＷ４および制御部２２１Ａにより構成される。
すなわち、本第２の実施形態においては、電源ＶＤＳＤＩＯがオフ時に、トランジスタＭＰ１の基板と出力ノードＮＤ２１とをスイッチＳＷ４により選択的に接続させてトランジスタＭＰ１の基板に他のＬＳＩから入力される“Ｈ”レベルの信号を供給する。
本第２の実施形態における信号供給部２５Ａは、基板電圧制御回路２２Ａに設けられたスイッチＳＷ４および制御部２２１Ａにより構成される。
ここで、図３に関連付けて電源ＶＤＤＩＯがオン時の各回路の状態を説明する。
基板電圧制御回路２２ＡはスイッチＳＷ１、スイッチＳＷ４、および制御部２２１Ａを有している。
スイッチＳＷ４は、端子ａが出力回路２１の出力ノードＮＤ２１および接続パッドＰＡＤＶに接続され、端子ｂが出力回路２１のトランジスタＭＰ１の基板に接続されている。
スイッチＳＷ４は、端子ａが出力回路２１の出力ノードＮＤ２１および接続パッドＰＡＤＶに接続され、端子ｂが出力回路２１のトランジスタＭＰ１の基板に接続されている。
制御部２２１Ａは、電源ＶＤＤＩＯの電位によりスイッチＳＷ１、ＳＷ４をオンまたはオフさせる制御信号ＣＴ１、ＣＴＬ４を生成する。
電源ＶＤＤＩＯがオン時には制御部２２１ＡからＳＷ１をオン、スイッチＳＷ４をオフする制御信号ＣＴＬ１、ＣＲＬ４が出力され、トランジスタＭＰ１の基板が電源ＶＤＤＩＯに接続されている。
電源ＶＤＤＩＯがオン時には制御部２２１ＡからＳＷ１をオン、スイッチＳＷ４をオフする制御信号ＣＴＬ１、ＣＲＬ４が出力され、トランジスタＭＰ１の基板が電源ＶＤＤＩＯに接続されている。
また、ゲート電圧制御回路２３においては、制御部２３１が基板電圧制御回路２２Ａと同様に電源ＶＤＤＩＯの電位によりスイッチＳＷ２，ＳＷ３をオンまたはオフさせる制御信号ＣＴＬ２、ＣＴＬ３を生成する。
電源ＶＤＤＩＯがオン時には図のようにスイッチＳＷ２をオン、スイッチＳＷ３をオフする制御信号ＣＴＬ２，ＣＴＬ３が制御部２３１より出力され、出力制御回路２４の信号によりトランジスタＭＰ１，ＭＮ１を制御して信号を出力している。
この状態では、接続パッドＰＡＤＶに接続されている他のＬＳＩ３０の出力回路３１はハイインピーダンス（Ｈｉ-Ｚ）出力となっている。
電源ＶＤＤＩＯがオン時には図のようにスイッチＳＷ２をオン、スイッチＳＷ３をオフする制御信号ＣＴＬ２，ＣＴＬ３が制御部２３１より出力され、出力制御回路２４の信号によりトランジスタＭＰ１，ＭＮ１を制御して信号を出力している。
この状態では、接続パッドＰＡＤＶに接続されている他のＬＳＩ３０の出力回路３１はハイインピーダンス（Ｈｉ-Ｚ）出力となっている。
次に、図４に関連付けて電源ＶＤＤＩＯがオフ時の各回路の状態を説明する。
電源ＶＤＤＩＯがオフ時であるので、出力制御回路２４の出力は不定状態となっており、スイッチＳＷ１は基板電圧制御回路２２Ａの制御部２２１Ａにより制御されオフしている。
また、スイッチＳＷ４は基板電圧制御回路２２Ａの制御部２２１Ａにより制御されオンされる。
このとき、接続パッドＰＡＤＶに接続されている他のＬＳＩ３０の出力回路３１が“Ｈ”レベルを出力すると、ＰＡＤＶレベルが接続されることで接続パッドＰＡＤＶとトランジスタＭＰ１の基板は接続されることになる。
このとき、トランジスタＭＰ１の他方の端子は電源ＶＤＤＩＯ（オフ時なのでグランドレベル）に接続されており、接続パッドＰＡＤＶは他のＬＳＩ３０の出力と接続されている。
したがって、通常の回路では、トランジスタＭＰ１のゲート電位が不定状態ではトランジスタＭＰ１はオン状態となって、他のＬＳＩ３０の出力と電源ＶＤＤＩＯ間に貫通電流が流れてしまう。
これに対して、本実施形態では、ゲート電圧制御回路２３がスイッチＳＷ２をオフ、スイッチＳＷ３をオンするように制御を行うことで、トランジスタＭＰ１のゲート電位は他のＬＳＩからの出力と同電位になりトランジスタＭＰ１をオフさせることができる。
したがって、他のＬＳＩ３０の出力と電源ＶＤＤＩＯ間に貫通電流は流れないため、他のＬＳＩ３０が出力を出しているタイミングでは電源ＶＤＤＩＯをオフし、グランドレベルに固定することが可能となる。
また、スイッチＳＷ４は基板電圧制御回路２２Ａの制御部２２１Ａにより制御されオンされる。
このとき、接続パッドＰＡＤＶに接続されている他のＬＳＩ３０の出力回路３１が“Ｈ”レベルを出力すると、ＰＡＤＶレベルが接続されることで接続パッドＰＡＤＶとトランジスタＭＰ１の基板は接続されることになる。
このとき、トランジスタＭＰ１の他方の端子は電源ＶＤＤＩＯ（オフ時なのでグランドレベル）に接続されており、接続パッドＰＡＤＶは他のＬＳＩ３０の出力と接続されている。
したがって、通常の回路では、トランジスタＭＰ１のゲート電位が不定状態ではトランジスタＭＰ１はオン状態となって、他のＬＳＩ３０の出力と電源ＶＤＤＩＯ間に貫通電流が流れてしまう。
これに対して、本実施形態では、ゲート電圧制御回路２３がスイッチＳＷ２をオフ、スイッチＳＷ３をオンするように制御を行うことで、トランジスタＭＰ１のゲート電位は他のＬＳＩからの出力と同電位になりトランジスタＭＰ１をオフさせることができる。
したがって、他のＬＳＩ３０の出力と電源ＶＤＤＩＯ間に貫通電流は流れないため、他のＬＳＩ３０が出力を出しているタイミングでは電源ＶＤＤＩＯをオフし、グランドレベルに固定することが可能となる。
以上、出力バッファ回路の基本的な構成について説明した。
以下、本発明の具体的実施形態として以下の４例をあげる。
なお、以下の説明においては、理解を容易にするため、図１〜図４の構成と同一部分には、同一符号をもって表すこととする。
以下、本発明の具体的実施形態として以下の４例をあげる。
なお、以下の説明においては、理解を容易にするため、図１〜図４の構成と同一部分には、同一符号をもって表すこととする。
＜第１具体例＞
図５は、本発明の第１の具体例に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
図５は、図１および図２の回路構成に対応する具体例を示している。
図５は、本発明の第１の具体例に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
図５は、図１および図２の回路構成に対応する具体例を示している。
基板電圧制御回路２２Ｂは、ＰＭＯＳトランジスタＭＰ２およびＭＰ３により構成されている。
ＰＭＯＳトランジスタＭＰ２，ＭＰ３のソースが電源ＶＤＤＩＯに接続されている。トランジスタＭＰ２，ＭＰ３のドレイン領域および基板が接続され、その接続ノードＮＤ２２が出力回路２１のトランジスタＭＰ１の基板に接続されている。
そして、トランジスタＭＰ２のゲートがゲート電圧制御回路２３Ｂのゲート制御ラインＧＣＴＬ２に接続されている。トランジスタＭＰ３のゲートが接続パッドＰＡＤＶに接続されている。
そして、トランジスタＭＰ２のゲートがゲート電圧制御回路２３Ｂのゲート制御ラインＧＣＴＬ２に接続されている。トランジスタＭＰ３のゲートが接続パッドＰＡＤＶに接続されている。
ゲート電圧制御回路２３Ｂは、ＰＭＯＳトランジスタＭＰ４，ＭＰ５、およびＮＭＯＳトランジスタＭＮ２により構成されている。
ＰＭＯＳトランジスタＭＰ５のソースとＮＭＯＳトランジスタＭＮ２のドレインが出力制御回路２４のゲート制御ラインＧＣＴＬ１に接続され、トランジスタＭＰ５のドレインおよびトランジスタＭＮ２のソースがゲート制御ラインＧＣＴＬ２に接続されている。
このゲート制御ラインＧＣＴＬ２は出力回路２１のトランジスタＭＰ１のゲートおよび基板電圧制御回路２２ＢのトランジスタＭＰ２のゲートに接続されている。
また、トランジスタＭＮ２の基板は接地されている。
トランジスタＭＰ４のドレインが出力ノードＮＤ２１および接続ノードＰＡＤＶに接続されている。
そして、ＰＭＯＳトランジスタＭＰ４，ＭＰ５の基板が出力回路２１のトランジスタＭＰ１の基板に接続されている。
トランジスタＭＰ５のゲートがドレインが出力ノードＮＤ２１および接続ノードＰＡＤＶに接続され、トランジスタＭＮ２，ＭＰ４のゲートは電源ＶＤＤＩＯに接続されている。
このゲート制御ラインＧＣＴＬ２は出力回路２１のトランジスタＭＰ１のゲートおよび基板電圧制御回路２２ＢのトランジスタＭＰ２のゲートに接続されている。
また、トランジスタＭＮ２の基板は接地されている。
トランジスタＭＰ４のドレインが出力ノードＮＤ２１および接続ノードＰＡＤＶに接続されている。
そして、ＰＭＯＳトランジスタＭＰ４，ＭＰ５の基板が出力回路２１のトランジスタＭＰ１の基板に接続されている。
トランジスタＭＰ５のゲートがドレインが出力ノードＮＤ２１および接続ノードＰＡＤＶに接続され、トランジスタＭＮ２，ＭＰ４のゲートは電源ＶＤＤＩＯに接続されている。
まず、電源ＶＤＤＩＯがオン時の各回路の状態を説明する。
基板電位制御回路２２Ｂは、出力回路２１の出力が“Ｌ”の場合、トランジスタＭＰ３のゲート電位が“Ｌ”になることから電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｂは、トランジスタＭＰ５がオンすることで、出力制御回路２４からの信号（ＶＤＤＩＯレベル）をトランジスタＭＰ１のゲートへ伝達する。
出力回路２１の出力が“Ｈ”の場合、トランジスタＭＰ１のゲート電位が“Ｌ”であり、トランジスタＭＰ２のゲート電位が“Ｌ”になることからＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｂは、トランジスタＭＮ２がオンすることで、出力制御回路２４からの信号（グランドレベル）をトランジスタＭＰ１のゲートへ伝達する。
また、トランジスタＭＰ４は電源ＶＤＤＩＯがオン時にはオフすることで、出力回路２１の出力ノードＮＤ２１（接続パッドＰＡＤＶ）の電位とトランジスタＭＰ１のゲート電位を分離することができている。
基板電位制御回路２２Ｂは、出力回路２１の出力が“Ｌ”の場合、トランジスタＭＰ３のゲート電位が“Ｌ”になることから電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｂは、トランジスタＭＰ５がオンすることで、出力制御回路２４からの信号（ＶＤＤＩＯレベル）をトランジスタＭＰ１のゲートへ伝達する。
出力回路２１の出力が“Ｈ”の場合、トランジスタＭＰ１のゲート電位が“Ｌ”であり、トランジスタＭＰ２のゲート電位が“Ｌ”になることからＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｂは、トランジスタＭＮ２がオンすることで、出力制御回路２４からの信号（グランドレベル）をトランジスタＭＰ１のゲートへ伝達する。
また、トランジスタＭＰ４は電源ＶＤＤＩＯがオン時にはオフすることで、出力回路２１の出力ノードＮＤ２１（接続パッドＰＡＤＶ）の電位とトランジスタＭＰ１のゲート電位を分離することができている。
ＶＤＤＩＯがオフ時の各回路の状態を説明する。
ゲート電圧制御回路２３Ｂは、トランジスタＭＰ４，ＭＮ２のゲート電位は電源ＶＤＤＩＯがオフのため、グランドレベルになり、トランジスタＭＰ４がオン、トランジスタＭＮ２がオフとなる。
また、接続パッドＰＡＤＶの電位がゲート電位となるトランジスタＭＰ５はドレイン領域がトランジスタＭＰ４がオンすることで接続パッドＰＡＤＶの電位となりトランジスタＭＰ５はオフする。
これにより、トランジスタＭＮ２，ＭＰ５がオフすることで、出力制御回路２４への電流は遮断され、他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能となる。
基板電位制御回路２２Ｂは、トランジスタＭＰ３のゲート電位は接続パッドＰＡＤＶの電位となり、トランジスタＭＰ２は、トランジスタＭＰ４がオンすることで、ゲート電位が接続パッドＰＡＤＶの電位になる。
このとき、トランジスタＭＰ２，ＭＰ３のドレイン電位、つまりトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５の基板電位は次のようになる。
トランジスタＭＰ１，ＭＰ４，ＭＰ５のドレイン領域（出力部）と基板の間に形成される寄生ＰＮダイオード（ＭＰ１を代表として図に明記：Ｄ１、その他省略）により基板とＰＡＤＶ電位と接続されるため、ＰＡＤＶ−ダイオードＶｔｈの電位が供給されることになる。
これにより、トランジスタＭＰ３，トランジスタＭＰ２から電源ＶＤＤＩＯ（オフのため、グランドレベル）への電流は遮断される。
また、ゲート電圧制御回路２３ＢのトランジスタＭＰ４がオンすることで、出力回路２１のトランジスタＭＰ１のゲート電位が接続パッドＰＡＤＶの電位になる。
その結果、トランジスタＭＰ１はゲート、ドレインが接続パッドＰＡＤＶの電位、基板がＰＡＤＶ−ダイオードＶｔｈの電位が供給されることになる。
よって他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能になる。
ゲート電圧制御回路２３Ｂは、トランジスタＭＰ４，ＭＮ２のゲート電位は電源ＶＤＤＩＯがオフのため、グランドレベルになり、トランジスタＭＰ４がオン、トランジスタＭＮ２がオフとなる。
また、接続パッドＰＡＤＶの電位がゲート電位となるトランジスタＭＰ５はドレイン領域がトランジスタＭＰ４がオンすることで接続パッドＰＡＤＶの電位となりトランジスタＭＰ５はオフする。
これにより、トランジスタＭＮ２，ＭＰ５がオフすることで、出力制御回路２４への電流は遮断され、他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能となる。
基板電位制御回路２２Ｂは、トランジスタＭＰ３のゲート電位は接続パッドＰＡＤＶの電位となり、トランジスタＭＰ２は、トランジスタＭＰ４がオンすることで、ゲート電位が接続パッドＰＡＤＶの電位になる。
このとき、トランジスタＭＰ２，ＭＰ３のドレイン電位、つまりトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５の基板電位は次のようになる。
トランジスタＭＰ１，ＭＰ４，ＭＰ５のドレイン領域（出力部）と基板の間に形成される寄生ＰＮダイオード（ＭＰ１を代表として図に明記：Ｄ１、その他省略）により基板とＰＡＤＶ電位と接続されるため、ＰＡＤＶ−ダイオードＶｔｈの電位が供給されることになる。
これにより、トランジスタＭＰ３，トランジスタＭＰ２から電源ＶＤＤＩＯ（オフのため、グランドレベル）への電流は遮断される。
また、ゲート電圧制御回路２３ＢのトランジスタＭＰ４がオンすることで、出力回路２１のトランジスタＭＰ１のゲート電位が接続パッドＰＡＤＶの電位になる。
その結果、トランジスタＭＰ１はゲート、ドレインが接続パッドＰＡＤＶの電位、基板がＰＡＤＶ−ダイオードＶｔｈの電位が供給されることになる。
よって他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能になる。
＜第２具体例＞
図６は、本発明の第２の具体例に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
図６は、図３および図４の回路構成に対応する具体例を示している。また、図６において、図５と同一構成部部分には同一符号を付している。
図６は、本発明の第２の具体例に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
図６は、図３および図４の回路構成に対応する具体例を示している。また、図６において、図５と同一構成部部分には同一符号を付している。
基板電圧制御回路２２Ｂは、図５の構成のＰＭＯＳトランジスタＭＰ２およびＭＰ３に加えて、ＰＭＯＳトランジスタＭＰ６を有する。
ＰＭＯＳトランジスタＭＰ６のソースが自身の基板、並びに、トランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５の基板に接続されている。
トランジスタＭＰ６のドレインが接続パッドＰＡＤＶおよび出力回路２１の出力ノードＮＤ２１に接続されている。
その他の構成は第１の具体例を示す図５と同様である。
トランジスタＭＰ６のドレインが接続パッドＰＡＤＶおよび出力回路２１の出力ノードＮＤ２１に接続されている。
その他の構成は第１の具体例を示す図５と同様である。
電源ＶＤＤＩＯがオン時の各回路の状態を説明する。
基板電位制御回路２２Ｃは、出力回路２１の出力が“Ｌ”の場合、トランジスタＭＰ３のゲート電位が“Ｌ”になることから電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２２Ｂは、トランジスタＭＰ５がオンすることで、出力制御回路２４からの信号（ＶＤＤＩＯレベル）をトランジスタＭＰ１のゲートへ伝達する。
出力回路２１の出力が“Ｈ”の場合、出力回路２１のトランジスタＭＰ１のゲート電位が“Ｌ”であり、トランジスタＭＰ２のゲート電位が“Ｌ”になることから電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｂは、トランジスタＭＮ２がオンすることで、出力制御回路２４からの信号（グランドレベル）をトランジスタＭＰ１のゲートへ伝達する。
また、トランジスタＭＰ４，ＭＰ６は電源ＶＤＤＩＯがオン時にはオフすることで、出力回路の接続パッドＰＡＤＶの電位とトランジスタＭＰ１のゲート電位を分離することができている。
基板電位制御回路２２Ｃは、出力回路２１の出力が“Ｌ”の場合、トランジスタＭＰ３のゲート電位が“Ｌ”になることから電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２２Ｂは、トランジスタＭＰ５がオンすることで、出力制御回路２４からの信号（ＶＤＤＩＯレベル）をトランジスタＭＰ１のゲートへ伝達する。
出力回路２１の出力が“Ｈ”の場合、出力回路２１のトランジスタＭＰ１のゲート電位が“Ｌ”であり、トランジスタＭＰ２のゲート電位が“Ｌ”になることから電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｂは、トランジスタＭＮ２がオンすることで、出力制御回路２４からの信号（グランドレベル）をトランジスタＭＰ１のゲートへ伝達する。
また、トランジスタＭＰ４，ＭＰ６は電源ＶＤＤＩＯがオン時にはオフすることで、出力回路の接続パッドＰＡＤＶの電位とトランジスタＭＰ１のゲート電位を分離することができている。
電源ＶＤＤＩＯがオフ時の各回路の状態を説明する。
ゲート電圧制御回路２３Ｂは、トランジスタＭＰ４，ＭＮ２のゲート電位は電源ＶＤＤＩＯがオフのため、グランドレベルになり、トランジスタＭＰ４がオン、トランジスタＭＮ２がオフとなる。
また、接続パッドＰＡＤＶの電位がゲート電位となるトランジスタＭＰ５はドレイン領域がトランジスタＭＰ４がオンすることで接続パッドＰＡＤＶの電位となりトランジスタＭＰ５はオフする。
これにより、トランジスタＭＮ２，ＭＰ５がオフすることで、出力制御回路２４への電流は遮断され、他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能となる。
基板電位制御回路２２Ｃは、トランジスタＭＰ３のゲート電位は接続パッドＰＡＤＶの電位となり、トランジスタＭＰ２は、トランジスタＭＰ４がオンすることで、ゲート電位が接続パッドＰＡＤＶの電位になる。
このとき、トランジスタＭＰ２，ＭＰ３のドレイン電位、つまりトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５の基板電位はトランジスタＭＰ６のゲート電位がグランドレベルのためオンする。その結果、接続パッドＰＡＤＶの電位がトランジスタＭＰ６を介して接続され、基板電位は接続パッドＰＡＤＶの電位となる。
このため、トランジスタＭＰ２，ＭＰ３から電源ＶＤＤＩＯ（オフのため、グランドレベル）への電流は遮断される。
また、ゲート電圧制御回路２３ＢのトランジスタＭＰ４がオンすることで、出力回路２１のトランジスタＭＰ１のゲート電位が接続パッドＰＡＤＶの電位になることから、トランジスタＭＰ１はゲート、ドレイン、基板が接続パッドＰＡＤＶの電位になる。
よって他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないようにすることが可能になる。
ゲート電圧制御回路２３Ｂは、トランジスタＭＰ４，ＭＮ２のゲート電位は電源ＶＤＤＩＯがオフのため、グランドレベルになり、トランジスタＭＰ４がオン、トランジスタＭＮ２がオフとなる。
また、接続パッドＰＡＤＶの電位がゲート電位となるトランジスタＭＰ５はドレイン領域がトランジスタＭＰ４がオンすることで接続パッドＰＡＤＶの電位となりトランジスタＭＰ５はオフする。
これにより、トランジスタＭＮ２，ＭＰ５がオフすることで、出力制御回路２４への電流は遮断され、他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能となる。
基板電位制御回路２２Ｃは、トランジスタＭＰ３のゲート電位は接続パッドＰＡＤＶの電位となり、トランジスタＭＰ２は、トランジスタＭＰ４がオンすることで、ゲート電位が接続パッドＰＡＤＶの電位になる。
このとき、トランジスタＭＰ２，ＭＰ３のドレイン電位、つまりトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５の基板電位はトランジスタＭＰ６のゲート電位がグランドレベルのためオンする。その結果、接続パッドＰＡＤＶの電位がトランジスタＭＰ６を介して接続され、基板電位は接続パッドＰＡＤＶの電位となる。
このため、トランジスタＭＰ２，ＭＰ３から電源ＶＤＤＩＯ（オフのため、グランドレベル）への電流は遮断される。
また、ゲート電圧制御回路２３ＢのトランジスタＭＰ４がオンすることで、出力回路２１のトランジスタＭＰ１のゲート電位が接続パッドＰＡＤＶの電位になることから、トランジスタＭＰ１はゲート、ドレイン、基板が接続パッドＰＡＤＶの電位になる。
よって他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないようにすることが可能になる。
＜第３具体例＞
図７は、本発明の第３の具体例に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
図７は、図１および図２の回路構成に対応する図５と異なる具体例を示している。また、図７において、図５と同一構成部部分には同一符号を付している。
図７は、本発明の第３の具体例に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
図７は、図１および図２の回路構成に対応する図５と異なる具体例を示している。また、図７において、図５と同一構成部部分には同一符号を付している。
基板電圧制御回路２２Ｄは、ＰＭＯＳトランジスタＭＰ７，ＭＰ８、およびＮＭＯＳトランジスタＭＮ３を有する。なお、ＰＭＯＳトランジスタＭＰ８が第３電界効果トランジスタに相当する。
ＰＭＯＳトランジスタＭＰ７のソースが接続パッドＰＡＤＶおよび出力回路２１の出力ノードＮＤ２１に接続され、ドレインがＮＭＯＳトランジスタＭＮ３のドレインに接続され、ＮＭＯＳトランジスタＭＮ３のソースが基準電位ＶＳＳに接続されている。このドレイン同士の接続ノードＤＮ２３はＰＭＯＳトランジスタＭＰ８のゲートに接続されている。
ＰＭＯＳトランジスタＭＰ７のゲートおよびＮＭＯＳトランジスタＭＮ３のゲートは電源ＶＤＤＩＯに接続されている。
ＰＭＯＳトランジスタＭＰ８のソースが電源ＶＤＤＩＯに接続されている。
そして、ＰＭＯＳトランジスタＭＰ８のドレインおよび基板が、トランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ７，ＭＰ９の基板に接続されている。
ＰＭＯＳトランジスタＭＰ７のゲートおよびＮＭＯＳトランジスタＭＮ３のゲートは電源ＶＤＤＩＯに接続されている。
ＰＭＯＳトランジスタＭＰ８のソースが電源ＶＤＤＩＯに接続されている。
そして、ＰＭＯＳトランジスタＭＰ８のドレインおよび基板が、トランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ７，ＭＰ９の基板に接続されている。
ゲート電圧制御回路２３Ｄは、ＰＭＯＳトランジスタＭＰ４，ＭＰ５、およびＮＭＯＳトランジスタＭＮ２に加えて、ＰＭＯＳトランジスタＭＰ９、およびＮＭＯＳトランジスタＭＮ４，ＭＮ５を有する。なお、ＰＭＯＳトランジスタＭＰ５が第４電界効果トランジスタに相当し、ＰＭＯＳトランジスタＭＰ４が第５電界効果トランジスタに相当する。
ＰＭＯＳトランジスタＭＰ９のソースが接続パッドＰＡＤＶおよび出力回路２１の出力ノードＮＤ２１に接続され、ドレインがＮＭＯＳトランジスタＭＮ４のドレインに接続されている。このドレイン同士の接続ノードＮＤ２４がＰＭＯＳトランジスタＭＰ５のゲートおよびＮＭＯＳトランジスタＭＭ５のゲートに接続されている。
ＮＭＯＳトランジスタＭＮ４、ＭＮ５のソースが基準電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＭＰ５のドレインが出力回路２１のＭＮ１のゲートに接続されている。
ＰＭＯＳトランジスタＭＰ９のゲートおよびＮＭＯＳトランジスタＭＮ４のゲートが電源ＶＤＤＩＯに接続されている。
そして、ＰＭＯＳトランジスタＭＰ９の基板がトランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ７の基板に接続されている。
ＮＭＯＳトランジスタＭＮ４、ＭＮ５のソースが基準電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＭＰ５のドレインが出力回路２１のＭＮ１のゲートに接続されている。
ＰＭＯＳトランジスタＭＰ９のゲートおよびＮＭＯＳトランジスタＭＮ４のゲートが電源ＶＤＤＩＯに接続されている。
そして、ＰＭＯＳトランジスタＭＰ９の基板がトランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ７の基板に接続されている。
電源ＶＤＤＩＯがオン時の各回路の状態を説明する。
基板電位制御回路２２Ｄは、トランジスタＭＮ３のゲート電位が電源電位ＶＤＤＩＯであることから、トランジスタＭＮ３はオンし、トランジスタＭＰ８のゲート電位をグランドレベルにする。その結果、電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｄは、トランジスタＭＮ２，ＭＮ４がオンすることで、トランジスタＭＰ５のゲート電位がグランドレベルになりトランジスタＭＰ５がオンする。出力制御回路２４からの信号（ＶＤＤＩＯ、グランドレベル）をトランジスタＭＰ１，ＭＮ１のゲートへ伝達する。
このとき、トランジスタＭＰ４，ＭＰ９，ＭＰ７のゲート電位はＶＤＤＩＯ、トランジスタＭＮ５のゲート電位はグランドレベルになることからオフする。その結果、出力回路の接続パッドＰＡＤＶの電位とトランジスタＭＰ１のゲート電位、トランジスタＭＮ１のゲート電位と分離することができている。
基板電位制御回路２２Ｄは、トランジスタＭＮ３のゲート電位が電源電位ＶＤＤＩＯであることから、トランジスタＭＮ３はオンし、トランジスタＭＰ８のゲート電位をグランドレベルにする。その結果、電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｄは、トランジスタＭＮ２，ＭＮ４がオンすることで、トランジスタＭＰ５のゲート電位がグランドレベルになりトランジスタＭＰ５がオンする。出力制御回路２４からの信号（ＶＤＤＩＯ、グランドレベル）をトランジスタＭＰ１，ＭＮ１のゲートへ伝達する。
このとき、トランジスタＭＰ４，ＭＰ９，ＭＰ７のゲート電位はＶＤＤＩＯ、トランジスタＭＮ５のゲート電位はグランドレベルになることからオフする。その結果、出力回路の接続パッドＰＡＤＶの電位とトランジスタＭＰ１のゲート電位、トランジスタＭＮ１のゲート電位と分離することができている。
電源ＶＤＤＩＯがオフ時の各回路の状態を説明する。
ゲート電圧制御回路２３Ｄは、トランジスタＭＰ４，ＭＰ９，ＭＮ２，ＭＮ４のゲート電位は電源ＶＤＤＩＯがオフのため、グランドレベルになり、トランジスタＭＰ４，ＭＰ９がオン、トランジスタＭＮ２，ＭＮ４がオフとなる。
トランジスタＭＰ５のドレイン領域はトランジスタＭＰ４がオンすることで接続パッドＰＡＤＶの電位となり、トランジスタＭＰ５のゲート電位はトランジスタＭＰ９がオンすることから接続パッドＰＡＤＶの電位となり、トランジスタＭＰ５はオフする。
これにより、トランジスタＭＮ２，ＭＰ５がオフすることで、出力制御回路２４への電流は遮断され、他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能となる。
また、トランジスタＭＮ５のゲート電位が接続パッドＰＡＤＶの電位になることから、接続パッドＰＡＤＶの電位がトランジスタＭＮ５をオンさせる電位上昇すれば、出力回路２１のトランジスタＭＮ１のゲート電位をグランドレベルに制御が可能となる。その結果。他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路のグランド間に貫通電流が流れないことが可能となる。
基板電位制御回路２２Ｄは、トランジスタＭＰ７のゲート電位はグランドレベルとなり、トランジスタＭＰ８は、トランジスタＭＰ７がオンすることで、ゲート電位が接続パッドＰＡＤＶの電位になる。
このとき、トランジスタＭＰ８のドレイン電位、つまりトランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ９，ＭＰ７，ＭＰ８の基板電位は次のようになる。
すなわち、トランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ９，ＭＰ７のドレイン領域（出力部）と基板の間に形成される寄生ＰＮダイオード（ＭＰ１を代表として図に明記：Ｄ１、その他省略）により基板と接続パッドＰＡＤＶ電位と接続される。このため、ＰＡＤＶ−ダイオードＶｔｈの電位が供給されることになる。
これにより、トランジスタＭＰ８から電源ＶＤＤＩＯ（オフのため、グランドレベル）への電流は遮断される。
また、ゲート電圧制御回路２３ＤのトランジスタＭＰ４がオンすることで、出力回路２１のトランジスタＭＰ１のゲート電位が接続パッドＰＡＤＶの電位になる。その結果、トランジスタＭＰ１はゲート、ドレインが接続パッドＰＡＤＶの電位、基板がＰＡＤＶ−ダイオードＶｔｈの電位が供給されることになる。
よって他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能になる。
ゲート電圧制御回路２３Ｄは、トランジスタＭＰ４，ＭＰ９，ＭＮ２，ＭＮ４のゲート電位は電源ＶＤＤＩＯがオフのため、グランドレベルになり、トランジスタＭＰ４，ＭＰ９がオン、トランジスタＭＮ２，ＭＮ４がオフとなる。
トランジスタＭＰ５のドレイン領域はトランジスタＭＰ４がオンすることで接続パッドＰＡＤＶの電位となり、トランジスタＭＰ５のゲート電位はトランジスタＭＰ９がオンすることから接続パッドＰＡＤＶの電位となり、トランジスタＭＰ５はオフする。
これにより、トランジスタＭＮ２，ＭＰ５がオフすることで、出力制御回路２４への電流は遮断され、他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能となる。
また、トランジスタＭＮ５のゲート電位が接続パッドＰＡＤＶの電位になることから、接続パッドＰＡＤＶの電位がトランジスタＭＮ５をオンさせる電位上昇すれば、出力回路２１のトランジスタＭＮ１のゲート電位をグランドレベルに制御が可能となる。その結果。他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路のグランド間に貫通電流が流れないことが可能となる。
基板電位制御回路２２Ｄは、トランジスタＭＰ７のゲート電位はグランドレベルとなり、トランジスタＭＰ８は、トランジスタＭＰ７がオンすることで、ゲート電位が接続パッドＰＡＤＶの電位になる。
このとき、トランジスタＭＰ８のドレイン電位、つまりトランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ９，ＭＰ７，ＭＰ８の基板電位は次のようになる。
すなわち、トランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ９，ＭＰ７のドレイン領域（出力部）と基板の間に形成される寄生ＰＮダイオード（ＭＰ１を代表として図に明記：Ｄ１、その他省略）により基板と接続パッドＰＡＤＶ電位と接続される。このため、ＰＡＤＶ−ダイオードＶｔｈの電位が供給されることになる。
これにより、トランジスタＭＰ８から電源ＶＤＤＩＯ（オフのため、グランドレベル）への電流は遮断される。
また、ゲート電圧制御回路２３ＤのトランジスタＭＰ４がオンすることで、出力回路２１のトランジスタＭＰ１のゲート電位が接続パッドＰＡＤＶの電位になる。その結果、トランジスタＭＰ１はゲート、ドレインが接続パッドＰＡＤＶの電位、基板がＰＡＤＶ−ダイオードＶｔｈの電位が供給されることになる。
よって他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能になる。
＜第４具体例＞
図８は、本発明の第４の具体例に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
図８は、図３および図４の回路構成に対応する図５と異なる具体例を示している。また、図８において、図７と同一構成部部分には同一符号を付している。
図８は、本発明の第４の具体例に係る出力バッファ回路を有する集積回路（ＬＳＩ）システムの構成を示す回路図である。
図８は、図３および図４の回路構成に対応する図５と異なる具体例を示している。また、図８において、図７と同一構成部部分には同一符号を付している。
基板電圧制御回路２２Ｅは、ＰＭＯＳトランジスタＭＰ７，ＭＰ８、およびＮＭＯＳトランジスタＭＮ３に加えて、ＰＭＯＳトランジスタＭＰ１０を有する。なお、ＰＭＯＳトランジスタＭＰ１０が第６電界効果トランジスタに相当する。
ＰＭＯＳトランジスタＭＰ１０のゲートが電源ＶＤＤＩＯに接続され、ソースが接続パッドＰＡＤＶおよび出力回路２１の出力ノードＮＤ２１に接続されている。
そして、ＰＭＯＳトランジスタＭＰ１０のソースおよび基板が、トランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ７，ＭＰ９の基板に接続されている。
そして、ＰＭＯＳトランジスタＭＰ１０のソースおよび基板が、トランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ７，ＭＰ９の基板に接続されている。
ＶＤＤＩＯがオン時の各回路の状態を説明する。
基板電位制御回路２２Ｅは、トランジスタＭＮ３のゲート電位が電源電位ＶＤＤＩＯであることから、トランジスタＭＮ３はオンし、トランジスタＭＰ８のゲート電位をグランドレベルにする。これにより、電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｄは、トランジスタＭＮ２，ＭＮ４がオンすることで、トランジスタＭＰ５のゲート電位がグランドレベルになりトランジスタＭＰ５がオンする。
出力制御回路２４からの信号（ＶＤＤＩＯ、グランドレベル）をトランジスタＭＰ１，ＭＮ１のゲートへ伝達する。
このとき、トランジスタＭＰ４，ＭＰ９，ＭＰ７のゲート電位はＶＤＤＩＯ、トランジスタＭＮ５のゲート電位はグランドレベルになることからオフすることで、出力回路の接続パッドＰＡＤＶの電位とトランジスタＭＰ１のゲート電位、トランジスタＭＮ１のゲート電位と分離することができている。
基板電位制御回路２２Ｅは、トランジスタＭＮ３のゲート電位が電源電位ＶＤＤＩＯであることから、トランジスタＭＮ３はオンし、トランジスタＭＰ８のゲート電位をグランドレベルにする。これにより、電源ＶＤＤＩＯが基板へ接続され、基板電位がＶＤＤＩＯレベルになる。
ゲート電圧制御回路２３Ｄは、トランジスタＭＮ２，ＭＮ４がオンすることで、トランジスタＭＰ５のゲート電位がグランドレベルになりトランジスタＭＰ５がオンする。
出力制御回路２４からの信号（ＶＤＤＩＯ、グランドレベル）をトランジスタＭＰ１，ＭＮ１のゲートへ伝達する。
このとき、トランジスタＭＰ４，ＭＰ９，ＭＰ７のゲート電位はＶＤＤＩＯ、トランジスタＭＮ５のゲート電位はグランドレベルになることからオフすることで、出力回路の接続パッドＰＡＤＶの電位とトランジスタＭＰ１のゲート電位、トランジスタＭＮ１のゲート電位と分離することができている。
ＶＤＤＩＯがオフ時の各回路の状態を説明する。
ゲート電圧制御回路２３Ｄは、トランジスタＭＰ４，ＭＰ９，ＭＮ２，ＭＮ４のゲート電位は電源ＶＤＤＩＯがオフのため、グランドレベルになり、トランジスタＭＰ４，ＭＰ９がオン、トランジスタＭＮ２，ＭＮ４がオフとなる。
トランジスタＭＰ５のドレイン領域はトランジスタＭＰ４がオンすることで接続ノードＰＡＤＶの電位となり、トランジスタＭＰ５のゲート電位はトランジスタＭＰ９がオンすることから接続ノードＰＡＤＶの電位となり、トランジスタＭＰ５はオフする。
これにより、トランジスタＭＮ２，ＭＰ５がオフすることで、出力制御回路２４への電流は遮断され、他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能となる。
また、トランジスタＭＮ５のゲート電位が接続ノードＰＡＤＶの電位になることから、接続ノードＰＡＤＶの電位がトランジスタＭＮ５をオンさせる電位上昇すれば、出力回路２１のトランジスタＭＮ１のゲート電位をグランドレベルに制御が可能となる。
そして、他のＬＳＩ３０から入力される接続ノードＰＡＤＶの電位と出力回路のグランド間に貫通電流が流れないことが可能となる。
基板電位制御回路２２Ｅは、トランジスタＭＰ７，ＭＰ１０のゲート電位はグランドレベルとなり、トランジスタＭＰ８は、トランジスタＭＰ７がオンすることで、ゲート電位が接続ノードＰＡＤＶの電位になる。
このとき、トランジスタＭＰ８のドレイン電位、つまりトランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ９，ＭＰ７，ＭＰ８，ＭＰ１０の基板電位はトランジスタＭＰ１０がオンすることで、基板と接続ノードＰＡＤＶの電位と接続される。
また、ゲート電圧制御回路２３ＤのトランジスタＭＰ４がオンすることで、出力回路２１のトランジスタＭＰ１のゲート電位が接続ノードＰＡＤＶの電位になることから、トランジスタＭＰ１はゲート、ドレイン、基板が接続ノードＰＡＤＶに電位になる。
よって他のＬＳＩ３０から入力される接続ノードＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能になる。
ゲート電圧制御回路２３Ｄは、トランジスタＭＰ４，ＭＰ９，ＭＮ２，ＭＮ４のゲート電位は電源ＶＤＤＩＯがオフのため、グランドレベルになり、トランジスタＭＰ４，ＭＰ９がオン、トランジスタＭＮ２，ＭＮ４がオフとなる。
トランジスタＭＰ５のドレイン領域はトランジスタＭＰ４がオンすることで接続ノードＰＡＤＶの電位となり、トランジスタＭＰ５のゲート電位はトランジスタＭＰ９がオンすることから接続ノードＰＡＤＶの電位となり、トランジスタＭＰ５はオフする。
これにより、トランジスタＭＮ２，ＭＰ５がオフすることで、出力制御回路２４への電流は遮断され、他のＬＳＩ３０から入力される接続パッドＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能となる。
また、トランジスタＭＮ５のゲート電位が接続ノードＰＡＤＶの電位になることから、接続ノードＰＡＤＶの電位がトランジスタＭＮ５をオンさせる電位上昇すれば、出力回路２１のトランジスタＭＮ１のゲート電位をグランドレベルに制御が可能となる。
そして、他のＬＳＩ３０から入力される接続ノードＰＡＤＶの電位と出力回路のグランド間に貫通電流が流れないことが可能となる。
基板電位制御回路２２Ｅは、トランジスタＭＰ７，ＭＰ１０のゲート電位はグランドレベルとなり、トランジスタＭＰ８は、トランジスタＭＰ７がオンすることで、ゲート電位が接続ノードＰＡＤＶの電位になる。
このとき、トランジスタＭＰ８のドレイン電位、つまりトランジスタＭＰ１，ＭＰ４，ＭＰ５，ＭＰ９，ＭＰ７，ＭＰ８，ＭＰ１０の基板電位はトランジスタＭＰ１０がオンすることで、基板と接続ノードＰＡＤＶの電位と接続される。
また、ゲート電圧制御回路２３ＤのトランジスタＭＰ４がオンすることで、出力回路２１のトランジスタＭＰ１のゲート電位が接続ノードＰＡＤＶの電位になることから、トランジスタＭＰ１はゲート、ドレイン、基板が接続ノードＰＡＤＶに電位になる。
よって他のＬＳＩ３０から入力される接続ノードＰＡＤＶの電位と出力回路の電源間に貫通電流が流れないことが可能になる。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
多数のチップ（ＬＳＩ）が混在しているセット上において、オンしているチップとオフさせたいチップのインターフェースで余計な回路が不要である。
その結果、部品点数の削減に寄与することができる。
これにより、コスト削減、セット全体の小型化が可能となり、セット全体へ寄与することができる。
その結果、部品点数の削減に寄与することができる。
これにより、コスト削減、セット全体の小型化が可能となり、セット全体へ寄与することができる。
多数のチップが混在しているセット上において、オフさせるチップ外部からの信号に影響されず貫通電流を流さないことができる。
その結果、オフさせたいチップ自体の電源を内部電源だけではなく、インターフェース側の電源も落とすことが可能になり、セット全体での低消費電力化に寄与することができる。
その結果、オフさせたいチップ自体の電源を内部電源だけではなく、インターフェース側の電源も落とすことが可能になり、セット全体での低消費電力化に寄与することができる。
多数のチップが混在しているセット上において、複数チップごとのシステムでの制御が必要なくチップの電源を落とせることでシステムの簡略化が可能になる。
これにより、コスト削減、セット全体の小型化が可能となり、セット全体へ寄与することができる。
これにより、コスト削減、セット全体の小型化が可能となり、セット全体へ寄与することができる。
１０，１０Ａ〜１０Ｅ・・・集積回路システム、２０，２０Ａ〜２０Ｅ・・・ＬＳＩ、３０，４０・・・他のＬＳＩ、２１・・・出力回路、２２，２２Ａ〜２２Ｅ・・・基板電圧制御回路、２３，２３Ｂ，２３Ｄ・・・ゲート電圧制御回路、２４・・・出力制御回路、２５，２５Ａ・・・信号供給部、ＰＡＤＶ・・・接続パッド、ＭＰ１・・・ＰＭＯＳトランジスタ（第１電界トランジスタ）、ＭＮ１・・・ＮＭＯＳトランジスタ（第２電界効果トランジスタ）、ＭＰ８・・・ＰＭＯＳトランジスタ（第３電界効果トランジスタ）、ＭＰ５・・・ＰＭＯＳトランジスタ（第４電界効果トランジスタ）、ＭＰ４・・・ＰＭＯＳトランジスタ（第５電界効果トランジスタ）、ＭＰ１０・・・ＰＭＯＳトランジスタ（第６電界効果トランジスタ）。
Claims (12)
- 電源と基準電位間に直列に接続された第１電界効果トランジスタと第２電界効果トランジスタとを含み、上記第１電界効果トランジスタと第２電界効果トランジスタのドレイン同士の接続点により出力ノードが形成された出力回路と、
上記出力回路の出力を第１レベル、第２レベル、およびハイインピーダンスのそれぞれの状態に制御する出力制御回路と、
上記出力回路の上記第１電界効果トランジスタの基板を、上記出力回路の電源オン時には上記電源に接続する基板電圧制御回路と、
上記出力回路の電源がオフで、かつ前記出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときには、上記第１電界効果トランジスタのゲートに上記他の集積回路から入力される第１レベルの信号を供給するゲート電圧制御回路と、
上記出力回路の電源がオフで、かつ前記出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときに、上記出力回路の上記第１電界効果トランジスタの基板に上記他の集積回路から入力される第１レベルの信号を供給する信号供給部と
を有する出力バッファ回路。 - 信号供給部は、
上記出力回路の上記第１電界効果トランジスタのドレイン領域と基板の間に形成されるＰＮダイオードにより上記基板に上記の他の集積回路から入力される信号を供給する
請求項１記載の出力バッファ回路。 - 上記信号供給部は、
上記出力回路の電源がオフ時に、上記第１電界効果トランジスタの基板と上記出力ノードとを選択的に接続させて上記出力回路の上記第１電界効果トランジスタの基板に上記他の集積回路から入力される第１レベルの信号を供給する
請求項１記載の出力バッファ回路。 - 上記基板電圧制御回路は、
電源と上記第１電界効果トランジスタの基板との間に接続された第１スイッチと、
上記電源オン時に上記スイッチをオン状態に制御し、電源オフ時に上記スイッチをオフ状態に制御する第１制御部と、を含み、
上記ゲート電圧制御回路は、
上記出力制御回路の上記第１電界効果トランジスタのゲート電位を制御するためのゲート制御ラインと上記第１電界効果トランジスタのゲートとの間に接続された第２スイッチと、
上記出力回路の出力ノードと上記第１電界効果トランジスタのゲートとの間に接続された第３のスイッチと、
上記電源オン時には上記第２スイッチをオン状態、上記第３スイッチをオフ状態に制御し、上記電源オフ時には上記第２スイッチをオフ状態、上記第３スイッチをオン状態に制御する第２制御部と、を含む
請求項２記載の出力バッファ回路。 - 基板電圧制御回路は、
上記第１スイッチが第１レベルでオフし、第２レベルでオンする第３電界効果トランジスタにより形成され、
上記第１制御部は、
電源オン時は上記第３電界効果トランジスタのゲート電位を上記第２レベルの電位に保持し、
電源オフ時は上記第３電界効果トランジスタのゲートを、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードに接続させて、上記第３電界効果トランジスタのゲート電位を上記接続ノードの電位に保持し、
上記ゲート電圧制御回路は、
上記第２スイッチが第１レベルでオフし、第２レベルでオンする第４電界効果トランジスタにより形成され、
上記第３スイッチが第１レベルでオフし、第２レベルでオンし、ゲートがオン時に第１レベル、オフ時に第２レベル相当の電源に接続された第５電界効果トランジスタにより形成され、
上記第２制御部は、
電源オン時は上記第４電界効果トランジスタのゲート電位を上記第２レベルの電位に保持し、
電源オフ時は上記第４電界効果トランジスタのゲートを、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードに接続させて、上記第４電界効果トランジスタのゲート電位を上記接続ノードの電位に保持する
請求項４記載の出力バッファ回路。 - 上記第２制御部は、
電源オフ時には、上記出力回路の第２電界効果トランジスタのゲート電位を当該第２電界効果トランジスタがオフする電位に保持する
請求項５記載の出力バッファ回路。 - 上記基板電圧制御回路は、
電源と上記第１電界効果トランジスタの基板との間に接続された第１スイッチと、
上記電源オン時に上記スイッチをオン状態に制御し、電源オフ時に上記スイッチをオフ状態に制御する第１制御部と、を含み、
上記ゲート電圧制御回路は、
上記出力制御回路の上記第１電界効果トランジスタのゲート電位を制御するためのゲート制御ラインと上記第１電界効果トランジスタのゲートとの間に接続された第２スイッチと、
上記出力回路の出力ノードと上記第１電界効果トランジスタのゲートとの間に接続された第３のスイッチと、
上記電源オン時には上記第２スイッチをオン状態、上記第３スイッチをオフ状態に制御し、上記電源オフ時には上記第２スイッチをオフ状態、上記第３スイッチをオン状態に制御する第２制御部と、を含み、
上記信号供給部は、
上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードと上記第１電界効果トランジスタの基板との間に接続された第４スイッチを含み、
上記第１制御部は、電源オフ時に上記第４スイッチをオン状態に制御する
請求項３記載の出力バッファ回路。 - 基板電圧制御回路は、
上記第１スイッチが第１レベルでオフし、第２レベルでオンする第３電界効果トランジスタにより形成され、
上記第１制御部は、
電源オン時は上記第３電界効果トランジスタのゲート電位を上記第２レベルの電位に保持し、
電源オフ時は上記第３電界効果トランジスタのゲートを、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードに接続させて、上記第３電界効果トランジスタのゲート電位を上記接続ノードの電位に保持し、
上記ゲート電圧制御回路は、
上記第２スイッチが第１レベルでオフし、第２レベルでオンする第４電界効果トランジスタにより形成され、
上記第３スイッチが第１レベルでオフし、第２レベルでオンし、ゲートがオン時に第１レベル、オフ時に第２レベル相当の上記電源に接続された第５電界効果トランジスタにより形成され、
上記第２制御部は、
電源オン時は上記第４電界効果トランジスタのゲート電位を上記第２レベルの電位に保持し、
電源オフ時は上記第４電界効果トランジスタのゲートを、上記出力回路の出力ノードが接続され、他の集積回路と接続するための接続ノードに接続させて、上記第４電界効果トランジスタのゲート電位を上記接続ノードの電位に保持し、
信号供給部は、
上記第４スイッチが第１レベルでオフし、第２レベルでオンし、ゲートがオン時に第１レベル、オフ時に第２レベル相当の上記電源に接続された第６電界効果トランジスタにより形成されている
請求項７記載の出力バッファ回路。 - 上記第２制御部は、
電源オフ時には、上記出力回路の第２電界効果トランジスタのゲート電位を当該第２電界効果トランジスタがオフする電位に保持する
請求項８記載の出力バッファ回路。 - 接続ノードが他の集積回路に接続される出力部に出力バッファ回路を有し、
上記出力バッファ回路は、
電源と基準電位間に直列に接続された第１電界効果トランジスタと第２電界効果トランジスタとを含み、上記第１電界効果トランジスタと第２電界効果トランジスタのドレイン同士の接続点により出力ノードが形成された出力回路と、
上記出力回路の出力を第１レベル、第２レベル、およびハイインピーダンスのそれぞれの状態に制御する出力制御回路と、
上記出力回路の上記第１電界効果トランジスタの基板を、上記出力回路の電源オン時には上記電源に接続する基板電圧制御回路と、
上記出力回路の電源がオフで、かつ前記出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときには、上記第１電界効果トランジスタのゲートに上記他の集積回路から入力される第１レベルの信号を供給するゲート電圧制御回路と、
上記出力回路の電源がオフで、かつ前記出力回路の出力ノードと接続されている他の集積回路から入力される信号が第１レベルであるときに、上記出力回路の上記第１電界効果トランジスタの基板に上記他の集積回路から入力される第１レベルの信号を供給する信号供給部と、を含む
集積回路。 - 信号供給部は、
上記出力回路の上記第１電界効果トランジスタのドレイン領域と基板の間に形成されるＰＮダイオードにより上記基板に上記の他の集積回路から入力される信号を供給する
請求項１０記載の集積回路。 - 上記信号供給部は、
上記出力回路の電源がオフ時に、上記第１電界効果トランジスタの基板と上記出力ノードとを選択的に接続させて上記出力回路の上記第１電界効果トランジスタの基板に上記他の集積回路から入力される第１レベルの信号を供給する
請求項１０記載の集積回路。
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