JP2001024495A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 出力信号のオーバーシュート，アンダーシュ
ートおよびリンギングを低減して誤動作を防ぎ、かつ、
駆動能力が大きく、高速な出力バッファ回路を得るこ
と。 【解決手段】 Ｐチャンネル型ＭＯＳトランジスタＱＰ
１およびＮチャンネル型ＭＯＳトランジスタＱＮ１から
なるＣＭＯＳ出力回路を備えた出力バッファ回路におい
て、自回路の入力端子とＣＭＯＳ出力回路との間に配置
され、ＣＭＯＳ出力回路のゲート入力端子に出力される
信号が、相対的に低い第１の電位レベル（“Ｌ"レベ
ル）から相対的に高い第２の電位レベル（“Ｈ"レベ
ル）に立ち上がる場合、一時的にこの信号を下降させ、
この信号が相対的に高い第２の電位レベルから相対的に
低い第１の電位レベルに立ち下がる場合、一時的にこの
信号を上昇させる組み合わせ回路を備えている。
ートおよびリンギングを低減して誤動作を防ぎ、かつ、
駆動能力が大きく、高速な出力バッファ回路を得るこ
と。 【解決手段】 Ｐチャンネル型ＭＯＳトランジスタＱＰ
１およびＮチャンネル型ＭＯＳトランジスタＱＮ１から
なるＣＭＯＳ出力回路を備えた出力バッファ回路におい
て、自回路の入力端子とＣＭＯＳ出力回路との間に配置
され、ＣＭＯＳ出力回路のゲート入力端子に出力される
信号が、相対的に低い第１の電位レベル（“Ｌ"レベ
ル）から相対的に高い第２の電位レベル（“Ｈ"レベ
ル）に立ち上がる場合、一時的にこの信号を下降させ、
この信号が相対的に高い第２の電位レベルから相対的に
低い第１の電位レベルに立ち下がる場合、一時的にこの
信号を上昇させる組み合わせ回路を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて用いられる出力バッファ回路に関し、特に、ＣＭ
ＯＳで構成された出力バッファ回路に関するものであ
る。
おいて用いられる出力バッファ回路に関し、特に、ＣＭ
ＯＳで構成された出力バッファ回路に関するものであ
る。
【０００２】
【従来の技術】近年、デジタル信号処理の高速化にとも
ない、出力バッファ回路においても、その高速化が要求
されている。ところで、従来の出力バッファ回路とし
て、高速化のために電流駆動能力の大きいトランジスタ
を用いたＣＭＯＳ構成の出力バッファ回路が知られてい
る。図１４は、従来の出力バッファ回路の概略構成を示
す回路図である。従来の出力バッファ回路は、プリドラ
イバーであるインバータ回路９１と、駆動能力が大きい
Ｐチャンネル型ＭＯＳトランジスタＱＰ０とＮチャンネ
ル型ＭＯＳトランジスタＱＮ０とを直列に接続した最終
段のＣＭＯＳ出力回路と、を備えている。Ｐチャンネル
型ＭＯＳトランジスタＱＰ０とＮチャンネル型ＭＯＳト
ランジスタＱＮ０との接続点からとりだされた最終段の
ＣＭＯＳ出力回路の出力端子には、負荷容量ＣＬ接続さ
れている。
ない、出力バッファ回路においても、その高速化が要求
されている。ところで、従来の出力バッファ回路とし
て、高速化のために電流駆動能力の大きいトランジスタ
を用いたＣＭＯＳ構成の出力バッファ回路が知られてい
る。図１４は、従来の出力バッファ回路の概略構成を示
す回路図である。従来の出力バッファ回路は、プリドラ
イバーであるインバータ回路９１と、駆動能力が大きい
Ｐチャンネル型ＭＯＳトランジスタＱＰ０とＮチャンネ
ル型ＭＯＳトランジスタＱＮ０とを直列に接続した最終
段のＣＭＯＳ出力回路と、を備えている。Ｐチャンネル
型ＭＯＳトランジスタＱＰ０とＮチャンネル型ＭＯＳト
ランジスタＱＮ０との接続点からとりだされた最終段の
ＣＭＯＳ出力回路の出力端子には、負荷容量ＣＬ接続さ
れている。
【０００３】つぎに、従来の出力バッファ回路の動作に
ついて説明する。図１５は、従来の出力バッファ回路の
動作を示すタイミングチャートである。従来の出力バッ
ファ回路の動作において、インバータ回路９１に入力さ
れる入力信号Ｖｉｎが“Ｌ”レベルの場合、インバータ
回路９１の出力信号Ａ０が“Ｈ”レベルとなり、Ｐチャ
ンネル型ＭＯＳトランジスタＱＰ０がオフし、Ｎチャン
ネル型ＭＯＳトランジスタＱＮ０がオンする。これによ
り、負荷容量ＣＬは放電状態となり、出力バッファ回路
の出力信号Ｖｏｕｔ０が“Ｌ”レベルとなる。
ついて説明する。図１５は、従来の出力バッファ回路の
動作を示すタイミングチャートである。従来の出力バッ
ファ回路の動作において、インバータ回路９１に入力さ
れる入力信号Ｖｉｎが“Ｌ”レベルの場合、インバータ
回路９１の出力信号Ａ０が“Ｈ”レベルとなり、Ｐチャ
ンネル型ＭＯＳトランジスタＱＰ０がオフし、Ｎチャン
ネル型ＭＯＳトランジスタＱＮ０がオンする。これによ
り、負荷容量ＣＬは放電状態となり、出力バッファ回路
の出力信号Ｖｏｕｔ０が“Ｌ”レベルとなる。
【０００４】入力信号Ｖｉｎが“Ｌ”レベルから“Ｈ”
レベルに変化した場合、インバータ回路９１の出力信号
Ａ０が“Ｈ”レベルから“Ｌ”レベルとなり、Ｐチャン
ネル型ＭＯＳトランジスタＱＰ０がオンし、Ｎチャンネ
ル型ＭＯＳトランジスタＱＮ０がオフする。これによ
り、負荷容量ＣＬが充電され、出力信号Ｖｏｕｔ０が
“Ｈ”レベルとなる。さらに、入力信号Ｖｉｎが“Ｈ”
レベルから、再び“Ｌ”レベルとなった場合、インバー
タ回路９１の出力信号Ａ０が“Ｌ”レベルから“Ｈ”レ
ベルとなり、Ｐチャンネル型ＭＯＳトランジスタＱＰ０
がオフし、Ｎチャンネル型ＭＯＳトランジスタＱＮ０が
オンする。これにより、負荷容量ＣＬにチャージされた
電荷が放電され、出力信号Ｖｏｕｔ０が“Ｌ”レベルと
なる。
レベルに変化した場合、インバータ回路９１の出力信号
Ａ０が“Ｈ”レベルから“Ｌ”レベルとなり、Ｐチャン
ネル型ＭＯＳトランジスタＱＰ０がオンし、Ｎチャンネ
ル型ＭＯＳトランジスタＱＮ０がオフする。これによ
り、負荷容量ＣＬが充電され、出力信号Ｖｏｕｔ０が
“Ｈ”レベルとなる。さらに、入力信号Ｖｉｎが“Ｈ”
レベルから、再び“Ｌ”レベルとなった場合、インバー
タ回路９１の出力信号Ａ０が“Ｌ”レベルから“Ｈ”レ
ベルとなり、Ｐチャンネル型ＭＯＳトランジスタＱＰ０
がオフし、Ｎチャンネル型ＭＯＳトランジスタＱＮ０が
オンする。これにより、負荷容量ＣＬにチャージされた
電荷が放電され、出力信号Ｖｏｕｔ０が“Ｌ”レベルと
なる。
【０００５】出力バッファ回路を高速化するために、出
力トランジスタであるＰチャンネル型ＭＯＳトランジス
タＱＰ０およびＮチャンネル型ＭＯＳトランジスタＱＮ
０の電流駆動能力を大きくした場合において、負荷容量
ＣＬが大きいとき、負荷容量ＣＬと配線等のインダクタ
ンスが共振し、出力信号Ｖｏｕｔ０の立ち上がりおよび
立ち下がりの際に、オーバーシュート，アンダーシュー
トおよびリンギングが発生する。これらリンギング等が
発生する原理について、図１６を参照して説明する。図
１６は、“Ｌ”レベルを出力している状態、すなわち、
Ｎチャンネル型ＭＯＳトランジスタＱＮ０がオンしてい
る状態における、従来の出力バッファ回路の概略等価回
路を示す回路図である。
力トランジスタであるＰチャンネル型ＭＯＳトランジス
タＱＰ０およびＮチャンネル型ＭＯＳトランジスタＱＮ
０の電流駆動能力を大きくした場合において、負荷容量
ＣＬが大きいとき、負荷容量ＣＬと配線等のインダクタ
ンスが共振し、出力信号Ｖｏｕｔ０の立ち上がりおよび
立ち下がりの際に、オーバーシュート，アンダーシュー
トおよびリンギングが発生する。これらリンギング等が
発生する原理について、図１６を参照して説明する。図
１６は、“Ｌ”レベルを出力している状態、すなわち、
Ｎチャンネル型ＭＯＳトランジスタＱＮ０がオンしてい
る状態における、従来の出力バッファ回路の概略等価回
路を示す回路図である。
【０００６】従来の出力バッファ回路の等価回路におい
て、Ｎチャンネル型ＭＯＳトランジスタＱＮ０は、電流
源９２とオン抵抗Ｒｏｎとを並列接続した回路で表され
る。また、出力バッファ回路の出力端子９３に接続され
た負荷側は、配線，プリント基板上のパターンおよび集
積回路のボンディングワイヤ等によるインダクタンス９
４と、負荷容量９５とを直列に接続した回路で表され
る。これにより、出力バッファ回路および負荷側を含め
た等価回路が、ＬＣＲ共振回路を構成する。このＬＣＲ
共振回路の共振周波数ｆ０、および、共振周波数におけ
るθ値は以下の式で表される。
て、Ｎチャンネル型ＭＯＳトランジスタＱＮ０は、電流
源９２とオン抵抗Ｒｏｎとを並列接続した回路で表され
る。また、出力バッファ回路の出力端子９３に接続され
た負荷側は、配線，プリント基板上のパターンおよび集
積回路のボンディングワイヤ等によるインダクタンス９
４と、負荷容量９５とを直列に接続した回路で表され
る。これにより、出力バッファ回路および負荷側を含め
た等価回路が、ＬＣＲ共振回路を構成する。このＬＣＲ
共振回路の共振周波数ｆ０、および、共振周波数におけ
るθ値は以下の式で表される。
【０００７】ｆ０＝１／（２π・ＳＱＲＴ（ＬＣ）） θ＝ｊω０・Ｌ／Ｒｏｎ ただし、２πｆ０＝ω０、ＳＱＲＴ（Ｘ）は、Ｘの平方
根を示す。
根を示す。
【０００８】ここで、出力バッファ回路を高速化するた
めに、出力トランジスタの電流駆動能力を大きくすれば
するほど、出力トランジスタのオン抵抗Ｒｏｎが小さく
なる。これにより、θ値が高くなり、出力バッファ回路
のは、入力信号Ｖｉｎ０の“Ｈ”，“Ｌ”のレベル変化
により共振し、出力信号Ｖｏｕｔ０のリンギング等を生
じる。
めに、出力トランジスタの電流駆動能力を大きくすれば
するほど、出力トランジスタのオン抵抗Ｒｏｎが小さく
なる。これにより、θ値が高くなり、出力バッファ回路
のは、入力信号Ｖｉｎ０の“Ｈ”，“Ｌ”のレベル変化
により共振し、出力信号Ｖｏｕｔ０のリンギング等を生
じる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の技術によれば、出力バッファ回路を高速化するため
に出力トランジスタの電流駆動能力を大きくしすぎる
と、出力信号Ｖｏｕｔ０の立ち上がりおよび立ち下がり
の際に、オーバーシュート，アンダーシュートおよびリ
ンギングが発生する。これにより、信号伝達においてノ
イズが発生し、論理回路システムの誤動作の原因となる
可能性があり、また、不要輻射と呼ばれる他の電子機器
への妨害電波を発生させる一因となる可能性があるた
め、出力トランジスタの電流駆動能力を大きくすること
には限界があり、所望の高速動作が得られないという問
題点があった。
来の技術によれば、出力バッファ回路を高速化するため
に出力トランジスタの電流駆動能力を大きくしすぎる
と、出力信号Ｖｏｕｔ０の立ち上がりおよび立ち下がり
の際に、オーバーシュート，アンダーシュートおよびリ
ンギングが発生する。これにより、信号伝達においてノ
イズが発生し、論理回路システムの誤動作の原因となる
可能性があり、また、不要輻射と呼ばれる他の電子機器
への妨害電波を発生させる一因となる可能性があるた
め、出力トランジスタの電流駆動能力を大きくすること
には限界があり、所望の高速動作が得られないという問
題点があった。
【００１０】本発明は、上記に鑑みてなされたものであ
って、出力信号のオーバーシュート，アンダーシュート
およびリンギングを低減して誤動作を防ぎ、かつ、駆動
能力が大きく、高速な出力バッファ回路を得ることを目
的とする。
って、出力信号のオーバーシュート，アンダーシュート
およびリンギングを低減して誤動作を防ぎ、かつ、駆動
能力が大きく、高速な出力バッファ回路を得ることを目
的とする。
【００１１】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかる出力バッファ回
路にあっては、ＣＭＯＳ構成をなす出力手段を備えた出
力バッファ回路において、自回路の入力端子と前記出力
手段との間に配置され、前記出力手段に出力される信号
が、相対的に低い第１の電位レベルから相対的に高い第
２の電位レベルに立ち上がる場合、一時的に前記信号を
下降させ、前記信号が相対的に高い第２の電位レベルか
ら相対的に低い第１の電位レベルに立ち下がる場合、一
時的に前記信号を上昇させる補正手段を具備することを
特徴とする。
目的を達成するために、本発明にかかる出力バッファ回
路にあっては、ＣＭＯＳ構成をなす出力手段を備えた出
力バッファ回路において、自回路の入力端子と前記出力
手段との間に配置され、前記出力手段に出力される信号
が、相対的に低い第１の電位レベルから相対的に高い第
２の電位レベルに立ち上がる場合、一時的に前記信号を
下降させ、前記信号が相対的に高い第２の電位レベルか
ら相対的に低い第１の電位レベルに立ち下がる場合、一
時的に前記信号を上昇させる補正手段を具備することを
特徴とする。
【００１２】この発明によれば、補正手段は、出力手段
に出力される信号が、相対的に低い第１の電位レベル
（“Ｌ”レベル）から相対的に高い第２の電位レベル
（“Ｈ”レベル）に立ち上がる場合、一時的にこの信号
を下降させ、この信号が相対的に高い第２の電位レベル
から相対的に低い第１の電位レベルに立ち下がる場合、
一時的にこの信号を上昇させる。これにより、出力信号
が立ち上がる場合、オーバーシュートが起きる直前に、
出力手段のゲートに加える電圧を一時的に上げ、出力信
号の上昇を抑えることができ、また、出力信号が立ち下
がる場合、アンダーシュートが起きる直前に、出力手段
のゲートに加える電圧を一時的に下げ、出力信号の下降
を抑えることができる。
に出力される信号が、相対的に低い第１の電位レベル
（“Ｌ”レベル）から相対的に高い第２の電位レベル
（“Ｈ”レベル）に立ち上がる場合、一時的にこの信号
を下降させ、この信号が相対的に高い第２の電位レベル
から相対的に低い第１の電位レベルに立ち下がる場合、
一時的にこの信号を上昇させる。これにより、出力信号
が立ち上がる場合、オーバーシュートが起きる直前に、
出力手段のゲートに加える電圧を一時的に上げ、出力信
号の上昇を抑えることができ、また、出力信号が立ち下
がる場合、アンダーシュートが起きる直前に、出力手段
のゲートに加える電圧を一時的に下げ、出力信号の下降
を抑えることができる。
【００１３】つぎの発明にかかる出力バッファ回路にあ
っては、ＣＭＯＳ構成をなす出力手段を備えた出力バッ
ファ回路において、自回路の出力端子と前記出力手段と
の間に配置され、前記出力手段の出力する信号が、相対
的に低い第１の電位レベルから相対的に高い第２の電位
レベルに立ち上がる場合、一時的に逆バイアスを与えて
自回路の出力信号の上昇を抑制し、前記出力手段の出力
する信号が、相対的に高い第２の電位レベルから相対的
に低い第１の電位レベルに立ち下がる場合、一時的に逆
バイアスを与えて自回路の出力信号の下降を抑制する補
正手段を具備することを特徴とする。
っては、ＣＭＯＳ構成をなす出力手段を備えた出力バッ
ファ回路において、自回路の出力端子と前記出力手段と
の間に配置され、前記出力手段の出力する信号が、相対
的に低い第１の電位レベルから相対的に高い第２の電位
レベルに立ち上がる場合、一時的に逆バイアスを与えて
自回路の出力信号の上昇を抑制し、前記出力手段の出力
する信号が、相対的に高い第２の電位レベルから相対的
に低い第１の電位レベルに立ち下がる場合、一時的に逆
バイアスを与えて自回路の出力信号の下降を抑制する補
正手段を具備することを特徴とする。
【００１４】この発明によれば、補正手段は、出力手段
の出力する信号が、相対的に低い第１の電位レベルから
相対的に高い第２の電位レベルに立ち上がる場合、一時
的に逆バイアスを与えて自回路の出力信号の上昇を抑制
し、出力手段の出力する信号が、相対的に高い第２の電
位レベルから相対的に低い第１の電位レベルに立ち下が
る場合、一時的に逆バイアスを与えて自回路の出力信号
の下降を抑制する。これにより、出力信号が立ち上がる
場合、オーバーシュートが起きる直前に、出力信号の上
昇を一時的に抑えることができ、また、出力信号が立ち
下がる場合、アンダーシュートが起きる直前に、出力信
号の下降を一時的に抑えることができる。
の出力する信号が、相対的に低い第１の電位レベルから
相対的に高い第２の電位レベルに立ち上がる場合、一時
的に逆バイアスを与えて自回路の出力信号の上昇を抑制
し、出力手段の出力する信号が、相対的に高い第２の電
位レベルから相対的に低い第１の電位レベルに立ち下が
る場合、一時的に逆バイアスを与えて自回路の出力信号
の下降を抑制する。これにより、出力信号が立ち上がる
場合、オーバーシュートが起きる直前に、出力信号の上
昇を一時的に抑えることができ、また、出力信号が立ち
下がる場合、アンダーシュートが起きる直前に、出力信
号の下降を一時的に抑えることができる。
【００１５】つぎの発明にかかる出力バッファ回路にあ
っては、前記補正手段は、前記出力手段に出力される信
号を一時的に下降または上昇させるタイミング、また
は、自回路の出力信号の上昇または下降を抑制するタイ
ミングを調整するための第１の調整手段を有することを
特徴とする。
っては、前記補正手段は、前記出力手段に出力される信
号を一時的に下降または上昇させるタイミング、また
は、自回路の出力信号の上昇または下降を抑制するタイ
ミングを調整するための第１の調整手段を有することを
特徴とする。
【００１６】この発明によれば、第１の調整手段によ
り、出力手段に出力される信号を一時的に下降または上
昇させるタイミング、または、自回路の出力信号の上昇
または下降を抑制するタイミングを調整し、接続する負
荷側の特性（容量等）に応じた適切なタイミングで、出
力手段に出力される信号を一時的に下降または上昇さ
せ、または、自回路の出力信号の上昇または下降を抑制
することができる。
り、出力手段に出力される信号を一時的に下降または上
昇させるタイミング、または、自回路の出力信号の上昇
または下降を抑制するタイミングを調整し、接続する負
荷側の特性（容量等）に応じた適切なタイミングで、出
力手段に出力される信号を一時的に下降または上昇さ
せ、または、自回路の出力信号の上昇または下降を抑制
することができる。
【００１７】つぎの発明にかかる出力バッファ回路にあ
っては、ＣＭＯＳ構成をなす出力手段を備えた出力バッ
ファ回路において、前記出力手段の出力信号の上昇また
は下降に応じたタイミングで、前記出力手段に出力され
る信号を一時的に上昇または下降させる補正手段を具備
することを特徴とする。
っては、ＣＭＯＳ構成をなす出力手段を備えた出力バッ
ファ回路において、前記出力手段の出力信号の上昇また
は下降に応じたタイミングで、前記出力手段に出力され
る信号を一時的に上昇または下降させる補正手段を具備
することを特徴とする。
【００１８】この発明によれば、補正手段が、出力手段
の出力信号の上昇または下降に応じたタイミングで、出
力手段に出力される信号を一時的に上昇または下降させ
る。これにより、出力信号が立ち上がる場合、オーバー
シュートが起きる直前に、出力手段のゲートに加える電
圧を一時的に上げ、出力信号の上昇を抑えることがで
き、出力信号が立ち下がる場合、アンダーシュートが起
きる直前に、出力手段のゲートに加える電圧を一時的に
下げ、出力信号の下降を抑えることができる。また、タ
イミングの設定を行なわなくても、接続する負荷側の特
性に応じた適切なタイミングで、信号を一時的に下降ま
たは上昇させることができる。
の出力信号の上昇または下降に応じたタイミングで、出
力手段に出力される信号を一時的に上昇または下降させ
る。これにより、出力信号が立ち上がる場合、オーバー
シュートが起きる直前に、出力手段のゲートに加える電
圧を一時的に上げ、出力信号の上昇を抑えることがで
き、出力信号が立ち下がる場合、アンダーシュートが起
きる直前に、出力手段のゲートに加える電圧を一時的に
下げ、出力信号の下降を抑えることができる。また、タ
イミングの設定を行なわなくても、接続する負荷側の特
性に応じた適切なタイミングで、信号を一時的に下降ま
たは上昇させることができる。
【００１９】つぎの発明にかかる出力バッファ回路にあ
っては、前記補正手段は、さらに、前記出力手段に出力
される信号を一時的に下降または上昇させる時間の長
さ、または、自回路の出力信号の上昇または下降を抑制
する時間の長さを調整するための第２の調整手段を有す
ることを特徴とする。
っては、前記補正手段は、さらに、前記出力手段に出力
される信号を一時的に下降または上昇させる時間の長
さ、または、自回路の出力信号の上昇または下降を抑制
する時間の長さを調整するための第２の調整手段を有す
ることを特徴とする。
【００２０】この発明によれば、第２の調整手段によ
り、出力手段に出力される信号を一時的に下降または上
昇させる時間の長さ、または、自回路の出力信号の上昇
または下降を抑制する時間の長さを調整し、接続する負
荷側の特性に応じた適切な時間だけ、信号を一時的に下
降または上昇させておくことができる。
り、出力手段に出力される信号を一時的に下降または上
昇させる時間の長さ、または、自回路の出力信号の上昇
または下降を抑制する時間の長さを調整し、接続する負
荷側の特性に応じた適切な時間だけ、信号を一時的に下
降または上昇させておくことができる。
【００２１】
【発明の実施の形態】以下、本発明にかかる出力バッフ
ァ回路の実施の形態を、図面に基づいて詳細に説明す
る。なお、この実施の形態により、この発明が限定され
るものではない。
ァ回路の実施の形態を、図面に基づいて詳細に説明す
る。なお、この実施の形態により、この発明が限定され
るものではない。
【００２２】実施の形態１．図１は、本発明の実施の形
態１にかかる出力バッファ回路の概略構成を示す回路図
である。実施の形態１にかかる出力バッファ回路は、出
力バッファ回路外部からの入力信号Ｖｉｎを入力し、反
転させた信号を出力するインバータ回路１と、インバー
タ回路１の出力信号Ａ１を入力し、遅延させた信号を出
力する遅延回路２と、インバータ回路１の出力信号Ａ１
および遅延回路２の出力信号を入力し、排他的論理和の
論理演算を行なうＥＸＯＲ回路３と、ＥＸＯＲ回路３の
出力信号Ｂ１を入力し、遅延させた信号を出力する遅延
回路４と、入力信号Ｖｉｎ，インバータ回路１の出力信
号Ａ１および遅延回路４の出力信号を入力し、遅延回路
４の出力信号の論理レベル（“Ｈ”または“Ｌ”レベ
ル）に応じて入力信号Ｖｉｎまたはインバータ回路１の
出力信号Ａ１を選択して出力するセレクター回路５と、
セレクター回路５の出力信号Ｃ１をゲート入力とする最
終段のＣＭＯＳ出力回路と、を備えている。
態１にかかる出力バッファ回路の概略構成を示す回路図
である。実施の形態１にかかる出力バッファ回路は、出
力バッファ回路外部からの入力信号Ｖｉｎを入力し、反
転させた信号を出力するインバータ回路１と、インバー
タ回路１の出力信号Ａ１を入力し、遅延させた信号を出
力する遅延回路２と、インバータ回路１の出力信号Ａ１
および遅延回路２の出力信号を入力し、排他的論理和の
論理演算を行なうＥＸＯＲ回路３と、ＥＸＯＲ回路３の
出力信号Ｂ１を入力し、遅延させた信号を出力する遅延
回路４と、入力信号Ｖｉｎ，インバータ回路１の出力信
号Ａ１および遅延回路４の出力信号を入力し、遅延回路
４の出力信号の論理レベル（“Ｈ”または“Ｌ”レベ
ル）に応じて入力信号Ｖｉｎまたはインバータ回路１の
出力信号Ａ１を選択して出力するセレクター回路５と、
セレクター回路５の出力信号Ｃ１をゲート入力とする最
終段のＣＭＯＳ出力回路と、を備えている。
【００２３】最終段のＣＭＯＳ出力回路は、電源とグラ
ンドとの間に直列に設けられた駆動能力の大きいＰチャ
ンネル型ＭＯＳトランジスタＱＰ１およびＮチャンネル
型ＭＯＳトランジスタＱＮ１からなり、トランジスタＱ
Ｐ１とトランジスタＱＮ１との共通接続点から、出力バ
ッファ回路の出力信号Ｖｏｕｔ１を出力する。ＥＸＯＲ
回路３は、一方の入力端子Ｘ１１から信号Ａ１を入力
し、他方の入力端子Ｘ１２から遅延回路２の出力信号を
入力して排他的論理和の論理演算を行なう。
ンドとの間に直列に設けられた駆動能力の大きいＰチャ
ンネル型ＭＯＳトランジスタＱＰ１およびＮチャンネル
型ＭＯＳトランジスタＱＮ１からなり、トランジスタＱ
Ｐ１とトランジスタＱＮ１との共通接続点から、出力バ
ッファ回路の出力信号Ｖｏｕｔ１を出力する。ＥＸＯＲ
回路３は、一方の入力端子Ｘ１１から信号Ａ１を入力
し、他方の入力端子Ｘ１２から遅延回路２の出力信号を
入力して排他的論理和の論理演算を行なう。
【００２４】入力信号Ｖｉｎの論理レベルが変化しない
場合は、信号Ａ１の論理レベルも変化せず、遅延回路２
の出力信号の論理レベルも変化しないので、信号Ａ１と
遅延回路２の出力信号との論理レベルが同じものとな
り、ＥＸＯＲ回路３は、“Ｌ”レベルの出力を行なう。
一方、入力信号Ｖｉｎの論理レベルが変化した場合は、
信号Ａ１の論理レベルも変化し、遅延回路２の出力信号
の論理レベルも一定の遅延の後に変化する。
場合は、信号Ａ１の論理レベルも変化せず、遅延回路２
の出力信号の論理レベルも変化しないので、信号Ａ１と
遅延回路２の出力信号との論理レベルが同じものとな
り、ＥＸＯＲ回路３は、“Ｌ”レベルの出力を行なう。
一方、入力信号Ｖｉｎの論理レベルが変化した場合は、
信号Ａ１の論理レベルも変化し、遅延回路２の出力信号
の論理レベルも一定の遅延の後に変化する。
【００２５】信号Ａ１の論理レベルが変化してから、遅
延回路２による遅延時間が経過するまでの間は、信号Ａ
１と遅延回路２の出力信号との論理レベルが異なるもの
となるので、ＥＸＯＲ回路３は、“Ｈ”レベルの出力を
行なう。すなわち、入力信号Ｖｉｎの論理レベルが変化
した場合、ＥＸＯＲ回路３から、“Ｌ”，“Ｈ”，
“Ｌ”と論理レベルが変化するパルス信号が出力され
る。ＥＸＯＲ回路３から出力されたパルス信号は、遅延
回路４による遅延の後、セレクター回路５に入力され
る。
延回路２による遅延時間が経過するまでの間は、信号Ａ
１と遅延回路２の出力信号との論理レベルが異なるもの
となるので、ＥＸＯＲ回路３は、“Ｈ”レベルの出力を
行なう。すなわち、入力信号Ｖｉｎの論理レベルが変化
した場合、ＥＸＯＲ回路３から、“Ｌ”，“Ｈ”，
“Ｌ”と論理レベルが変化するパルス信号が出力され
る。ＥＸＯＲ回路３から出力されたパルス信号は、遅延
回路４による遅延の後、セレクター回路５に入力され
る。
【００２６】図２は、図１に示したセレクター回路５の
構成を示す回路図である。セレクター回路５は、インバ
ータ回路８，９と、スイッチ６，７と、を備えている。
インバータ回路８，９は、入力端子Ｘ２３から入力した
遅延回路４の出力信号と同じ論理レベルの信号Ｓ１Ａ、
および逆の論理レベルの信号Ｓ１Ｂを出力する。スイッ
チ６，７は、信号Ｓ１Ａ，Ｓ１Ｂの論理レベルに応じて
オン，オフし、入力端子Ｘ２１，Ｘ２２のいずれか一方
と出力端子ＹＳ１とを接続する。これにより、遅延回路
４の出力信号が“Ｈ”レベルの場合は、入力端子Ｘ２２
を選択して入力信号Ｖｉｎを出力し、遅延回路４の出力
信号が“Ｌ”レベルの場合は、入力端子Ｘ２１を選択し
て信号Ａ１を出力する。
構成を示す回路図である。セレクター回路５は、インバ
ータ回路８，９と、スイッチ６，７と、を備えている。
インバータ回路８，９は、入力端子Ｘ２３から入力した
遅延回路４の出力信号と同じ論理レベルの信号Ｓ１Ａ、
および逆の論理レベルの信号Ｓ１Ｂを出力する。スイッ
チ６，７は、信号Ｓ１Ａ，Ｓ１Ｂの論理レベルに応じて
オン，オフし、入力端子Ｘ２１，Ｘ２２のいずれか一方
と出力端子ＹＳ１とを接続する。これにより、遅延回路
４の出力信号が“Ｈ”レベルの場合は、入力端子Ｘ２２
を選択して入力信号Ｖｉｎを出力し、遅延回路４の出力
信号が“Ｌ”レベルの場合は、入力端子Ｘ２１を選択し
て信号Ａ１を出力する。
【００２７】図３は、図１に示した遅延回路２，４の構
成を示す回路図である。遅延回路２，４は、複数の遅延
回路１０ａ，１０ｂ〜１０ｃを有しており、使用する遅
延回路１０ａ，１０ｂ〜１０ｃの数を変えることによっ
て、遅延量が調整可能となっている。これにより、前述
した、セレクター回路５の入力端子Ｘ２３に出力される
パルス信号を調整することができる。具体的には、遅延
回路２の遅延量を調整することにより、このパルス信号
が“Ｈ”レベルを示している時間を調整することがで
き、遅延回路４の遅延量を調整することにより、入力信
号Ｖｉｎの論理レベルが変化してから、このパルス信号
が“Ｈ”レベルを示すまでの時間を調整することができ
る。
成を示す回路図である。遅延回路２，４は、複数の遅延
回路１０ａ，１０ｂ〜１０ｃを有しており、使用する遅
延回路１０ａ，１０ｂ〜１０ｃの数を変えることによっ
て、遅延量が調整可能となっている。これにより、前述
した、セレクター回路５の入力端子Ｘ２３に出力される
パルス信号を調整することができる。具体的には、遅延
回路２の遅延量を調整することにより、このパルス信号
が“Ｈ”レベルを示している時間を調整することがで
き、遅延回路４の遅延量を調整することにより、入力信
号Ｖｉｎの論理レベルが変化してから、このパルス信号
が“Ｈ”レベルを示すまでの時間を調整することができ
る。
【００２８】なお、Ｐチャンネル型ＭＯＳトランジスタ
ＱＰ１およびＮチャンネル型ＭＯＳトランジスタＱＮ１
からなる最終段のＣＭＯＳ出力回路は、本発明の出力手
段に対応し、遅延回路２，ＥＸＯＲ回路３，遅延回路４
およびセレクター回路５からなる組み合わせ回路は、本
発明の補正手段に対応し、遅延回路４は、本発明の第１
の調整手段に対応し、遅延回路２は、本発明の第２の調
整手段に対応する。
ＱＰ１およびＮチャンネル型ＭＯＳトランジスタＱＮ１
からなる最終段のＣＭＯＳ出力回路は、本発明の出力手
段に対応し、遅延回路２，ＥＸＯＲ回路３，遅延回路４
およびセレクター回路５からなる組み合わせ回路は、本
発明の補正手段に対応し、遅延回路４は、本発明の第１
の調整手段に対応し、遅延回路２は、本発明の第２の調
整手段に対応する。
【００２９】以上の構成において、実施の形態１の動作
について、タイミングチャートを参照して説明する。図
４は、実施の形態１にかかる出力バッファ回路の動作を
示すタイミングチャートである。実施の形態１にかかる
出力バッファ回路の動作において、まず、遅延回路２に
よる遅延時間と遅延回路４による遅延時間とを足し合わ
せた時間以上の十分な時間、入力信号Ｖｉｎが“Ｌ”レ
ベルで安定している場合、インバータ回路１の出力信号
Ａ１は、“Ｈ”レベルとなり、また、ＥＸＯＲ回路３の
出力信号Ｂ１は“Ｌ”レベルとなり、遅延回路４の出力
信号も“Ｌ”レベルとなる。
について、タイミングチャートを参照して説明する。図
４は、実施の形態１にかかる出力バッファ回路の動作を
示すタイミングチャートである。実施の形態１にかかる
出力バッファ回路の動作において、まず、遅延回路２に
よる遅延時間と遅延回路４による遅延時間とを足し合わ
せた時間以上の十分な時間、入力信号Ｖｉｎが“Ｌ”レ
ベルで安定している場合、インバータ回路１の出力信号
Ａ１は、“Ｈ”レベルとなり、また、ＥＸＯＲ回路３の
出力信号Ｂ１は“Ｌ”レベルとなり、遅延回路４の出力
信号も“Ｌ”レベルとなる。
【００３０】遅延回路４の出力信号が“Ｌ”レベルであ
るので、セレクター回路５は信号Ａ１を選択し、セレク
ター回路５の出力信号Ｃ１は“Ｈ”レベルとなる。これ
により、トランジスタＱＰ１がオフし、トランジスタＱ
Ｎ１がオンして、出力バッファ回路の出力端子に接続さ
れた図示しない負荷容量が放電状態となり、出力バッフ
ァ回路の出力信号Ｖｏｕｔ１が“Ｌ”レベルとなる。
るので、セレクター回路５は信号Ａ１を選択し、セレク
ター回路５の出力信号Ｃ１は“Ｈ”レベルとなる。これ
により、トランジスタＱＰ１がオフし、トランジスタＱ
Ｎ１がオンして、出力バッファ回路の出力端子に接続さ
れた図示しない負荷容量が放電状態となり、出力バッフ
ァ回路の出力信号Ｖｏｕｔ１が“Ｌ”レベルとなる。
【００３１】入力信号Ｖｉｎが立ち上がる場合、すなわ
ち、“Ｌ”レベルから“Ｈ”レベルに変化する場合、イ
ンバータ回路１の出力信号Ａ１が“Ｈ”レベルから
“Ｌ”レベルに変化する。また、前述したように、ＥＸ
ＯＲ回路３から“Ｌ”，“Ｈ”，“Ｌ”と論理レベルが
変化するパルス信号が出力され、遅延回路４による遅延
の後、セレクター回路５に入力される。セレクター回路
５は、信号Ａ１を選択して出力するが、入力端子Ｘ２３
から入力したパルス信号が“Ｈ”レベルの間だけは、信
号Ａ１とは逆の論理レベルとなる入力信号Ｖｉｎを選択
して出力する。すなわち、セレクター回路５の出力信号
Ｃ１は、“信号Ａ１”，“入力信号Ｖｉｎ”，“信号Ａ
１”というように切り替えられる。
ち、“Ｌ”レベルから“Ｈ”レベルに変化する場合、イ
ンバータ回路１の出力信号Ａ１が“Ｈ”レベルから
“Ｌ”レベルに変化する。また、前述したように、ＥＸ
ＯＲ回路３から“Ｌ”，“Ｈ”，“Ｌ”と論理レベルが
変化するパルス信号が出力され、遅延回路４による遅延
の後、セレクター回路５に入力される。セレクター回路
５は、信号Ａ１を選択して出力するが、入力端子Ｘ２３
から入力したパルス信号が“Ｈ”レベルの間だけは、信
号Ａ１とは逆の論理レベルとなる入力信号Ｖｉｎを選択
して出力する。すなわち、セレクター回路５の出力信号
Ｃ１は、“信号Ａ１”，“入力信号Ｖｉｎ”，“信号Ａ
１”というように切り替えられる。
【００３２】セレクター回路５が、入力信号Ｖｉｎを選
択する前に信号Ａ１を選択しているとき、信号Ａ１が
“Ｌ”レベルになることにより、トランジスタＱＰ１が
オンし、トランジスタＱＮ１がオフして、図示しない負
荷容量への充電が始まり、出力信号Ｖｏｕｔ１のレベル
が上昇する。遅延回路４による遅延の後、セレクター回
路５に入力されるパルス信号が“Ｈ”レベルとなり、セ
レクター回路５が、“Ｈ”レベルである入力信号Ｖｉｎ
を選択する。これより、トランジスタＱＰ１がオフし、
トランジスタＱＮ１がオンして、図示しない負荷容量へ
の充電や、配線，プリント基板上のパターンおよび集積
回路のボンディングワイヤ等のインダクタンス成分に流
れる電流が一時的に遮断される。
択する前に信号Ａ１を選択しているとき、信号Ａ１が
“Ｌ”レベルになることにより、トランジスタＱＰ１が
オンし、トランジスタＱＮ１がオフして、図示しない負
荷容量への充電が始まり、出力信号Ｖｏｕｔ１のレベル
が上昇する。遅延回路４による遅延の後、セレクター回
路５に入力されるパルス信号が“Ｈ”レベルとなり、セ
レクター回路５が、“Ｈ”レベルである入力信号Ｖｉｎ
を選択する。これより、トランジスタＱＰ１がオフし、
トランジスタＱＮ１がオンして、図示しない負荷容量へ
の充電や、配線，プリント基板上のパターンおよび集積
回路のボンディングワイヤ等のインダクタンス成分に流
れる電流が一時的に遮断される。
【００３３】この遮断は、セレクター回路５に入力され
るパルス信号が“Ｈ”レベルの間、すなわち、遅延回路
２による遅延時間だけ続く。このようにして、オーバー
シュート，リンギングを抑圧することができる。遅延回
路２による遅延時間経過後、セレクター回路５に入力さ
れるパルス信号が再び“Ｌ”レベルとなり、セレクター
回路５が、“Ｌ”レベルである信号Ａ１を再び選択する
ことにより、トランジスタＱＰ１がオンし、トランジス
タＱＮ１がオフして、図示しない負荷容量が充電され、
出力信号Ｖｏｕｔ１が“Ｈ”レベルとなる。
るパルス信号が“Ｈ”レベルの間、すなわち、遅延回路
２による遅延時間だけ続く。このようにして、オーバー
シュート，リンギングを抑圧することができる。遅延回
路２による遅延時間経過後、セレクター回路５に入力さ
れるパルス信号が再び“Ｌ”レベルとなり、セレクター
回路５が、“Ｌ”レベルである信号Ａ１を再び選択する
ことにより、トランジスタＱＰ１がオンし、トランジス
タＱＮ１がオフして、図示しない負荷容量が充電され、
出力信号Ｖｏｕｔ１が“Ｈ”レベルとなる。
【００３４】さらに、入力信号Ｖｉｎが立ち下がる場
合、すなわち、“Ｈ”レベルから“Ｌ”レベルに変化す
る場合、インバータ回路１の出力信号Ａ１が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。また、前述したよう
に、ＥＸＯＲ回路３から“Ｌ”，“Ｈ”，“Ｌ”と論理
レベルが変化するパルス信号が出力され、遅延回路４に
よる遅延の後、セレクター回路５に入力される。セレク
ター回路５は、信号Ａ１を選択して出力するが、入力端
子Ｘ２３から入力したパルス信号が“Ｈ”レベルの間だ
けは、信号Ａ１とは逆の論理レベルとなる入力信号Ｖｉ
ｎを選択して出力する。すなわち、セレクター回路５の
出力信号Ｃ１は、“信号Ａ１”，“入力信号Ｖｉｎ”，
“信号Ａ１”というように切り替えられる。
合、すなわち、“Ｈ”レベルから“Ｌ”レベルに変化す
る場合、インバータ回路１の出力信号Ａ１が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。また、前述したよう
に、ＥＸＯＲ回路３から“Ｌ”，“Ｈ”，“Ｌ”と論理
レベルが変化するパルス信号が出力され、遅延回路４に
よる遅延の後、セレクター回路５に入力される。セレク
ター回路５は、信号Ａ１を選択して出力するが、入力端
子Ｘ２３から入力したパルス信号が“Ｈ”レベルの間だ
けは、信号Ａ１とは逆の論理レベルとなる入力信号Ｖｉ
ｎを選択して出力する。すなわち、セレクター回路５の
出力信号Ｃ１は、“信号Ａ１”，“入力信号Ｖｉｎ”，
“信号Ａ１”というように切り替えられる。
【００３５】セレクター回路５が、入力信号Ｖｉｎを選
択する前に信号Ａ１を選択しているとき、信号Ａ１が
“Ｈ”レベルになることにより、トランジスタＱＰ１が
オフし、トランジスタＱＮ１がオンして、図示しない負
荷容量にチャージされた電荷の放電が始まり、出力信号
Ｖｏｕｔ１のレベルが下降する。遅延回路４による遅延
の後、セレクター回路５に入力されるパルス信号が
“Ｈ”レベルとなり、セレクター回路５が、“Ｌ”レベ
ルである入力信号Ｖｉｎを選択する。これより、トラン
ジスタＱＰ１がオンし、トランジスタＱＮ１がオフし
て、図示しない負荷容量の放電や、配線，プリント基板
上のパターンおよび集積回路のボンディングワイヤ等の
インダクタンス成分に流れる電流が一時的に遮断され
る。
択する前に信号Ａ１を選択しているとき、信号Ａ１が
“Ｈ”レベルになることにより、トランジスタＱＰ１が
オフし、トランジスタＱＮ１がオンして、図示しない負
荷容量にチャージされた電荷の放電が始まり、出力信号
Ｖｏｕｔ１のレベルが下降する。遅延回路４による遅延
の後、セレクター回路５に入力されるパルス信号が
“Ｈ”レベルとなり、セレクター回路５が、“Ｌ”レベ
ルである入力信号Ｖｉｎを選択する。これより、トラン
ジスタＱＰ１がオンし、トランジスタＱＮ１がオフし
て、図示しない負荷容量の放電や、配線，プリント基板
上のパターンおよび集積回路のボンディングワイヤ等の
インダクタンス成分に流れる電流が一時的に遮断され
る。
【００３６】この遮断は、セレクター回路５に入力され
るパルス信号が“Ｈ”レベルの間、すなわち、遅延回路
２による遅延時間だけ続く。このようにして、アンダー
シュート，リンギングを抑圧することができる。遅延回
路２による遅延時間経過後、セレクター回路５に入力さ
れるパルス信号が再び“Ｌ”レベルとなり、セレクター
回路５が“Ｈ”レベルである信号Ａ１を再び選択するこ
とにより、トランジスタＱＰ１がオフし、トランジスタ
ＱＮ１がオンして、図示しない負荷容量が放電状態とな
り、出力信号Ｖｏｕｔ１が“Ｌ”レベルとなる。
るパルス信号が“Ｈ”レベルの間、すなわち、遅延回路
２による遅延時間だけ続く。このようにして、アンダー
シュート，リンギングを抑圧することができる。遅延回
路２による遅延時間経過後、セレクター回路５に入力さ
れるパルス信号が再び“Ｌ”レベルとなり、セレクター
回路５が“Ｈ”レベルである信号Ａ１を再び選択するこ
とにより、トランジスタＱＰ１がオフし、トランジスタ
ＱＮ１がオンして、図示しない負荷容量が放電状態とな
り、出力信号Ｖｏｕｔ１が“Ｌ”レベルとなる。
【００３７】前述したように、実施の形態１によれば、
最終段のＣＭＯＳ出力回路の出力信号Ｖｏｕｔ１がオー
バーシュートを起こす直前に、最終段のＣＭＯＳ出力回
路のゲート電極に加える電圧を一時的に上げて、出力信
号Ｖｏｕｔ１の上昇を抑え、また、出力信号Ｖｏｕｔ１
がアンダーシュートを起こす直前に、最終段のＣＭＯＳ
出力回路のゲート電極に加える電圧を一時的に下げて、
出力信号Ｖｏｕｔ１の下降を抑えるため、出力信号のオ
ーバーシュート，アンダーシュートおよびリンギングを
低減して誤動作を防ぎ、かつ、出力バッファ回路の駆動
能力を大きくして、高速化することができる。
最終段のＣＭＯＳ出力回路の出力信号Ｖｏｕｔ１がオー
バーシュートを起こす直前に、最終段のＣＭＯＳ出力回
路のゲート電極に加える電圧を一時的に上げて、出力信
号Ｖｏｕｔ１の上昇を抑え、また、出力信号Ｖｏｕｔ１
がアンダーシュートを起こす直前に、最終段のＣＭＯＳ
出力回路のゲート電極に加える電圧を一時的に下げて、
出力信号Ｖｏｕｔ１の下降を抑えるため、出力信号のオ
ーバーシュート，アンダーシュートおよびリンギングを
低減して誤動作を防ぎ、かつ、出力バッファ回路の駆動
能力を大きくして、高速化することができる。
【００３８】また、遅延回路２，４の遅延量が変更可能
であり、遅延回路２，４の遅延量を調整することによ
り、出力バッファ回路の出力端子に接続される負荷側の
特性（容量等）に応じて、出力回路のゲート電極に加え
る電圧を一時的に上げるまたは下げるタイミングおよび
長さを調整することができるため、負荷側の特性ごとに
出力バッファ回路を用意する必要がなく、コストを低減
することができる。なお、前述したオーバーシュート，
アンダーシュートおよびリンギングを低減するための遅
延回路２，ＥＸＯＲ回路３，遅延回路４およびセレクタ
ー回路５からなる組み合わせ回路による遅延時間は十分
小さく、出力バッファ回路の高速化に適している。
であり、遅延回路２，４の遅延量を調整することによ
り、出力バッファ回路の出力端子に接続される負荷側の
特性（容量等）に応じて、出力回路のゲート電極に加え
る電圧を一時的に上げるまたは下げるタイミングおよび
長さを調整することができるため、負荷側の特性ごとに
出力バッファ回路を用意する必要がなく、コストを低減
することができる。なお、前述したオーバーシュート，
アンダーシュートおよびリンギングを低減するための遅
延回路２，ＥＸＯＲ回路３，遅延回路４およびセレクタ
ー回路５からなる組み合わせ回路による遅延時間は十分
小さく、出力バッファ回路の高速化に適している。
【００３９】実施の形態２．図５は、本発明の実施の形
態２にかかる出力バッファ回路の概略構成を示す回路図
である。実施の形態２にかかる出力バッファ回路は、出
力バッファ回路外部からの入力信号Ｖｉｎおよびリセッ
ト信号を入力し、論理積の演算を行なうＡＮＤ回路１１
と、ＡＮＤ回路１１の出力信号を入力し、反転させて出
力するインバータ回路１２と、セレクター制御回路８１
と、ＡＮＤ回路１１の出力信号およびインバータ回路１
２の出力信号Ａ２を入力し、セレクター制御回路８１の
出力信号Ｂ２の論理レベルに応じて選択を行なうセレク
ター回路１３と、セレクター回路１３の出力信号Ｃ２を
ゲート入力とする最終段のＣＭＯＳ出力回路と、を備え
ている。
態２にかかる出力バッファ回路の概略構成を示す回路図
である。実施の形態２にかかる出力バッファ回路は、出
力バッファ回路外部からの入力信号Ｖｉｎおよびリセッ
ト信号を入力し、論理積の演算を行なうＡＮＤ回路１１
と、ＡＮＤ回路１１の出力信号を入力し、反転させて出
力するインバータ回路１２と、セレクター制御回路８１
と、ＡＮＤ回路１１の出力信号およびインバータ回路１
２の出力信号Ａ２を入力し、セレクター制御回路８１の
出力信号Ｂ２の論理レベルに応じて選択を行なうセレク
ター回路１３と、セレクター回路１３の出力信号Ｃ２を
ゲート入力とする最終段のＣＭＯＳ出力回路と、を備え
ている。
【００４０】最終段のＣＭＯＳ出力回路は、電源とグラ
ンドとの間に直列に設けられた駆動能力の大きいＰチャ
ンネル型ＭＯＳトランジスタＱＰ２およびＮチャンネル
型ＭＯＳトランジスタＱＮ２からなり、トランジスタＱ
Ｐ２とトランジスタＱＮ２との共通接点から、出力バッ
ファ回路の出力信号Ｖｏｕｔ２を出力する。
ンドとの間に直列に設けられた駆動能力の大きいＰチャ
ンネル型ＭＯＳトランジスタＱＰ２およびＮチャンネル
型ＭＯＳトランジスタＱＮ２からなり、トランジスタＱ
Ｐ２とトランジスタＱＮ２との共通接点から、出力バッ
ファ回路の出力信号Ｖｏｕｔ２を出力する。
【００４１】図６は、図５に示したセレクター制御回路
８１の概略構成を示す回路図である。セレクター制御回
路８１は、出力信号Ｖｏｕｔ２およびリセット信号を入
力し、論理積の演算を行なうＡＮＤ回路１４と、ＡＮＤ
回路１４の出力信号を入力し、ＶＤＤ電位の１／２をリ
ファレンスとして比較を行なうコンパレーター１５と、
入力信号Ｖｉｎを入力し、遅延させて出力する遅延回路
１６と、入力端子Ｔ１から遅延回路１６の出力信号を入
力し、入力端子Ｄ１から信号Ａ２を入力し、入力端子Ｓ
１からコンパレーター１５の出力信号を入力するセット
付きＤフリップフロップ（以下ＳＥＴ付きＤＦ／Ｆと呼
ぶ）１７と、入力端子Ｘ５１が接地され、入力端子Ｘ５
２からコンパレーター１５の出力信号を入力し、ＳＥＴ
付きＤＦ／Ｆの出力信号の論理レベルに応じて選択を行
なうセレクター回路１８と、を備えている。
８１の概略構成を示す回路図である。セレクター制御回
路８１は、出力信号Ｖｏｕｔ２およびリセット信号を入
力し、論理積の演算を行なうＡＮＤ回路１４と、ＡＮＤ
回路１４の出力信号を入力し、ＶＤＤ電位の１／２をリ
ファレンスとして比較を行なうコンパレーター１５と、
入力信号Ｖｉｎを入力し、遅延させて出力する遅延回路
１６と、入力端子Ｔ１から遅延回路１６の出力信号を入
力し、入力端子Ｄ１から信号Ａ２を入力し、入力端子Ｓ
１からコンパレーター１５の出力信号を入力するセット
付きＤフリップフロップ（以下ＳＥＴ付きＤＦ／Ｆと呼
ぶ）１７と、入力端子Ｘ５１が接地され、入力端子Ｘ５
２からコンパレーター１５の出力信号を入力し、ＳＥＴ
付きＤＦ／Ｆの出力信号の論理レベルに応じて選択を行
なうセレクター回路１８と、を備えている。
【００４２】セレクター制御回路８１は、さらに、出力
信号Ｖｏｕｔ２およびリセット信号を入力し、論理積の
演算を行なうＡＮＤ回路１９と、ＡＮＤ回路１９の出力
信号を入力し、ＶＤＤ電位の１／２をリファレンスとし
て比較を行なうコンパレーター２０と、コンパレーター
２０の出力信号を入力し、反転して出力するインバータ
回路２１と、信号Ｃ２を入力し、反転して出力するイン
バータ回路２２と、インバータ回路２２の出力信号を入
力し、遅延させて出力する遅延回路２３と、入力端子Ｒ
２からリセット信号を入力し、入力端子Ｔ２から遅延回
路２３の出力信号を入力し、入力端子Ｄ２から入力信号
Ｖｉｎを入力し、入力端子Ｓ２からインバータ回路２１
の出力信号を入力するセット／リセット付きＤフリップ
フロップ（以下ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆと呼
ぶ）２４と、入力端子Ｘ６１が電源に接続され、入力端
子Ｘ６２からコンパレーター２０の出力信号を入力し、
ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆの出力信号に応じて選
択を行なうセレクター回路２５と、セレクター回路２５
の出力信号を入力し、反転して出力するインバータ回路
２６と、セレクター回路１８の出力信号Ｄ２およびイン
バータ回路２６の出力信号Ｅ２を入力し、信号Ａ２に応
じて選択を行ない、信号Ｂ２を出力するセレクター２７
と、を備えている。
信号Ｖｏｕｔ２およびリセット信号を入力し、論理積の
演算を行なうＡＮＤ回路１９と、ＡＮＤ回路１９の出力
信号を入力し、ＶＤＤ電位の１／２をリファレンスとし
て比較を行なうコンパレーター２０と、コンパレーター
２０の出力信号を入力し、反転して出力するインバータ
回路２１と、信号Ｃ２を入力し、反転して出力するイン
バータ回路２２と、インバータ回路２２の出力信号を入
力し、遅延させて出力する遅延回路２３と、入力端子Ｒ
２からリセット信号を入力し、入力端子Ｔ２から遅延回
路２３の出力信号を入力し、入力端子Ｄ２から入力信号
Ｖｉｎを入力し、入力端子Ｓ２からインバータ回路２１
の出力信号を入力するセット／リセット付きＤフリップ
フロップ（以下ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆと呼
ぶ）２４と、入力端子Ｘ６１が電源に接続され、入力端
子Ｘ６２からコンパレーター２０の出力信号を入力し、
ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆの出力信号に応じて選
択を行なうセレクター回路２５と、セレクター回路２５
の出力信号を入力し、反転して出力するインバータ回路
２６と、セレクター回路１８の出力信号Ｄ２およびイン
バータ回路２６の出力信号Ｅ２を入力し、信号Ａ２に応
じて選択を行ない、信号Ｂ２を出力するセレクター２７
と、を備えている。
【００４３】セレクター回路１３，１８，２５，２７は
全て同様の構成を有している。図７は、図５，６に示し
たセレクター回路１３，１８，２５，２７の構成を示す
回路図である。セレクター回路１３，１８，２５，２７
は、インバータ回路３０，３１と、スイッチ２８，２９
と、を備えている。インバータ回路３０，３１は、入力
端子Ｘ３３，Ｘ４３，Ｘ５３，Ｘ６３から入力した信号
と同じ論理レベルの信号Ｓ２Ａ、および逆の論理レベル
の信号Ｓ２Ｂを出力する。スイッチ２８，２９は、信号
Ｓ２Ａ，Ｓ２Ｂの論理レベルに応じてオン，オフし、入
力端子Ｘ３１，Ｘ４１，Ｘ５１，Ｘ６１またはＸ３２，
Ｘ４２，Ｘ５２，Ｘ６２のいずれか一方と出力端子ＹＳ
２，ＹＳ３，ＹＳ４，ＹＳ５とを接続する。
全て同様の構成を有している。図７は、図５，６に示し
たセレクター回路１３，１８，２５，２７の構成を示す
回路図である。セレクター回路１３，１８，２５，２７
は、インバータ回路３０，３１と、スイッチ２８，２９
と、を備えている。インバータ回路３０，３１は、入力
端子Ｘ３３，Ｘ４３，Ｘ５３，Ｘ６３から入力した信号
と同じ論理レベルの信号Ｓ２Ａ、および逆の論理レベル
の信号Ｓ２Ｂを出力する。スイッチ２８，２９は、信号
Ｓ２Ａ，Ｓ２Ｂの論理レベルに応じてオン，オフし、入
力端子Ｘ３１，Ｘ４１，Ｘ５１，Ｘ６１またはＸ３２，
Ｘ４２，Ｘ５２，Ｘ６２のいずれか一方と出力端子ＹＳ
２，ＹＳ３，ＹＳ４，ＹＳ５とを接続する。
【００４４】図８は、図６に示したＳＥＴ付きＤＦ／Ｆ
１７の構成を示す回路図であり、図９は、図６に示した
ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の構成を示す回路
図である。ＳＥＴ付きＤＦ／Ｆ１７は、スイッチ３２，
３３，３４，３５と、ＮＡＮＤ回路３６，３７と、イン
バータ回路３８，３９，４０，４１，４２と、からなる
回路で構成されている。また、ＳＥＴ／ＲＥＳＥＴ付き
ＤＦ／Ｆ２４は、スイッチ４３，４４，４５，４６と、
ＮＡＮＤ回路４７，４８，４９，５０と、インバータ回
路５１，５２，５３と、からなる回路で構成されてい
る。
１７の構成を示す回路図であり、図９は、図６に示した
ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の構成を示す回路
図である。ＳＥＴ付きＤＦ／Ｆ１７は、スイッチ３２，
３３，３４，３５と、ＮＡＮＤ回路３６，３７と、イン
バータ回路３８，３９，４０，４１，４２と、からなる
回路で構成されている。また、ＳＥＴ／ＲＥＳＥＴ付き
ＤＦ／Ｆ２４は、スイッチ４３，４４，４５，４６と、
ＮＡＮＤ回路４７，４８，４９，５０と、インバータ回
路５１，５２，５３と、からなる回路で構成されてい
る。
【００４５】遅延回路１６，２３は、図３に示した実施
の形態１にかかる遅延回路と同様の構成であり、遅延量
が可変となっている。なお、ＡＮＤ回路１１，セレクタ
ー回路１３およびセレクター制御回路８１からなる組み
合わせ回路は、本発明の補正手段に対応し、遅延回路１
６，２３は本発明の第２の調整手段に対応する。
の形態１にかかる遅延回路と同様の構成であり、遅延量
が可変となっている。なお、ＡＮＤ回路１１，セレクタ
ー回路１３およびセレクター制御回路８１からなる組み
合わせ回路は、本発明の補正手段に対応し、遅延回路１
６，２３は本発明の第２の調整手段に対応する。
【００４６】以上の構成において、実施の形態２の動作
について、タイミングチャートを参照して説明する。図
１０は、実施の形態２にかかる出力バッファ回路の動作
を示すタイミングチャートである。実施の形態２にかか
る出力バッファ回路の動作において、初期状態は、ＲＥ
ＳＥＴ信号が“Ｌ”レベルのリセット状態である。ＲＥ
ＳＥＴ信号が“Ｈ”レベルとなり、リセットが解除され
た後に、動作が開始される。まず、入力信号Ｖｉｎが
“Ｌ”レベルであるとすると、ＡＮＤ回路１１，１４，
１９の出力信号も“Ｌ”レベルとなり、インバータ回路
１２の出力信号Ａ２は、“Ｈ”レベルとなる。
について、タイミングチャートを参照して説明する。図
１０は、実施の形態２にかかる出力バッファ回路の動作
を示すタイミングチャートである。実施の形態２にかか
る出力バッファ回路の動作において、初期状態は、ＲＥ
ＳＥＴ信号が“Ｌ”レベルのリセット状態である。ＲＥ
ＳＥＴ信号が“Ｈ”レベルとなり、リセットが解除され
た後に、動作が開始される。まず、入力信号Ｖｉｎが
“Ｌ”レベルであるとすると、ＡＮＤ回路１１，１４，
１９の出力信号も“Ｌ”レベルとなり、インバータ回路
１２の出力信号Ａ２は、“Ｈ”レベルとなる。
【００４７】信号Ａ２が“Ｈ”レベルなので、セレクタ
ー回路２７は、入力端子Ｘ４２からの入力、すなわち、
インバータ回路２６の出力信号Ｅ２を選択する。また、
ＡＮＤ回路１９の出力信号が“Ｌ”レベルなので、コン
パレーター２０の出力信号は“Ｌ”レベルとなり、イン
バータ回路２１の出力信号は“Ｈ”レベルとなり、ＳＥ
Ｔ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の出力信号は“Ｌ”レ
ベルとなる。ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の出
力信号が“Ｌ”レベルなので、セレクター回路２５は、
入力端子Ｘ６１からの入力、すなわち、電源の“Ｈ”レ
ベルを選択して出力する。
ー回路２７は、入力端子Ｘ４２からの入力、すなわち、
インバータ回路２６の出力信号Ｅ２を選択する。また、
ＡＮＤ回路１９の出力信号が“Ｌ”レベルなので、コン
パレーター２０の出力信号は“Ｌ”レベルとなり、イン
バータ回路２１の出力信号は“Ｈ”レベルとなり、ＳＥ
Ｔ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の出力信号は“Ｌ”レ
ベルとなる。ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の出
力信号が“Ｌ”レベルなので、セレクター回路２５は、
入力端子Ｘ６１からの入力、すなわち、電源の“Ｈ”レ
ベルを選択して出力する。
【００４８】インバータ回路２６は、セレクター回路２
５の出力信号を入力し、“Ｌ”レベルの信号Ｅ２を出力
する。セレクター回路２７は、信号Ｅ２を選択している
ので、信号Ｂ２は“Ｌ”レベルとなる。信号Ｂ２が
“Ｌ”レベルであるので、セレクター回路１３は信号Ａ
２を選択し、セレクター回路１３の出力信号Ｃ２は
“Ｈ”レベルとなる。これにより、トランジスタＱＰ２
がオフし、トランジスタＱＮ２がオンして、出力バッフ
ァ回路の出力端子に接続された図示しない負荷容量が放
電状態となり、出力バッファ回路の出力信号Ｖｏｕｔ２
が“Ｌ”レベルとなる。
５の出力信号を入力し、“Ｌ”レベルの信号Ｅ２を出力
する。セレクター回路２７は、信号Ｅ２を選択している
ので、信号Ｂ２は“Ｌ”レベルとなる。信号Ｂ２が
“Ｌ”レベルであるので、セレクター回路１３は信号Ａ
２を選択し、セレクター回路１３の出力信号Ｃ２は
“Ｈ”レベルとなる。これにより、トランジスタＱＰ２
がオフし、トランジスタＱＮ２がオンして、出力バッフ
ァ回路の出力端子に接続された図示しない負荷容量が放
電状態となり、出力バッファ回路の出力信号Ｖｏｕｔ２
が“Ｌ”レベルとなる。
【００４９】入力信号Ｖｉｎが立ち上がる場合、すなわ
ち、“Ｌ”レベルから“Ｈ”レベルに変化する場合、イ
ンバータ回路１２の出力信号Ａ２および信号Ｃ２が
“Ｈ”レベルから“Ｌ”レベルに変化する。これによ
り、トランジスタＱＰ２がオンし、トランジスタＱＮ２
がオフして、図示しない負荷容量への充電が始まり、出
力信号Ｖｏｕｔ２も“Ｌ”レベルから“Ｈ”レベルに変
化しはじめる。信号Ａ２が“Ｌ”レベルに変化するの
で、セレクター回路２７は、セレクター回路１８の出力
信号Ｄ２を選択する。ＳＥＴ付きＤＦ／Ｆ１７の初期状
態の出力信号は“Ｈ”レベルであり、セレクター回路１
８は、入力端子Ｘ５２からの入力、すなわち、コンパレ
ーター１５の出力信号を選択している。
ち、“Ｌ”レベルから“Ｈ”レベルに変化する場合、イ
ンバータ回路１２の出力信号Ａ２および信号Ｃ２が
“Ｈ”レベルから“Ｌ”レベルに変化する。これによ
り、トランジスタＱＰ２がオンし、トランジスタＱＮ２
がオフして、図示しない負荷容量への充電が始まり、出
力信号Ｖｏｕｔ２も“Ｌ”レベルから“Ｈ”レベルに変
化しはじめる。信号Ａ２が“Ｌ”レベルに変化するの
で、セレクター回路２７は、セレクター回路１８の出力
信号Ｄ２を選択する。ＳＥＴ付きＤＦ／Ｆ１７の初期状
態の出力信号は“Ｈ”レベルであり、セレクター回路１
８は、入力端子Ｘ５２からの入力、すなわち、コンパレ
ーター１５の出力信号を選択している。
【００５０】Ｖｏｕｔ２が１／２ＶＤＤ以上になると、
コンパレーター１５の出力は“Ｌ”レベルから“Ｈ”レ
ベルに変化するので、セレクター回路１８の出力信号Ｄ
２が“Ｌ”レベルから“Ｈ”レベルに変化し、信号Ｂ２
が“Ｌ”レベルから“Ｈ”レベルに変化する。信号Ｂ２
が“Ｈ”レベルに変化するので、セレクター回路１３
は、信号Ａ２と逆の論理レベルとなるＡＮＤ回路１１の
出力信号を選択し、信号Ｃ２は“Ｈ”レベルとなる。こ
れにより、トランジスタＱＰ２がオフし、トランジスタ
ＱＮ２がオンして、図示しない負荷容量への充電や、配
線，プリント基板上のパターンおよび集積回路のボンデ
ィングワイヤ等のインダクタンス成分に流れる電流が一
時的に遮断される。
コンパレーター１５の出力は“Ｌ”レベルから“Ｈ”レ
ベルに変化するので、セレクター回路１８の出力信号Ｄ
２が“Ｌ”レベルから“Ｈ”レベルに変化し、信号Ｂ２
が“Ｌ”レベルから“Ｈ”レベルに変化する。信号Ｂ２
が“Ｈ”レベルに変化するので、セレクター回路１３
は、信号Ａ２と逆の論理レベルとなるＡＮＤ回路１１の
出力信号を選択し、信号Ｃ２は“Ｈ”レベルとなる。こ
れにより、トランジスタＱＰ２がオフし、トランジスタ
ＱＮ２がオンして、図示しない負荷容量への充電や、配
線，プリント基板上のパターンおよび集積回路のボンデ
ィングワイヤ等のインダクタンス成分に流れる電流が一
時的に遮断される。
【００５１】続いて、遅延回路１６から入力信号Ｖｉｎ
を遅延させた信号が出力される。ＳＥＴ付きＤＦ／Ｆ１
７には、遅延回路１６の出力信号の立ち上がりで、
“Ｌ”レベルの信号Ａ２が書き込まれ、ＳＥＴ付きＤＦ
／Ｆ１７の出力信号が“Ｌ”レベルに変化する。ＳＥＴ
付きＤＦ／Ｆ１７の出力信号が“Ｌ”レベルに変化する
ので、セレクター回路１８は、入力端子Ｘ５１からの入
力、すなわち、グランドの“Ｌ”レベルを選択して出力
する。セレクター回路１８の出力信号Ｄ２が“Ｌ”レベ
ルとなるので、信号Ｂ２が“Ｌ”レベルとなり、セレク
ター回路１３は信号Ａ２を選択して出力する。
を遅延させた信号が出力される。ＳＥＴ付きＤＦ／Ｆ１
７には、遅延回路１６の出力信号の立ち上がりで、
“Ｌ”レベルの信号Ａ２が書き込まれ、ＳＥＴ付きＤＦ
／Ｆ１７の出力信号が“Ｌ”レベルに変化する。ＳＥＴ
付きＤＦ／Ｆ１７の出力信号が“Ｌ”レベルに変化する
ので、セレクター回路１８は、入力端子Ｘ５１からの入
力、すなわち、グランドの“Ｌ”レベルを選択して出力
する。セレクター回路１８の出力信号Ｄ２が“Ｌ”レベ
ルとなるので、信号Ｂ２が“Ｌ”レベルとなり、セレク
ター回路１３は信号Ａ２を選択して出力する。
【００５２】これにより、セレクター回路１３の出力信
号Ｃ２は再び“Ｌ”レベルとなり、トランジスタＱＰ２
がオンし、トランジスタＱＮ２がオフして、図示しない
負荷容量が充電され、出力信号Ｖｏｕｔ２が“Ｈ”レベ
ルとなる。すなわち、入力信号Ｖｉｎが“Ｌ”レベルか
ら“Ｈ”レベルに変化する場合、Ｖｏｕｔ２が“Ｌ”レ
ベルに変化しはじめ、１／２ＶＤＤとなった時に、信号
Ｃ２が“Ｌ”レベルから一時的に“Ｈ”レベルとなり、
Ｖｏｕｔ２の上昇が抑えられ、再び信号Ｃ２が“Ｌ”レ
ベルとなり、Ｖｏｕｔ２が“Ｈ”レベルとなる。
号Ｃ２は再び“Ｌ”レベルとなり、トランジスタＱＰ２
がオンし、トランジスタＱＮ２がオフして、図示しない
負荷容量が充電され、出力信号Ｖｏｕｔ２が“Ｈ”レベ
ルとなる。すなわち、入力信号Ｖｉｎが“Ｌ”レベルか
ら“Ｈ”レベルに変化する場合、Ｖｏｕｔ２が“Ｌ”レ
ベルに変化しはじめ、１／２ＶＤＤとなった時に、信号
Ｃ２が“Ｌ”レベルから一時的に“Ｈ”レベルとなり、
Ｖｏｕｔ２の上昇が抑えられ、再び信号Ｃ２が“Ｌ”レ
ベルとなり、Ｖｏｕｔ２が“Ｈ”レベルとなる。
【００５３】なお、信号Ｃ２が“Ｈ”レベルとなる期間
は、遅延回路１６による遅延時間に依存する。すなわ
ち、遅延回路１６の遅延時間だけＶｏｕｔ２の上昇が抑
えられる。また、Ｖｏｕｔ２が“Ｈ”レベルになること
により、ＡＮＤ回路１９の出力信号が“Ｈ”レベル、コ
ンパレーター２０の出力信号が“Ｈ”レベル、インバー
タ回路２１の出力信号が“Ｌ”レベルとなる。ＳＥＴ／
ＲＥＳＥＴ付きＤＦ／Ｆ２４は、ＳＥＴ状態となり、Ｓ
ＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の出力信号が“Ｈ”
レベルに変化する。これにより、セレクター回路２５
が、コンパレーター２０の出力信号を選択して出力し、
インバータ回路２６の出力信号Ｅ２は“Ｌ”レベルとな
る。
は、遅延回路１６による遅延時間に依存する。すなわ
ち、遅延回路１６の遅延時間だけＶｏｕｔ２の上昇が抑
えられる。また、Ｖｏｕｔ２が“Ｈ”レベルになること
により、ＡＮＤ回路１９の出力信号が“Ｈ”レベル、コ
ンパレーター２０の出力信号が“Ｈ”レベル、インバー
タ回路２１の出力信号が“Ｌ”レベルとなる。ＳＥＴ／
ＲＥＳＥＴ付きＤＦ／Ｆ２４は、ＳＥＴ状態となり、Ｓ
ＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の出力信号が“Ｈ”
レベルに変化する。これにより、セレクター回路２５
が、コンパレーター２０の出力信号を選択して出力し、
インバータ回路２６の出力信号Ｅ２は“Ｌ”レベルとな
る。
【００５４】このようにして、オーバーシュート，リン
ギングを抑圧することができる。また、出力信号Ｖｏｕ
ｔ２をフィードバックしてタイミングを調整するので、
負荷側の特性に応じた適切なタイミング調整が自動的に
行なわれることになる。タイミング調整のためのコンパ
レーター１５のリファレンス電位は１／２ＶＤＤにかぎ
らず、オーバーシュート，リンギングを抑圧することが
できるような他の値であってもよい。
ギングを抑圧することができる。また、出力信号Ｖｏｕ
ｔ２をフィードバックしてタイミングを調整するので、
負荷側の特性に応じた適切なタイミング調整が自動的に
行なわれることになる。タイミング調整のためのコンパ
レーター１５のリファレンス電位は１／２ＶＤＤにかぎ
らず、オーバーシュート，リンギングを抑圧することが
できるような他の値であってもよい。
【００５５】さらに、入力信号Ｖｉｎが立ち下がる場合
は、入力信号Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルに
変化し、インバータ回路１２の出力信号Ａ２および信号
Ｃ２が“Ｌ”レベルから“Ｈ”レベルに変化する。これ
により、トランジスタＱＰ２がオフし、トランジスタＱ
Ｎ２がオンして、図示しない負荷容量の放電が始まり、
出力信号Ｖｏｕｔ２が“Ｈ”レベルから“Ｌ”レベルに
変化しはじめる。信号Ａ２が“Ｈ”レベルに変化するの
で、セレクター回路２７は、インバータ回路２６の出力
信号Ｅ２を選択する。
は、入力信号Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルに
変化し、インバータ回路１２の出力信号Ａ２および信号
Ｃ２が“Ｌ”レベルから“Ｈ”レベルに変化する。これ
により、トランジスタＱＰ２がオフし、トランジスタＱ
Ｎ２がオンして、図示しない負荷容量の放電が始まり、
出力信号Ｖｏｕｔ２が“Ｈ”レベルから“Ｌ”レベルに
変化しはじめる。信号Ａ２が“Ｈ”レベルに変化するの
で、セレクター回路２７は、インバータ回路２６の出力
信号Ｅ２を選択する。
【００５６】Ｖｏｕｔ２が１／２ＶＤＤ以下になると、
コンパレーター２０の出力信号が“Ｈ”レベルから
“Ｌ”レベルに変化するので、セレクター回路２５の出
力信号も“Ｈ”レベルから“Ｌ”レベルに変化し、信号
Ｅ２，Ｂ２が“Ｌ”レベルから“Ｈ”レベルに変化す
る。信号Ｂ２が“Ｈ”レベルに変化することにより、セ
レクター回路１３は、信号Ａ２と逆の論理レベルとなる
ＡＮＤ回路１１の出力信号を選択し、信号Ｃ２は“Ｌ”
レベルとなる。これにより、トランジスタＱＰ２がオン
し、トランジスタＱＮ２がオフして、図示しない負荷容
量の放電や、配線，プリント基板上のパターンおよび集
積回路のボンディングワイヤ等のインダクタンス成分に
流れる電流が一時的に遮断される。
コンパレーター２０の出力信号が“Ｈ”レベルから
“Ｌ”レベルに変化するので、セレクター回路２５の出
力信号も“Ｈ”レベルから“Ｌ”レベルに変化し、信号
Ｅ２，Ｂ２が“Ｌ”レベルから“Ｈ”レベルに変化す
る。信号Ｂ２が“Ｈ”レベルに変化することにより、セ
レクター回路１３は、信号Ａ２と逆の論理レベルとなる
ＡＮＤ回路１１の出力信号を選択し、信号Ｃ２は“Ｌ”
レベルとなる。これにより、トランジスタＱＰ２がオン
し、トランジスタＱＮ２がオフして、図示しない負荷容
量の放電や、配線，プリント基板上のパターンおよび集
積回路のボンディングワイヤ等のインダクタンス成分に
流れる電流が一時的に遮断される。
【００５７】続いて、遅延回路２３から、信号Ｃ２の反
転信号を遅延させた信号が出力される。ＳＥＴ／ＲＥＳ
ＥＴ付きＤＦ／Ｆ２４には、遅延回路２３の出力信号の
立ち上がりで、“Ｌ”レベルの入力信号Ｖｉｎが書き込
まれ、ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の出力信号
が“Ｌ”レベルに変化する。ＳＥＴ／ＲＥＳＥＴ付きＤ
Ｆ／Ｆ２４の出力信号が“Ｌ”レベルに変化するので、
セレクター回路２５は、入力端子Ｘ６１からの入力、す
なわち、電源の“Ｈ”レベルを選択して出力する。信号
Ｅ２，Ｂ２が再び“Ｌ”レベルとなり、セレクター回路
１３は信号Ａ２を再び選択して出力する。
転信号を遅延させた信号が出力される。ＳＥＴ／ＲＥＳ
ＥＴ付きＤＦ／Ｆ２４には、遅延回路２３の出力信号の
立ち上がりで、“Ｌ”レベルの入力信号Ｖｉｎが書き込
まれ、ＳＥＴ／ＲＥＳＥＴ付きＤＦ／Ｆ２４の出力信号
が“Ｌ”レベルに変化する。ＳＥＴ／ＲＥＳＥＴ付きＤ
Ｆ／Ｆ２４の出力信号が“Ｌ”レベルに変化するので、
セレクター回路２５は、入力端子Ｘ６１からの入力、す
なわち、電源の“Ｈ”レベルを選択して出力する。信号
Ｅ２，Ｂ２が再び“Ｌ”レベルとなり、セレクター回路
１３は信号Ａ２を再び選択して出力する。
【００５８】これにより、セレクター回路１３の出力信
号Ｃ２は再び“Ｈ”レベルとなり、トランジスタＱＰ２
がオフし、トランジスタＱＮ２がオンして、図示しない
負荷容量が放電状態となり、出力信号Ｖｏｕｔ２が
“Ｌ”レベルとなる。すなわち、入力信号Ｖｉｎが
“Ｈ”レベルから“Ｌ”レベルに変化する場合、Ｖｏｕ
ｔ２が“Ｌ”レベルに変化しはじめ、１／２ＶＤＤとな
った時に、信号Ｃ２が“Ｌ”レベルから一時的に“Ｈ”
レベルとなり、Ｖｏｕｔ２の下降が抑えられ、再び信号
Ｃ２が“Ｌ”レベルとなり、Ｖｏｕｔ２が“Ｌ”レベル
となる。
号Ｃ２は再び“Ｈ”レベルとなり、トランジスタＱＰ２
がオフし、トランジスタＱＮ２がオンして、図示しない
負荷容量が放電状態となり、出力信号Ｖｏｕｔ２が
“Ｌ”レベルとなる。すなわち、入力信号Ｖｉｎが
“Ｈ”レベルから“Ｌ”レベルに変化する場合、Ｖｏｕ
ｔ２が“Ｌ”レベルに変化しはじめ、１／２ＶＤＤとな
った時に、信号Ｃ２が“Ｌ”レベルから一時的に“Ｈ”
レベルとなり、Ｖｏｕｔ２の下降が抑えられ、再び信号
Ｃ２が“Ｌ”レベルとなり、Ｖｏｕｔ２が“Ｌ”レベル
となる。
【００５９】なお、信号Ｃ２が“Ｈ”レベルとなる期間
は、遅延回路２３による遅延時間に依存する。すなわ
ち、遅延回路２３の遅延時間だけＶｏｕｔ２の下降が抑
えられる。また、Ｖｏｕｔ２が“Ｌ”レベルになること
により、ＡＮＤ回路１４の出力信号が“Ｌ”レベル、コ
ンパレーター１５の出力信号が“Ｌ”レベルとなる。Ｓ
ＥＴ付きＤＦ／Ｆ１７は、ＳＥＴ状態となり、ＳＥＴ付
きＤＦ／Ｆ１７の出力信号が“Ｈ”レベルになる。これ
により、セレクター回路１８が、コンパレーター１５の
出力信号を選択して出力し、信号Ｄ２は“Ｌ”レベルと
なる。
は、遅延回路２３による遅延時間に依存する。すなわ
ち、遅延回路２３の遅延時間だけＶｏｕｔ２の下降が抑
えられる。また、Ｖｏｕｔ２が“Ｌ”レベルになること
により、ＡＮＤ回路１４の出力信号が“Ｌ”レベル、コ
ンパレーター１５の出力信号が“Ｌ”レベルとなる。Ｓ
ＥＴ付きＤＦ／Ｆ１７は、ＳＥＴ状態となり、ＳＥＴ付
きＤＦ／Ｆ１７の出力信号が“Ｈ”レベルになる。これ
により、セレクター回路１８が、コンパレーター１５の
出力信号を選択して出力し、信号Ｄ２は“Ｌ”レベルと
なる。
【００６０】このようにして、アンダーシュート，リン
ギングを抑圧することができる。また、出力信号Ｖｏｕ
ｔ２をフィードバックしてタイミングを調整するので、
負荷側の特性に応じた適切なタイミング調整が自動的に
行なわれることになる。タイミング調整のためのコンパ
レーター２０のリファレンス電位は１／２ＶＤＤにかぎ
らず、アンダーシュート，リンギングを抑圧することが
できるような他の値であってもよい。
ギングを抑圧することができる。また、出力信号Ｖｏｕ
ｔ２をフィードバックしてタイミングを調整するので、
負荷側の特性に応じた適切なタイミング調整が自動的に
行なわれることになる。タイミング調整のためのコンパ
レーター２０のリファレンス電位は１／２ＶＤＤにかぎ
らず、アンダーシュート，リンギングを抑圧することが
できるような他の値であってもよい。
【００６１】前述したように、実施の形態２によれば、
最終段のＣＭＯＳ出力回路の出力信号Ｖｏｕｔ２がオー
バーシュートを起こす直前に、最終段のＣＭＯＳ出力回
路のゲート電極に加える電圧を一時的に上げて、出力信
号Ｖｏｕｔ２の上昇を抑え、また、最終段のＣＭＯＳ出
力回路の出力信号Ｖｏｕｔ２がアンダーシュートを起こ
す直前に、最終段のＣＭＯＳ出力回路のゲート電極に加
える電圧を一時的に下げて、出力信号Ｖｏｕｔ２の下降
を抑えるため、出力信号のオーバーシュート，アンダー
シュートおよびリンギングを低減して誤動作を防ぎ、か
つ、出力バッファ回路の駆動能力を大きくして、高速化
することができる。
最終段のＣＭＯＳ出力回路の出力信号Ｖｏｕｔ２がオー
バーシュートを起こす直前に、最終段のＣＭＯＳ出力回
路のゲート電極に加える電圧を一時的に上げて、出力信
号Ｖｏｕｔ２の上昇を抑え、また、最終段のＣＭＯＳ出
力回路の出力信号Ｖｏｕｔ２がアンダーシュートを起こ
す直前に、最終段のＣＭＯＳ出力回路のゲート電極に加
える電圧を一時的に下げて、出力信号Ｖｏｕｔ２の下降
を抑えるため、出力信号のオーバーシュート，アンダー
シュートおよびリンギングを低減して誤動作を防ぎ、か
つ、出力バッファ回路の駆動能力を大きくして、高速化
することができる。
【００６２】また、遅延回路１６，２３の遅延量が変更
可能であり、遅延回路１６，２３の遅延量を調整するこ
とにより、出力バッファ回路の出力端子に接続される負
荷側の特性（容量等）に応じて、出力回路のゲート電極
に加える電圧を一時的に上げるまたは下げる長さを調整
することができる。さらに、出力信号Ｖｏｕｔ２の値を
コンパレーター１５，２０によって監視することによ
り、負荷側に応じた適切なタイミング設定を自動的に行
なうことができる。これにより、負荷側の特性ごとに出
力バッファ回路を用意する必要がなく、負荷側の特性を
考慮してタイミング設定を行なう必要もないので、コス
トを低減することができる。なお、前述したオーバーシ
ュート，アンダーシュートおよびリンギングを低減する
ためのＡＮＤ回路１１，セレクター回路１３およびセレ
クター制御回路８１からなる組み合わせ回路による遅延
時間は十分小さく、出力バッファ回路の高速化に適して
いる。
可能であり、遅延回路１６，２３の遅延量を調整するこ
とにより、出力バッファ回路の出力端子に接続される負
荷側の特性（容量等）に応じて、出力回路のゲート電極
に加える電圧を一時的に上げるまたは下げる長さを調整
することができる。さらに、出力信号Ｖｏｕｔ２の値を
コンパレーター１５，２０によって監視することによ
り、負荷側に応じた適切なタイミング設定を自動的に行
なうことができる。これにより、負荷側の特性ごとに出
力バッファ回路を用意する必要がなく、負荷側の特性を
考慮してタイミング設定を行なう必要もないので、コス
トを低減することができる。なお、前述したオーバーシ
ュート，アンダーシュートおよびリンギングを低減する
ためのＡＮＤ回路１１，セレクター回路１３およびセレ
クター制御回路８１からなる組み合わせ回路による遅延
時間は十分小さく、出力バッファ回路の高速化に適して
いる。
【００６３】実施の形態３．図１１は、本発明の実施の
形態３にかかる出力バッファ回路の概略構成を示す回路
図である。実施の形態３にかかる出力バッファ回路は、
出力バッファ回路外部からの入力信号Ｖｉｎを入力し、
反転させた信号を出力するインバータ回路５４と、イン
バータ回路５４の出力信号Ａ３をゲート入力とする最終
段のＣＭＯＳ出力回路と、信号Ａ３を入力し、遅延させ
た信号を出力する遅延回路５５と、信号Ａ３および遅延
回路５５の出力信号を入力し、イクスクルーシブＮＯＲ
の演算を行なうＥＸＮＯＲ回路５６と、信号Ａ３および
ＥＸＮＯＲ回路５６の出力信号Ｂ３を入力し、論理和の
演算を行なうＯＲ回路５７と、信号Ｂ３を入力して遅延
させる遅延回路５８と、ＯＲ回路５７の出力信号Ｃ３を
入力して遅延させる遅延回路５９と、セレクター回路６
０と、を備えている。
形態３にかかる出力バッファ回路の概略構成を示す回路
図である。実施の形態３にかかる出力バッファ回路は、
出力バッファ回路外部からの入力信号Ｖｉｎを入力し、
反転させた信号を出力するインバータ回路５４と、イン
バータ回路５４の出力信号Ａ３をゲート入力とする最終
段のＣＭＯＳ出力回路と、信号Ａ３を入力し、遅延させ
た信号を出力する遅延回路５５と、信号Ａ３および遅延
回路５５の出力信号を入力し、イクスクルーシブＮＯＲ
の演算を行なうＥＸＮＯＲ回路５６と、信号Ａ３および
ＥＸＮＯＲ回路５６の出力信号Ｂ３を入力し、論理和の
演算を行なうＯＲ回路５７と、信号Ｂ３を入力して遅延
させる遅延回路５８と、ＯＲ回路５７の出力信号Ｃ３を
入力して遅延させる遅延回路５９と、セレクター回路６
０と、を備えている。
【００６４】セレクター回路６０は、入力端子Ｘ７１が
電源に接続され、入力端子Ｘ７２が接地され、最終段の
ＣＭＯＳ出力回路の出力信号Ｄ３を入力端子Ｘ７３から
入力し、遅延回路５８の出力信号を入力端子Ｘ７４から
入力し、遅延回路５９の出力信号を入力端子Ｘ７５から
入力し、遅延回路５８，５９の出力信号の論理レベルに
応じて選択を行なう。最終段のＣＭＯＳ出力回路は、電
源とグランドとの間に直列に設けられた駆動能力の大き
いＰチャンネル型ＭＯＳトランジスタＱＰ３およびＮチ
ャンネル型ＭＯＳトランジスタＱＮ３からなり、トラン
ジスタＱＰ３とトランジスタＱＮ３との共通接続点か
ら、信号Ｄ３が出力される。
電源に接続され、入力端子Ｘ７２が接地され、最終段の
ＣＭＯＳ出力回路の出力信号Ｄ３を入力端子Ｘ７３から
入力し、遅延回路５８の出力信号を入力端子Ｘ７４から
入力し、遅延回路５９の出力信号を入力端子Ｘ７５から
入力し、遅延回路５８，５９の出力信号の論理レベルに
応じて選択を行なう。最終段のＣＭＯＳ出力回路は、電
源とグランドとの間に直列に設けられた駆動能力の大き
いＰチャンネル型ＭＯＳトランジスタＱＰ３およびＮチ
ャンネル型ＭＯＳトランジスタＱＮ３からなり、トラン
ジスタＱＰ３とトランジスタＱＮ３との共通接続点か
ら、信号Ｄ３が出力される。
【００６５】入力信号Ｖｉｎの論理レベルが変化しない
場合は、信号Ａ３の論理レベルも変化せず、遅延回路５
５の出力信号の論理レベルも変化しないので、信号Ａ３
と遅延回路５５の出力信号との論理レベルが同じものと
なり、ＥＸＮＯＲ回路５６は、“Ｈ”レベルの出力を行
なう。一方、入力信号Ｖｉｎの論理レベルが変化した場
合は、信号Ａ３の論理レベルも変化し、遅延回路５５の
出力信号の論理レベルも一定の遅延の後に変化する。
場合は、信号Ａ３の論理レベルも変化せず、遅延回路５
５の出力信号の論理レベルも変化しないので、信号Ａ３
と遅延回路５５の出力信号との論理レベルが同じものと
なり、ＥＸＮＯＲ回路５６は、“Ｈ”レベルの出力を行
なう。一方、入力信号Ｖｉｎの論理レベルが変化した場
合は、信号Ａ３の論理レベルも変化し、遅延回路５５の
出力信号の論理レベルも一定の遅延の後に変化する。
【００６６】信号Ａ３の論理レベルが変化してから、遅
延回路５５による遅延時間が経過するまでの間は、信号
Ａ３と遅延回路５５の出力信号との論理レベルが異なる
ものとなるので、ＥＸＮＯＲ回路５６は、“Ｌ”レベル
の出力を行なう。すなわち、入力信号Ｖｉｎの論理レベ
ルが変化した場合、ＥＸＮＯＲ回路５６から、“Ｈ”，
“Ｌ”，“Ｈ”と論理レベルが変化するパルス信号が出
力される。また、信号Ａ３が“Ｌ”レベルの場合におい
て、ＥＸＮＯＲ回路５６からこのパルス信号が出力され
たときは、ＥＸＮＯＲ回路５６と同様に、ＯＲ回路５７
から、“Ｈ”，“Ｌ”，“Ｈ”と論理レベルが変化する
パルス信号が出力される。ＥＸＮＯＲ回路５６，ＯＲ回
路５７から出力されたパルス信号は、遅延回路５８，５
９による遅延の後、セレクター回路６０に入力される。
延回路５５による遅延時間が経過するまでの間は、信号
Ａ３と遅延回路５５の出力信号との論理レベルが異なる
ものとなるので、ＥＸＮＯＲ回路５６は、“Ｌ”レベル
の出力を行なう。すなわち、入力信号Ｖｉｎの論理レベ
ルが変化した場合、ＥＸＮＯＲ回路５６から、“Ｈ”，
“Ｌ”，“Ｈ”と論理レベルが変化するパルス信号が出
力される。また、信号Ａ３が“Ｌ”レベルの場合におい
て、ＥＸＮＯＲ回路５６からこのパルス信号が出力され
たときは、ＥＸＮＯＲ回路５６と同様に、ＯＲ回路５７
から、“Ｈ”，“Ｌ”，“Ｈ”と論理レベルが変化する
パルス信号が出力される。ＥＸＮＯＲ回路５６，ＯＲ回
路５７から出力されたパルス信号は、遅延回路５８，５
９による遅延の後、セレクター回路６０に入力される。
【００６７】図１２は、図１１に示したセレクター回路
６０の構成を示す回路図である。セレクター回路６０
は、インバータ回路６７，６８，６９，７０と、スイッ
チ６１，６２，６３，６４，６５，６６と、を備えてい
る。インバータ回路６７，６８は、入力端子Ｘ７４から
入力した遅延回路５８の出力信号と同じ論理レベルの信
号Ｓ６Ａ、および逆の論理レベルの信号Ｓ６Ｂを出力す
る。インバータ回路６９，７０は、入力端子Ｘ７５から
入力した遅延回路５９の出力信号と同じ論理レベルの信
号Ｓ６Ｃ、および逆の論理レベルの信号Ｓ６Ｄを出力す
る。
６０の構成を示す回路図である。セレクター回路６０
は、インバータ回路６７，６８，６９，７０と、スイッ
チ６１，６２，６３，６４，６５，６６と、を備えてい
る。インバータ回路６７，６８は、入力端子Ｘ７４から
入力した遅延回路５８の出力信号と同じ論理レベルの信
号Ｓ６Ａ、および逆の論理レベルの信号Ｓ６Ｂを出力す
る。インバータ回路６９，７０は、入力端子Ｘ７５から
入力した遅延回路５９の出力信号と同じ論理レベルの信
号Ｓ６Ｃ、および逆の論理レベルの信号Ｓ６Ｄを出力す
る。
【００６８】スイッチ６１〜６６は、信号Ｓ６Ａ〜Ｓ６
Ｄの論理レベルに応じてオン，オフし、入力端子Ｘ７
１，Ｘ７２，Ｘ７３のいずれか一つと出力端子ＹＳ６と
を接続する。これにより、遅延回路５８および遅延回路
５９の出力信号が“Ｈ”レベルの場合は、入力端子Ｘ７
３を選択して信号Ｄ３を出力し、遅延回路５８および遅
延回路５９の出力信号が“Ｌ”レベルの場合は、入力端
子Ｘ７２を選択してグランドと出力端子ＹＳ６とを接続
し、遅延回路５８の出力信号が“Ｌ”レベルで、遅延回
路５９の出力信号が“Ｈ”レベルの場合は、入力端子Ｘ
７１を選択して電源と出力端子ＹＳ６とを接続する。
Ｄの論理レベルに応じてオン，オフし、入力端子Ｘ７
１，Ｘ７２，Ｘ７３のいずれか一つと出力端子ＹＳ６と
を接続する。これにより、遅延回路５８および遅延回路
５９の出力信号が“Ｈ”レベルの場合は、入力端子Ｘ７
３を選択して信号Ｄ３を出力し、遅延回路５８および遅
延回路５９の出力信号が“Ｌ”レベルの場合は、入力端
子Ｘ７２を選択してグランドと出力端子ＹＳ６とを接続
し、遅延回路５８の出力信号が“Ｌ”レベルで、遅延回
路５９の出力信号が“Ｈ”レベルの場合は、入力端子Ｘ
７１を選択して電源と出力端子ＹＳ６とを接続する。
【００６９】遅延回路５５，５８，５９は、図３に示し
た実施の形態１にかかる遅延回路と同様の構成であり、
遅延量が可変となっている。なお、Ｐチャンネル型ＭＯ
ＳトランジスタＱＰ３およびＮチャンネル型ＭＯＳトラ
ンジスタＱＮ３からなる最終段のＣＭＯＳ出力回路は、
本発明の出力手段に対応し、遅延回路５５，ＥＸＮＯＲ
回路５６，ＯＲ回路５７，遅延回路５８，５９およびセ
レクター回路６０からなる組み合わせ回路は、本発明の
補正手段に対応し、遅延回路５５は、本発明の第２の調
整手段に対応し、遅延回路５８，５９は、本発明の第１
の調整手段に対応する。
た実施の形態１にかかる遅延回路と同様の構成であり、
遅延量が可変となっている。なお、Ｐチャンネル型ＭＯ
ＳトランジスタＱＰ３およびＮチャンネル型ＭＯＳトラ
ンジスタＱＮ３からなる最終段のＣＭＯＳ出力回路は、
本発明の出力手段に対応し、遅延回路５５，ＥＸＮＯＲ
回路５６，ＯＲ回路５７，遅延回路５８，５９およびセ
レクター回路６０からなる組み合わせ回路は、本発明の
補正手段に対応し、遅延回路５５は、本発明の第２の調
整手段に対応し、遅延回路５８，５９は、本発明の第１
の調整手段に対応する。
【００７０】以上の構成において、実施の形態３の動作
について、タイミングチャートを参照して説明する。図
１３は、実施の形態３にかかる出力バッファ回路の動作
を示すタイミングチャートである。実施の形態３にかか
る出力バッファ回路の動作において、まず、遅延回路５
５による遅延時間と遅延回路５８，５９による遅延時間
とを足し合わせた時間以上の十分な時間、入力信号Ｖｉ
ｎが“Ｌ”レベルで安定している場合、インバータ回路
５４の出力信号Ａ３は、“Ｈ”レベルとなり、また、Ｅ
ＸＮＯＲ回路５６の出力信号Ｂ３は“Ｈ”レベルとな
り、遅延回路５８，５９の出力信号も“Ｈ”レベルとな
る。
について、タイミングチャートを参照して説明する。図
１３は、実施の形態３にかかる出力バッファ回路の動作
を示すタイミングチャートである。実施の形態３にかか
る出力バッファ回路の動作において、まず、遅延回路５
５による遅延時間と遅延回路５８，５９による遅延時間
とを足し合わせた時間以上の十分な時間、入力信号Ｖｉ
ｎが“Ｌ”レベルで安定している場合、インバータ回路
５４の出力信号Ａ３は、“Ｈ”レベルとなり、また、Ｅ
ＸＮＯＲ回路５６の出力信号Ｂ３は“Ｈ”レベルとな
り、遅延回路５８，５９の出力信号も“Ｈ”レベルとな
る。
【００７１】信号Ａ３が“Ｈ”レベルであるので、トラ
ンジスタＱＰ３がオフし、トランジスタＱＮ３がオンす
る。また、遅延回路５８，５９の出力信号が“Ｈ”レベ
ルであるので、セレクター回路６０は信号Ｄ３を選択す
る。これにより、セレクター回路６０の出力端子、すな
わち、出力バッファ回路の出力端子に接続された図示し
ない負荷容量が放電状態となり、セレクター回路６０の
出力信号、すなわち、出力バッファ回路の出力信号Ｖｏ
ｕｔ３が“Ｌ”レベルとなる。
ンジスタＱＰ３がオフし、トランジスタＱＮ３がオンす
る。また、遅延回路５８，５９の出力信号が“Ｈ”レベ
ルであるので、セレクター回路６０は信号Ｄ３を選択す
る。これにより、セレクター回路６０の出力端子、すな
わち、出力バッファ回路の出力端子に接続された図示し
ない負荷容量が放電状態となり、セレクター回路６０の
出力信号、すなわち、出力バッファ回路の出力信号Ｖｏ
ｕｔ３が“Ｌ”レベルとなる。
【００７２】入力信号Ｖｉｎが立ち上がる場合、すなわ
ち、“Ｌ”レベルから“Ｈ”レベルに変化する場合、イ
ンバータ回路５４の出力信号Ａ３が“Ｈ”レベルから
“Ｌ”レベルに変化し、前述したように、ＥＸＮＯＲ回
路５６，ＯＲ回路５７から“Ｈ”，“Ｌ”，“Ｈ”と論
理レベルが変化するパルス信号が出力され、遅延回路５
８，５９による遅延の後、セレクター回路６０に入力さ
れる。セレクター回路６０は、信号Ｄ３を選択して出力
するが、入力端子Ｘ７４および入力端子Ｘ７５から入力
したパルス信号がともに“Ｌ”レベルの間だけは、グラ
ンドと出力端子ＹＳ６とを接続する。すなわち、セレク
ター回路６０の出力信号Ｖｏｕｔ３は、“信号Ｄ３”，
“グランド”，“信号Ｄ３”というように切り替えられ
る。
ち、“Ｌ”レベルから“Ｈ”レベルに変化する場合、イ
ンバータ回路５４の出力信号Ａ３が“Ｈ”レベルから
“Ｌ”レベルに変化し、前述したように、ＥＸＮＯＲ回
路５６，ＯＲ回路５７から“Ｈ”，“Ｌ”，“Ｈ”と論
理レベルが変化するパルス信号が出力され、遅延回路５
８，５９による遅延の後、セレクター回路６０に入力さ
れる。セレクター回路６０は、信号Ｄ３を選択して出力
するが、入力端子Ｘ７４および入力端子Ｘ７５から入力
したパルス信号がともに“Ｌ”レベルの間だけは、グラ
ンドと出力端子ＹＳ６とを接続する。すなわち、セレク
ター回路６０の出力信号Ｖｏｕｔ３は、“信号Ｄ３”，
“グランド”，“信号Ｄ３”というように切り替えられ
る。
【００７３】セレクター回路６０が、グランドを選択す
る前に信号Ｄ３を選択しているとき、信号Ａ３が“Ｌ”
レベルになることにより、トランジスタＱＰ３がオン
し、トランジスタＱＮ３がオフして、図示しない負荷容
量への充電が始まり、出力信号Ｖｏｕｔ３のレベルが上
昇する。遅延回路５８，５９による遅延の後、セレクタ
ー回路６０に入力されるパルス信号が“Ｌ”レベルとな
り、セレクター回路６０が、グランドを選択する。これ
より、図示しない負荷容量への充電や、配線，プリント
基板上のパターンおよび集積回路のボンディングワイヤ
等のインダクタンス成分に流れる電流が一時的に遮断さ
れる。
る前に信号Ｄ３を選択しているとき、信号Ａ３が“Ｌ”
レベルになることにより、トランジスタＱＰ３がオン
し、トランジスタＱＮ３がオフして、図示しない負荷容
量への充電が始まり、出力信号Ｖｏｕｔ３のレベルが上
昇する。遅延回路５８，５９による遅延の後、セレクタ
ー回路６０に入力されるパルス信号が“Ｌ”レベルとな
り、セレクター回路６０が、グランドを選択する。これ
より、図示しない負荷容量への充電や、配線，プリント
基板上のパターンおよび集積回路のボンディングワイヤ
等のインダクタンス成分に流れる電流が一時的に遮断さ
れる。
【００７４】この遮断は、セレクター回路６０に入力さ
れるパルス信号が“Ｌ”レベルの間、すなわち、遅延回
路５５による遅延時間だけ続く。このようにして、オー
バーシュート，リンギングを抑圧することができる。遅
延回路５５による遅延時間経過後、セレクター回路６０
に入力されるパルス信号が再び“Ｈ”レベルとなり、セ
レクター回路６０が、信号Ｄ３を再び選択することによ
り、図示しない負荷容量が充電され、出力信号Ｖｏｕｔ
３が“Ｈ”レベルとなる。
れるパルス信号が“Ｌ”レベルの間、すなわち、遅延回
路５５による遅延時間だけ続く。このようにして、オー
バーシュート，リンギングを抑圧することができる。遅
延回路５５による遅延時間経過後、セレクター回路６０
に入力されるパルス信号が再び“Ｈ”レベルとなり、セ
レクター回路６０が、信号Ｄ３を再び選択することによ
り、図示しない負荷容量が充電され、出力信号Ｖｏｕｔ
３が“Ｈ”レベルとなる。
【００７５】さらに、入力信号Ｖｉｎが立ち下がる場
合、すなわち、“Ｈ”レベルから“Ｌ”レベルに変化す
る場合、インバータ回路５４の出力信号Ａ３が“Ｌ”レ
ベルから“Ｈ”レベルに変化する。また、前述したよう
に、ＥＸＮＯＲ回路５６から“Ｈ”，“Ｌ”，“Ｈ”と
論理レベルが変化するパルス信号が出力され、遅延回路
５８による遅延の後、セレクター回路６０に入力され
る。セレクター回路６０は、信号Ｄ３を選択して出力す
るが、入力端子Ｘ７４から入力したパルス信号が“Ｌ”
レベルの間だけは、電源と出力端子ＹＳ６とを接続す
る。すなわち、セレクター回路６０の出力信号Ｖｏｕｔ
３は、“信号Ｄ３”，“電源”，“信号Ｄ３”というよ
うに切り替えられる。
合、すなわち、“Ｈ”レベルから“Ｌ”レベルに変化す
る場合、インバータ回路５４の出力信号Ａ３が“Ｌ”レ
ベルから“Ｈ”レベルに変化する。また、前述したよう
に、ＥＸＮＯＲ回路５６から“Ｈ”，“Ｌ”，“Ｈ”と
論理レベルが変化するパルス信号が出力され、遅延回路
５８による遅延の後、セレクター回路６０に入力され
る。セレクター回路６０は、信号Ｄ３を選択して出力す
るが、入力端子Ｘ７４から入力したパルス信号が“Ｌ”
レベルの間だけは、電源と出力端子ＹＳ６とを接続す
る。すなわち、セレクター回路６０の出力信号Ｖｏｕｔ
３は、“信号Ｄ３”，“電源”，“信号Ｄ３”というよ
うに切り替えられる。
【００７６】セレクター回路６０が、電源を選択する前
に信号Ｄ３を選択しているとき、信号Ａ３が“Ｈ”レベ
ルになることにより、トランジスタＱＰ３がオフし、ト
ランジスタＱＮ３がオンして、図示しない負荷容量にチ
ャージされた電荷の放電が始まり、出力信号Ｖｏｕｔ３
のレベルが下降する。遅延回路５８による遅延の後、遅
延回路５８からセレクター回路６０に出力されるパルス
信号が“Ｌ”レベルとなり、セレクター回路６０が電源
を選択する。これより、図示しない負荷容量の放電や、
配線，プリント基板上のパターンおよび集積回路のボン
ディングワイヤ等のインダクタンス成分に流れる電流が
一時的に遮断される。
に信号Ｄ３を選択しているとき、信号Ａ３が“Ｈ”レベ
ルになることにより、トランジスタＱＰ３がオフし、ト
ランジスタＱＮ３がオンして、図示しない負荷容量にチ
ャージされた電荷の放電が始まり、出力信号Ｖｏｕｔ３
のレベルが下降する。遅延回路５８による遅延の後、遅
延回路５８からセレクター回路６０に出力されるパルス
信号が“Ｌ”レベルとなり、セレクター回路６０が電源
を選択する。これより、図示しない負荷容量の放電や、
配線，プリント基板上のパターンおよび集積回路のボン
ディングワイヤ等のインダクタンス成分に流れる電流が
一時的に遮断される。
【００７７】この遮断は、遅延回路５８からセレクター
回路６０に出力されるパルス信号が“Ｌ”レベルの間、
すなわち、遅延回路５５による遅延時間だけ続く。この
ようにして、アンダーシュート，リンギングを抑圧する
ことができる。遅延回路５５による遅延時間経過後、遅
延回路５８からセレクター回路６０に出力されるパルス
信号が再び“Ｈ”レベルとなり、セレクター回路６０が
信号Ｄ３を再び選択することにより、図示しない負荷容
量が放電状態となり、出力信号Ｖｏｕｔ３が“Ｌ”レベ
ルとなる。
回路６０に出力されるパルス信号が“Ｌ”レベルの間、
すなわち、遅延回路５５による遅延時間だけ続く。この
ようにして、アンダーシュート，リンギングを抑圧する
ことができる。遅延回路５５による遅延時間経過後、遅
延回路５８からセレクター回路６０に出力されるパルス
信号が再び“Ｈ”レベルとなり、セレクター回路６０が
信号Ｄ３を再び選択することにより、図示しない負荷容
量が放電状態となり、出力信号Ｖｏｕｔ３が“Ｌ”レベ
ルとなる。
【００７８】前述したように、実施の形態３によれば、
出力信号Ｖｏｕｔ３がオーバーシュートを起こす直前
に、出力端子を一時的にグランドに接続して、出力信号
の上昇を抑え、出力信号Ｖｏｕｔ３がアンダーシュート
を起こす直前に、出力端子を一時的に電源に接続して、
出力信号の下降を抑えるため、出力信号のオーバーシュ
ート，アンダーシュートおよびリンギングを低減して誤
動作を防ぎ、かつ、出力バッファ回路の駆動能力を大き
くして、高速化することができる。
出力信号Ｖｏｕｔ３がオーバーシュートを起こす直前
に、出力端子を一時的にグランドに接続して、出力信号
の上昇を抑え、出力信号Ｖｏｕｔ３がアンダーシュート
を起こす直前に、出力端子を一時的に電源に接続して、
出力信号の下降を抑えるため、出力信号のオーバーシュ
ート，アンダーシュートおよびリンギングを低減して誤
動作を防ぎ、かつ、出力バッファ回路の駆動能力を大き
くして、高速化することができる。
【００７９】また、遅延回路５５，５８，５９の遅延量
が変更可能であり、遅延回路５５，５８，５９の遅延量
を調整することにより、出力バッファ回路の出力端子に
接続される負荷側の特性（容量等）に応じて、出力回路
のゲート電極に加える電圧を一時的に上げるまたは下げ
るタイミングおよび長さを調整することができるため、
負荷側の特性ごとに出力バッファ回路を用意する必要が
なく、コストを低減することができる。なお、前述した
オーバーシュート，アンダーシュートおよびリンギング
を低減するための遅延回路５５，ＥＸＮＯＲ回路５６，
ＯＲ回路５７，遅延回路５８，５９およびセレクター回
路６０からなる組み合わせ回路による遅延時間は十分小
さく、出力バッファ回路の高速化に適している。
が変更可能であり、遅延回路５５，５８，５９の遅延量
を調整することにより、出力バッファ回路の出力端子に
接続される負荷側の特性（容量等）に応じて、出力回路
のゲート電極に加える電圧を一時的に上げるまたは下げ
るタイミングおよび長さを調整することができるため、
負荷側の特性ごとに出力バッファ回路を用意する必要が
なく、コストを低減することができる。なお、前述した
オーバーシュート，アンダーシュートおよびリンギング
を低減するための遅延回路５５，ＥＸＮＯＲ回路５６，
ＯＲ回路５７，遅延回路５８，５９およびセレクター回
路６０からなる組み合わせ回路による遅延時間は十分小
さく、出力バッファ回路の高速化に適している。
【００８０】
【発明の効果】以上説明したとおり、この発明によれ
ば、補正手段は、出力手段に出力される信号が、相対的
に低い第１の電位レベル（“Ｌ”レベル）から相対的に
高い第２の電位レベル（“Ｈ”レベル）に立ち上がる場
合、一時的にこの信号を下降させ、この信号が相対的に
高い第２の電位レベルから相対的に低い第１の電位レベ
ルに立ち下がる場合、一時的にこの信号を上昇させる。
これにより、出力信号が立ち上がる場合、オーバーシュ
ートが起きる直前に、出力手段のゲートに加える電圧を
一時的に上げ、出力信号の上昇を抑えることができ、ま
た、出力信号が立ち下がる場合、アンダーシュートが起
きる直前に、出力手段のゲートに加える電圧を一時的に
下げ、出力信号の下降を抑えることができるため、オー
バーシュート，アンダーシュートおよびリンギングを低
減して誤動作を防ぎ、かつ、駆動能力が大きくして、出
力バッファ回路を高速化することができる、という効果
を奏する。
ば、補正手段は、出力手段に出力される信号が、相対的
に低い第１の電位レベル（“Ｌ”レベル）から相対的に
高い第２の電位レベル（“Ｈ”レベル）に立ち上がる場
合、一時的にこの信号を下降させ、この信号が相対的に
高い第２の電位レベルから相対的に低い第１の電位レベ
ルに立ち下がる場合、一時的にこの信号を上昇させる。
これにより、出力信号が立ち上がる場合、オーバーシュ
ートが起きる直前に、出力手段のゲートに加える電圧を
一時的に上げ、出力信号の上昇を抑えることができ、ま
た、出力信号が立ち下がる場合、アンダーシュートが起
きる直前に、出力手段のゲートに加える電圧を一時的に
下げ、出力信号の下降を抑えることができるため、オー
バーシュート，アンダーシュートおよびリンギングを低
減して誤動作を防ぎ、かつ、駆動能力が大きくして、出
力バッファ回路を高速化することができる、という効果
を奏する。
【００８１】つぎの発明によれば、補正手段は、出力手
段の出力する信号が、相対的に低い第１の電位レベルか
ら相対的に高い第２の電位レベルに立ち上がる場合、一
時的に逆バイアスを与えて自回路の出力信号の上昇を抑
制し、出力手段の出力する信号が、相対的に高い第２の
電位レベルから相対的に低い第１の電位レベルに立ち下
がる場合、一時的に逆バイアスを与えて自回路の出力信
号の下降を抑制する。これにより、出力信号が立ち上が
る場合、オーバーシュートが起きる直前に、出力信号の
上昇を一時的に抑えることができ、また、出力信号が立
ち下がる場合、アンダーシュートが起きる直前に、出力
信号の下降を一時的に抑えることができるため、オーバ
ーシュート，アンダーシュートおよびリンギングを低減
して誤動作を防ぎ、かつ、駆動能力が大きくして、出力
バッファ回路を高速化することができる、という効果を
奏する。
段の出力する信号が、相対的に低い第１の電位レベルか
ら相対的に高い第２の電位レベルに立ち上がる場合、一
時的に逆バイアスを与えて自回路の出力信号の上昇を抑
制し、出力手段の出力する信号が、相対的に高い第２の
電位レベルから相対的に低い第１の電位レベルに立ち下
がる場合、一時的に逆バイアスを与えて自回路の出力信
号の下降を抑制する。これにより、出力信号が立ち上が
る場合、オーバーシュートが起きる直前に、出力信号の
上昇を一時的に抑えることができ、また、出力信号が立
ち下がる場合、アンダーシュートが起きる直前に、出力
信号の下降を一時的に抑えることができるため、オーバ
ーシュート，アンダーシュートおよびリンギングを低減
して誤動作を防ぎ、かつ、駆動能力が大きくして、出力
バッファ回路を高速化することができる、という効果を
奏する。
【００８２】つぎの発明によれば、第１の調整手段によ
り、出力手段に出力される信号を一時的に下降または上
昇させるタイミング、または、自回路の出力信号の上昇
または下降を抑制するタイミングを調整し、接続する負
荷側の特性に応じた適切なタイミングで、出力手段に出
力される信号を一時的に下降または上昇させ、または、
自回路の出力信号の上昇または下降を抑制することがで
きるため、接続する負荷側の特性ごとに異なる出力バッ
ファ回路を用意する必要がなく、コストを低減すること
ができる、という効果を奏する。
り、出力手段に出力される信号を一時的に下降または上
昇させるタイミング、または、自回路の出力信号の上昇
または下降を抑制するタイミングを調整し、接続する負
荷側の特性に応じた適切なタイミングで、出力手段に出
力される信号を一時的に下降または上昇させ、または、
自回路の出力信号の上昇または下降を抑制することがで
きるため、接続する負荷側の特性ごとに異なる出力バッ
ファ回路を用意する必要がなく、コストを低減すること
ができる、という効果を奏する。
【００８３】つぎの発明によれば、補正手段が、出力手
段の出力信号の上昇または下降に応じたタイミングで、
出力手段に出力される信号を一時的に上昇または下降さ
せる。これにより、出力信号が立ち上がる場合、オーバ
ーシュートが起きる直前に、出力手段のゲートに加える
電圧を一時的に上げ、出力信号の上昇を抑えることがで
き、出力信号が立ち下がる場合、アンダーシュートが起
きる直前に、出力手段のゲートに加える電圧を一時的に
下げ、出力信号の下降を抑えることができるため、オー
バーシュート，アンダーシュートおよびリンギングを低
減して誤動作を防ぎ、かつ、駆動能力が大きくして、出
力バッファ回路を高速化することができる、という効果
を奏する。また、タイミングの設定を行なわなくても、
接続する負荷側の特性に応じた適切なタイミングで、信
号を一時的に下降または上昇させることができるため、
タイミング設定をする必要がなく、接続する負荷側の特
性ごとに異なる出力バッファ回路を用意する必要もな
く、コストを低減することができる、という効果を奏す
る。
段の出力信号の上昇または下降に応じたタイミングで、
出力手段に出力される信号を一時的に上昇または下降さ
せる。これにより、出力信号が立ち上がる場合、オーバ
ーシュートが起きる直前に、出力手段のゲートに加える
電圧を一時的に上げ、出力信号の上昇を抑えることがで
き、出力信号が立ち下がる場合、アンダーシュートが起
きる直前に、出力手段のゲートに加える電圧を一時的に
下げ、出力信号の下降を抑えることができるため、オー
バーシュート，アンダーシュートおよびリンギングを低
減して誤動作を防ぎ、かつ、駆動能力が大きくして、出
力バッファ回路を高速化することができる、という効果
を奏する。また、タイミングの設定を行なわなくても、
接続する負荷側の特性に応じた適切なタイミングで、信
号を一時的に下降または上昇させることができるため、
タイミング設定をする必要がなく、接続する負荷側の特
性ごとに異なる出力バッファ回路を用意する必要もな
く、コストを低減することができる、という効果を奏す
る。
【００８４】つぎの発明によれば、第２の調整手段によ
り、出力手段に出力される信号を一時的に下降または上
昇させる時間の長さ、または、自回路の出力信号の上昇
または下降を抑制する時間の長さを調整し、接続する負
荷側の特性に応じた適切な時間だけ、信号を一時的に下
降または上昇させておくことができるため、接続する負
荷側の特性ごとに異なる出力バッファ回路を用意する必
要がなく、コストを低減することができる、という効果
を奏する。
り、出力手段に出力される信号を一時的に下降または上
昇させる時間の長さ、または、自回路の出力信号の上昇
または下降を抑制する時間の長さを調整し、接続する負
荷側の特性に応じた適切な時間だけ、信号を一時的に下
降または上昇させておくことができるため、接続する負
荷側の特性ごとに異なる出力バッファ回路を用意する必
要がなく、コストを低減することができる、という効果
を奏する。
【図１】 本発明の実施の形態１にかかる出力バッファ
回路の概略構成を示す回路図である。
回路の概略構成を示す回路図である。
【図２】 図１に示した実施の形態１にかかるセレクタ
ー回路の構成を示す回路図である。
ー回路の構成を示す回路図である。
【図３】 図１に示した実施の形態１にかかる遅延回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】 実施の形態１にかかる出力バッファ回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図５】 本発明の実施の形態２にかかる出力バッファ
回路の概略構成を示す回路図である。
回路の概略構成を示す回路図である。
【図６】 図５に示した実施の形態２にかかるセレクタ
ー制御回路の概略構成を示す回路図である。
ー制御回路の概略構成を示す回路図である。
【図７】 図５，６に示した実施の形態２にかかるセレ
クター回路の構成を示す回路図である。
クター回路の構成を示す回路図である。
【図８】 図６に示した実施の形態２にかかるＳＥＴ付
きＤＦ／Ｆの構成を示す回路図である。
きＤＦ／Ｆの構成を示す回路図である。
【図９】 図６に示した実施の形態２にかかるＳＥＴ／
ＲＥＳＥＴ付きＤＦ／Ｆの構成を示す回路図である。
ＲＥＳＥＴ付きＤＦ／Ｆの構成を示す回路図である。
【図１０】 実施の形態２にかかる出力バッファ回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１１】 本発明の実施の形態３にかかる出力バッフ
ァ回路の概略構成を示す回路図である。
ァ回路の概略構成を示す回路図である。
【図１２】 図１１に示した実施の形態３にかかるセレ
クター回路の構成を示す回路図である。
クター回路の構成を示す回路図である。
【図１３】 実施の形態３にかかる出力バッファ回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１４】 従来における出力バッファ回路の概略構成
を示す回路図である。
を示す回路図である。
【図１５】 従来における出力バッファ回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図１６】 従来における出力バッファ回路の概略等価
回路を示す回路図である。
回路を示す回路図である。
１，１２，５４ インバータ回路、２，４，５５，５
８，５９ 遅延回路、３ＥＸＯＲ回路、５，１３，６０
セレクター回路、５６ ＥＸＮＯＲ回路、５７ ＯＲ
回路、ＱＰ１，ＱＰ２，ＱＰ３ Ｐチャンネル型ＭＯＳ
トランジスタ、ＱＮ１，ＱＮ２，ＱＮ３ Ｎチャンネル
型ＭＯＳトランジスタ、８１ セレクター制御回路。
８，５９ 遅延回路、３ＥＸＯＲ回路、５，１３，６０
セレクター回路、５６ ＥＸＮＯＲ回路、５７ ＯＲ
回路、ＱＰ１，ＱＰ２，ＱＰ３ Ｐチャンネル型ＭＯＳ
トランジスタ、ＱＮ１，ＱＮ２，ＱＮ３ Ｎチャンネル
型ＭＯＳトランジスタ、８１ セレクター制御回路。
Claims (5)
- 【請求項１】 ＣＭＯＳ構成をなす出力手段を備えた出
力バッファ回路において、 自回路の入力端子と前記出力手段との間に配置され、前
記出力手段に出力される信号が、相対的に低い第１の電
位レベルから相対的に高い第２の電位レベルに立ち上が
る場合、一時的に前記信号を下降させ、前記信号が相対
的に高い第２の電位レベルから相対的に低い第１の電位
レベルに立ち下がる場合、一時的に前記信号を上昇させ
る補正手段を具備することを特徴とする出力バッファ回
路。 - 【請求項２】 ＣＭＯＳ構成をなす出力手段を備えた出
力バッファ回路において、 自回路の出力端子と前記出力手段との間に配置され、前
記出力手段の出力する信号が、相対的に低い第１の電位
レベルから相対的に高い第２の電位レベルに立ち上がる
場合、一時的に逆バイアスを与えて自回路の出力信号の
上昇を抑制し、前記出力手段の出力する信号が、相対的
に高い第２の電位レベルから相対的に低い第１の電位レ
ベルに立ち下がる場合、一時的に逆バイアスを与えて自
回路の出力信号の下降を抑制する補正手段を具備するこ
とを特徴とする出力バッファ回路。 - 【請求項３】 前記補正手段は、前記出力手段に出力さ
れる信号を一時的に下降または上昇させるタイミング、
または、自回路の出力信号の上昇または下降を抑制する
タイミングを調整するための第１の調整手段を有するこ
とを特徴とする請求項１または２に記載の出力バッファ
回路。 - 【請求項４】 ＣＭＯＳ構成をなす出力手段を備えた出
力バッファ回路において、 前記出力手段の出力信号の上昇または下降に応じたタイ
ミングで、前記出力手段に出力される信号を一時的に上
昇または下降させる補正手段を具備することを特徴とす
る出力バッファ回路。 - 【請求項５】 前記補正手段は、さらに、前記出力手段
に出力される信号を一時的に下降または上昇させる時間
の長さ、または、自回路の出力信号の上昇または下降を
抑制する時間の長さを調整するための第２の調整手段を
有することを特徴とする請求項１〜４のいずれか一つに
記載の出力バッファ回路。
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Applications Claiming Priority (1)
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| DE10156618C1 (de) * | 2001-11-17 | 2003-04-03 | Semikron Elektronik Gmbh | Verfahren zur Ansteuerung von Leistungshalbleitermodulen |
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| JPH04160920A (ja) | 1990-10-25 | 1992-06-04 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| EP0528068A1 (de) * | 1991-08-20 | 1993-02-24 | Siemens Aktiengesellschaft | IC-Inverter- bzw.-Bufferschaltung |
| JPH06112801A (ja) | 1992-09-29 | 1994-04-22 | Hitachi Ltd | 出力回路 |
| US5517140A (en) * | 1994-04-14 | 1996-05-14 | Matsushita Electric Industrial Co., Ltd. | Sample and hold circuit |
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| US5748022A (en) * | 1995-10-31 | 1998-05-05 | Texas Instruments Incorporated | Input circuit |
| US5963047A (en) * | 1996-07-23 | 1999-10-05 | Pericom Semiconductor Corp. | Noise supression using neighbor-sensing for a CMOS output buffer with a large DC current sink |
| US6166582A (en) * | 1998-11-10 | 2000-12-26 | Vanguard International Semiconductor Corporation | Method and apparatus of an output buffer for controlling the ground bounce of a semiconductor device |
-
1999
- 1999-07-05 JP JP11191046A patent/JP2001024495A/ja active Pending
- 1999-11-15 US US09/440,196 patent/US6262607B1/en not_active Expired - Fee Related
-
2000
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- 2000-05-17 FR FR0006280A patent/FR2796225B1/fr not_active Expired - Fee Related
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- 2000-05-22 CN CN00120085A patent/CN1279536A/zh active Pending
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