JPH0514167A - 出力ドライバ回路 - Google Patents
出力ドライバ回路Info
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- JPH0514167A JPH0514167A JP3158855A JP15885591A JPH0514167A JP H0514167 A JPH0514167 A JP H0514167A JP 3158855 A JP3158855 A JP 3158855A JP 15885591 A JP15885591 A JP 15885591A JP H0514167 A JPH0514167 A JP H0514167A
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- output
- circuit
- control
- input pulse
- pulse
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Abstract
(57)【要約】
【目的】 ユーザ側で出力のスルーレートの調節が可能
なＩＣ用の出力ドライバ回路を提供する。 【構成】 ＣＭＯＳ構成の出力バッファ１０１，１０２
を有し、出力バッファ１０１，１０２の出力を接続して
ドライバ出力ＯＵＴとし、出力バッファを構成するＭＯ
ＳＦＥＴを外部からの入力パルスにより外部のコントロ
ール信号に応じて設定されたタイミングでＭＯＳＦＥＴ
をオン−オフ制御するタイミング制御回路１４０を備え
ている。タイミング制御回路１４０は、遅延回路１２１
〜１２６と、コントロール信号ＤＡＴＡ，（ＤＡＴ
Ａ）’により前記ＭＯＳＦＥＴをオン−オフ制御するパ
ルスを生成し出力バッファを構成するＭＯＳＦＥＴへ出
力する選択回路１３１，１３２とで構成されている。
なＩＣ用の出力ドライバ回路を提供する。 【構成】 ＣＭＯＳ構成の出力バッファ１０１，１０２
を有し、出力バッファ１０１，１０２の出力を接続して
ドライバ出力ＯＵＴとし、出力バッファを構成するＭＯ
ＳＦＥＴを外部からの入力パルスにより外部のコントロ
ール信号に応じて設定されたタイミングでＭＯＳＦＥＴ
をオン−オフ制御するタイミング制御回路１４０を備え
ている。タイミング制御回路１４０は、遅延回路１２１
〜１２６と、コントロール信号ＤＡＴＡ，（ＤＡＴ
Ａ）’により前記ＭＯＳＦＥＴをオン−オフ制御するパ
ルスを生成し出力バッファを構成するＭＯＳＦＥＴへ出
力する選択回路１３１，１３２とで構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＩＣの出力ドラ
イバ回路にかかり、特に、ＣＭＯＳ−ＩＣの出力ドライ
バ回路に関する。
イバ回路にかかり、特に、ＣＭＯＳ−ＩＣの出力ドライ
バ回路に関する。
【０００２】
【従来の技術】出力ドライバ回路は、装置間などの接続
に使われるインターフェイス回路として、装置内部間の
ものと比較して高い駆動能力が要求され、その要求を満
たすように作られている。しかし、高い駆動能力によっ
て装置内部のほかの回路に電源ノイズなどのトラブルを
起こすことがあり、その対策として、例えば、「特開昭
６４−２７０９２」，「特開昭６４−３４０１６」，
「特開平２−２４６４１９」などに記載されている。
に使われるインターフェイス回路として、装置内部間の
ものと比較して高い駆動能力が要求され、その要求を満
たすように作られている。しかし、高い駆動能力によっ
て装置内部のほかの回路に電源ノイズなどのトラブルを
起こすことがあり、その対策として、例えば、「特開昭
６４−２７０９２」，「特開昭６４−３４０１６」，
「特開平２−２４６４１９」などに記載されている。
【０００３】「特開昭６４−２７０９２」記載の発明
は、図４に示すように、タイミング制御回路５４０にお
いて、遅延回路５１１によって入力パルスＤＡＴＡを遅
延させ、出力バッファ１０１，１０２を構成するＭＯＳ
ＦＥＴ１１１，１１２，１１３，１１４を順次オン又は
オフにすることによって、ドライバ出力ＯＵＴＰＵＴの
立上がり，立ち下がりを鈍らせようとするものである。
これは、ドライバ出力のｄＩ／ｄｔを減少させて電源ノ
イズなどに対するトラブル対策がなされている。「特開
昭６４−３４０１６」記載の発明でも異なった回路構成
で同様の動作が実現されている。「特開平２−２４６４
１９」記載の発明では、入力パルスの遅延をＲＣ回路で
構成してほぼ同様のトラブル対策がなされている。
は、図４に示すように、タイミング制御回路５４０にお
いて、遅延回路５１１によって入力パルスＤＡＴＡを遅
延させ、出力バッファ１０１，１０２を構成するＭＯＳ
ＦＥＴ１１１，１１２，１１３，１１４を順次オン又は
オフにすることによって、ドライバ出力ＯＵＴＰＵＴの
立上がり，立ち下がりを鈍らせようとするものである。
これは、ドライバ出力のｄＩ／ｄｔを減少させて電源ノ
イズなどに対するトラブル対策がなされている。「特開
昭６４−３４０１６」記載の発明でも異なった回路構成
で同様の動作が実現されている。「特開平２−２４６４
１９」記載の発明では、入力パルスの遅延をＲＣ回路で
構成してほぼ同様のトラブル対策がなされている。
【０００４】
【発明が解決しようとする課題】一般に、電源ノイズな
どのトラブルは、その半導体ＩＣが使用される状況で異
なっている。これを模式的にあらわすと、図４のドライ
バ出力ＯＵＴＰＵＴにインダクタンスＬ及びキャパシタ
ンスＣがつながれ、出力ドライバ回路の出力インピーダ
ンスをＲとすると、そのトラブルは、これらＬ，Ｃ及び
Ｒで構成される回路の過渡現象によって表現される。出
力インピーダンスＲは、その出力ドライバ回路の固有の
値であるが、Ｌ，Ｃはその半導体ＩＣが使用される状況
で異なったものになっている。前述した出力ドライバ回
路は、ドライバ出力のスルーレートが所定の値になるよ
うに、作り込まれてしまっている。このような出力ドラ
イバ回路が組み込まれた半導体ＩＣをユーザ側でセット
に組み込んだ時に、ユーザ側でのパターン設計などによ
り、電源ノイズなどが予想以上に大きくなってしまうこ
とがある。このような場合、ユーザ側ではパターン設計
など設計変更が要求されることになり、機器開発上の負
担を増加させることになる、といった問題が生じてい
た。
どのトラブルは、その半導体ＩＣが使用される状況で異
なっている。これを模式的にあらわすと、図４のドライ
バ出力ＯＵＴＰＵＴにインダクタンスＬ及びキャパシタ
ンスＣがつながれ、出力ドライバ回路の出力インピーダ
ンスをＲとすると、そのトラブルは、これらＬ，Ｃ及び
Ｒで構成される回路の過渡現象によって表現される。出
力インピーダンスＲは、その出力ドライバ回路の固有の
値であるが、Ｌ，Ｃはその半導体ＩＣが使用される状況
で異なったものになっている。前述した出力ドライバ回
路は、ドライバ出力のスルーレートが所定の値になるよ
うに、作り込まれてしまっている。このような出力ドラ
イバ回路が組み込まれた半導体ＩＣをユーザ側でセット
に組み込んだ時に、ユーザ側でのパターン設計などによ
り、電源ノイズなどが予想以上に大きくなってしまうこ
とがある。このような場合、ユーザ側ではパターン設計
など設計変更が要求されることになり、機器開発上の負
担を増加させることになる、といった問題が生じてい
た。
【０００５】本発明は、前述した問題点に鑑み、ユーザ
側で出力のスルーレートの調節が可能なＩＣ用の出力ド
ライバ回路を提供することをその目的とする。
側で出力のスルーレートの調節が可能なＩＣ用の出力ド
ライバ回路を提供することをその目的とする。
【０００６】
【課題を解決するための手段】本発明の出力ドライバ回
路は、ＣＭＯＳ構成の出力バッファを複数有し、これら
の出力バッファの出力を接続してドライバ出力とし、出
力バッファを構成するＭＯＳＦＥＴを外部からの入力パ
ルスにより順次オン−オフ制御するタイミング制御回路
を備えてなる出力ドライバ回路において、タイミング制
御回路が、外部からのコントロール信号に応じて設定さ
れたタイミングでＭＯＳＦＥＴをオン−オフ制御するこ
とを特徴とする。
路は、ＣＭＯＳ構成の出力バッファを複数有し、これら
の出力バッファの出力を接続してドライバ出力とし、出
力バッファを構成するＭＯＳＦＥＴを外部からの入力パ
ルスにより順次オン−オフ制御するタイミング制御回路
を備えてなる出力ドライバ回路において、タイミング制
御回路が、外部からのコントロール信号に応じて設定さ
れたタイミングでＭＯＳＦＥＴをオン−オフ制御するこ
とを特徴とする。
【０００７】タイミング制御回路は、所定の時間入力パ
ルスを遅延させる複数の遅延回路と、コントロール信号
により遅延回路からの出力及び入力パルスから前記ＭＯ
ＳＦＥＴをオン−オフ制御するパルスを生成しＭＯＳＦ
ＥＴへ出力する選択回路とで構成しうる。
ルスを遅延させる複数の遅延回路と、コントロール信号
により遅延回路からの出力及び入力パルスから前記ＭＯ
ＳＦＥＴをオン−オフ制御するパルスを生成しＭＯＳＦ
ＥＴへ出力する選択回路とで構成しうる。
【０００８】また、タイミング制御回路は、所定の時間
入力パルスを遅延させるとともに複数段直列のＣＭＯＳ
インバータと、これらＣＭＯＳインバータの出力及び入
力パルスから前記ＭＯＳＦＥＴをオン−オフ制御するパ
ルスを生成しＭＯＳＦＥＴへ出力する選択回路と、ＣＭ
ＯＳインバータに供給される電源電圧をコントロール信
号により設定する電圧レギュレータとで構成しうる。
入力パルスを遅延させるとともに複数段直列のＣＭＯＳ
インバータと、これらＣＭＯＳインバータの出力及び入
力パルスから前記ＭＯＳＦＥＴをオン−オフ制御するパ
ルスを生成しＭＯＳＦＥＴへ出力する選択回路と、ＣＭ
ＯＳインバータに供給される電源電圧をコントロール信
号により設定する電圧レギュレータとで構成しうる。
【０００９】
【作用】外部からの入力パルスがあると、タイミング制
御回路によって制御されて出力バッファを構成するＭＯ
ＳＦＥＴが順次オンもしくはオフになることによって、
出力バッファの出力が「ハイ」又は「ロー」となる。ド
ライバ出力にはこれらの出力バッファの出力が接続され
ているので、ドライバ出力はこれらの出力バッファの出
力が加算されたものになる。そのため、ドライバ出力の
スルーレートは、タイミング制御回路のオン−オフ制御
に応じたものになる。このオン−オフ制御はコントロー
ル入力端子からの入力に応じてそのタイミングが設定さ
れるので、ドライバ出力のスルーレートはコントロール
信号によって調節されることになる。
御回路によって制御されて出力バッファを構成するＭＯ
ＳＦＥＴが順次オンもしくはオフになることによって、
出力バッファの出力が「ハイ」又は「ロー」となる。ド
ライバ出力にはこれらの出力バッファの出力が接続され
ているので、ドライバ出力はこれらの出力バッファの出
力が加算されたものになる。そのため、ドライバ出力の
スルーレートは、タイミング制御回路のオン−オフ制御
に応じたものになる。このオン−オフ制御はコントロー
ル入力端子からの入力に応じてそのタイミングが設定さ
れるので、ドライバ出力のスルーレートはコントロール
信号によって調節されることになる。
【００１０】ここで、タイミング制御回路が、遅延回路
及び選択回路からなる構成をとっていると、外部からの
入力パルスは遅延回路で遅延され、それぞれの遅延回路
で遅延された入力パルスから選択回路で制御パルスが生
成されＭＯＳＦＥＴへ出力される。この選択回路での遅
延された入力パルスの選択は、コントロール信号により
設定されているので、このコントロール信号によって調
節されることになる。
及び選択回路からなる構成をとっていると、外部からの
入力パルスは遅延回路で遅延され、それぞれの遅延回路
で遅延された入力パルスから選択回路で制御パルスが生
成されＭＯＳＦＥＴへ出力される。この選択回路での遅
延された入力パルスの選択は、コントロール信号により
設定されているので、このコントロール信号によって調
節されることになる。
【００１１】また、タイミング制御回路が、ＣＭＯＳイ
ンバータ，選択回路及び電圧レギュレータからなる構成
をとっていると、外部からの入力パルスはＣＭＯＳイン
バータで遅延されてＭＯＳＦＥＴへ出力される。このＣ
ＭＯＳインバータでの遅延時間は、ＣＭＯＳインバータ
に供給される電源電圧によって決まるので、この電源電
圧を設定しているコントロール信号によって調節される
ことになる。
ンバータ，選択回路及び電圧レギュレータからなる構成
をとっていると、外部からの入力パルスはＣＭＯＳイン
バータで遅延されてＭＯＳＦＥＴへ出力される。このＣ
ＭＯＳインバータでの遅延時間は、ＣＭＯＳインバータ
に供給される電源電圧によって決まるので、この電源電
圧を設定しているコントロール信号によって調節される
ことになる。
【００１２】
【実施例】本発明の実施例を図１乃至図３を用いて説明
する。図１には、本発明の第１実施例の出力ドライバ回
路が示されている。
する。図１には、本発明の第１実施例の出力ドライバ回
路が示されている。
【００１３】この図１の出力ドライバ回路は、ＣＭＯＳ
構成の出力バッファ１０１，１０２と、出力バッファ１
０１，１０２を構成するＭＯＳＦＥＴ１１１，１１２，
１１３，１１４をオン−オフ制御するタイミング制御回
路１４０とを備えている。
構成の出力バッファ１０１，１０２と、出力バッファ１
０１，１０２を構成するＭＯＳＦＥＴ１１１，１１２，
１１３，１１４をオン−オフ制御するタイミング制御回
路１４０とを備えている。
【００１４】出力バッファ１０１，１０２は、それらの
出力が並列に接続されている。この並列につながれた出
力はドライバ出力ＯＵＴとして出力される。ＭＯＳＦＥ
Ｔ１１１，１１３は、Ｐチャンネルタイプであるので、
そのゲート入力がハイのときオフ、ローのときオンであ
る。また、ＭＯＳＦＥＴ１１２，１１４は、Ｎチャンネ
ルタイプであるので、そのゲート入力がハイのときオ
ン、ローのときオフである。
出力が並列に接続されている。この並列につながれた出
力はドライバ出力ＯＵＴとして出力される。ＭＯＳＦＥ
Ｔ１１１，１１３は、Ｐチャンネルタイプであるので、
そのゲート入力がハイのときオフ、ローのときオンであ
る。また、ＭＯＳＦＥＴ１１２，１１４は、Ｎチャンネ
ルタイプであるので、そのゲート入力がハイのときオ
ン、ローのときオフである。
【００１５】タイミング制御回路１４０は、入力パルス
ＤＡＴＡと入力パルスＤＡＴＡがタイミング制御された
入力パルス（ＤＡＴＡ）’とを入力し、図２に示すよう
なタイミングのパルスを生成し、ＭＯＳＦＥＴ１１１，
１１２，１１３，１１４を順次オン−オフ制御するもの
である。タイミング制御回路１４０は、遅延回路１２１
〜１２６と、選択回路１３１，１３２と、インバータ１
５１，１５２とで構成されている。遅延回路１２１〜１
２６は、それぞれ所定の時間入力パルスＤＡＴＡを遅延
させるものである。選択回路１３１は、遅延回路１２１
〜１２３で遅延された入力パルスＤＡＴＡからＭＯＳＦ
ＥＴ１１３をオン−オフ制御する制御パルスを生成しＭ
ＯＳＦＥＴ１１３へ出力する。選択回路１３２は、遅延
回路１２４〜１２６で遅延された入力パルスＤＡＴＡか
らＭＯＳＦＥＴ１１４をオン−オフ制御する制御パルス
を生成しＭＯＳＦＥＴ１１４へ出力する。選択回路１３
１，１３２は、マルチプレクサ及びＮＡＮＤゲート若し
くはＮＯＲゲートで構成されている。
ＤＡＴＡと入力パルスＤＡＴＡがタイミング制御された
入力パルス（ＤＡＴＡ）’とを入力し、図２に示すよう
なタイミングのパルスを生成し、ＭＯＳＦＥＴ１１１，
１１２，１１３，１１４を順次オン−オフ制御するもの
である。タイミング制御回路１４０は、遅延回路１２１
〜１２６と、選択回路１３１，１３２と、インバータ１
５１，１５２とで構成されている。遅延回路１２１〜１
２６は、それぞれ所定の時間入力パルスＤＡＴＡを遅延
させるものである。選択回路１３１は、遅延回路１２１
〜１２３で遅延された入力パルスＤＡＴＡからＭＯＳＦ
ＥＴ１１３をオン−オフ制御する制御パルスを生成しＭ
ＯＳＦＥＴ１１３へ出力する。選択回路１３２は、遅延
回路１２４〜１２６で遅延された入力パルスＤＡＴＡか
らＭＯＳＦＥＴ１１４をオン−オフ制御する制御パルス
を生成しＭＯＳＦＥＴ１１４へ出力する。選択回路１３
１，１３２は、マルチプレクサ及びＮＡＮＤゲート若し
くはＮＯＲゲートで構成されている。
【００１６】マルチプレクサ１６２，１６４は、遅延回
路１２１〜１２３又は遅延回路１２４〜１２６の出力の
内からコントロール信号ＣＯＮＴに応じたものを選択し
出力する。ＮＡＮＤゲート１６１は、マルチプレクサ１
６２の出力と入力パルスＤＡＴＡとからＭＯＳＦＥＴ１
１３をオン−オフ制御する制御パルスを生成しＭＯＳＦ
ＥＴ１１３へ出力する。ＮＯＲゲート１６３は、マルチ
プレクサ１６４の出力と入力パルスＤＡＴＡとからＭＯ
ＳＦＥＴ１１４をオン−オフ制御する制御パルスを生成
しＭＯＳＦＥＴ１１４へ出力する。図ではマルチプレク
サ１６２，１６４へのコントロール信号ＣＯＮＴは、別
々に描いてあるが同じ場合もある。
路１２１〜１２３又は遅延回路１２４〜１２６の出力の
内からコントロール信号ＣＯＮＴに応じたものを選択し
出力する。ＮＡＮＤゲート１６１は、マルチプレクサ１
６２の出力と入力パルスＤＡＴＡとからＭＯＳＦＥＴ１
１３をオン−オフ制御する制御パルスを生成しＭＯＳＦ
ＥＴ１１３へ出力する。ＮＯＲゲート１６３は、マルチ
プレクサ１６４の出力と入力パルスＤＡＴＡとからＭＯ
ＳＦＥＴ１１４をオン−オフ制御する制御パルスを生成
しＭＯＳＦＥＴ１１４へ出力する。図ではマルチプレク
サ１６２，１６４へのコントロール信号ＣＯＮＴは、別
々に描いてあるが同じ場合もある。
【００１７】つぎに、この出力ドライバ回路の動作につ
いて説明する。ここで、図２（ａ）のような波形の入力
パルスＤＡＴＡとこれが波形制御された図２（ｂ）のよ
うな波形の入力パルス（ＤＡＴＡ）’が入力されるもの
として説明する。
いて説明する。ここで、図２（ａ）のような波形の入力
パルスＤＡＴＡとこれが波形制御された図２（ｂ）のよ
うな波形の入力パルス（ＤＡＴＡ）’が入力されるもの
として説明する。
【００１８】まず、入力パルスＤＡＴＡは、インバータ
１５１を介してＭＯＳＦＥＴ１１１のゲートへ図２
（ｃ）のような波形のパルスとして出力される。また、
遅延回路１２１〜１２３で遅延され選択回路１３１へ出
力される。遅延回路１２１〜１２３の出力は、マルチプ
レクサ１６２で選択される。ここで、コントロール信号
ＣＯＮＴにより遅延時間Ｄ１だけ遅延したものが選択さ
れているものとすると、選択回路の出力即ちＭＯＳＦＥ
Ｔ１１３のゲート入力は、図２（ｅ）のような波形のパ
ルスになる。一方、入力パルス（ＤＡＴＡ）’は、イン
バータ１５２を介してＭＯＳＦＥＴ１１２のゲートへ図
２（ｄ）のような波形のパルスとして出力される。ま
た、遅延回路１２４〜１２６で遅延され選択回路１３２
へ出力される。遅延回路１２４〜１２６の出力は、マル
チプレクサ１６４で選択され，選択回路の出力即ちＭＯ
ＳＦＥＴ１１４のゲート入力は、図２（ｆ）のような波
形のパルスになる。入力パルスＤＡＴＡの立上がり時に
は、出力バッファ１０１は直ちにハイになる。出力バッ
ファ１０２は、ハイインピーダンス状態になり、遅延時
間Ｄ１だけ遅れてハイになる。入力パルスＤＡＴＡの立
下がり時には、出力バッファ１０１は直ちにローにな
る。出力バッファ１０２は、ハイインピーダンス状態に
なり、遅延時間Ｄ２だけ遅れてローになる。これら出力
バッファ１０１，１０２の出力をあわせたドライバ出力
ＯＵＴは、入力パルスの変化するときにその負荷の駆動
能力が段階的に大きくなるようになっている。これによ
って入力パルスの変化するときにＭＯＳＦＥＴ１１１〜
１１４を通りグランド線或いは電源線に流れる電流の変
化を和らげ、電源ノイズなどのトラブルの発生を押さえ
ている。この入力パルスの変化するときのグランド線，
電源線などに流れる電流の変化は、その組み込み状態に
よるので、ユーザ側でコントロール信号ＣＯＮＴで最適
な遅延時間Ｄ１及びＤ２を選択することで、その組み込
み状態に応じた動作が可能になり、電源ノイズなどのト
ラブルの発生を十分に押さえうる。
１５１を介してＭＯＳＦＥＴ１１１のゲートへ図２
（ｃ）のような波形のパルスとして出力される。また、
遅延回路１２１〜１２３で遅延され選択回路１３１へ出
力される。遅延回路１２１〜１２３の出力は、マルチプ
レクサ１６２で選択される。ここで、コントロール信号
ＣＯＮＴにより遅延時間Ｄ１だけ遅延したものが選択さ
れているものとすると、選択回路の出力即ちＭＯＳＦＥ
Ｔ１１３のゲート入力は、図２（ｅ）のような波形のパ
ルスになる。一方、入力パルス（ＤＡＴＡ）’は、イン
バータ１５２を介してＭＯＳＦＥＴ１１２のゲートへ図
２（ｄ）のような波形のパルスとして出力される。ま
た、遅延回路１２４〜１２６で遅延され選択回路１３２
へ出力される。遅延回路１２４〜１２６の出力は、マル
チプレクサ１６４で選択され，選択回路の出力即ちＭＯ
ＳＦＥＴ１１４のゲート入力は、図２（ｆ）のような波
形のパルスになる。入力パルスＤＡＴＡの立上がり時に
は、出力バッファ１０１は直ちにハイになる。出力バッ
ファ１０２は、ハイインピーダンス状態になり、遅延時
間Ｄ１だけ遅れてハイになる。入力パルスＤＡＴＡの立
下がり時には、出力バッファ１０１は直ちにローにな
る。出力バッファ１０２は、ハイインピーダンス状態に
なり、遅延時間Ｄ２だけ遅れてローになる。これら出力
バッファ１０１，１０２の出力をあわせたドライバ出力
ＯＵＴは、入力パルスの変化するときにその負荷の駆動
能力が段階的に大きくなるようになっている。これによ
って入力パルスの変化するときにＭＯＳＦＥＴ１１１〜
１１４を通りグランド線或いは電源線に流れる電流の変
化を和らげ、電源ノイズなどのトラブルの発生を押さえ
ている。この入力パルスの変化するときのグランド線，
電源線などに流れる電流の変化は、その組み込み状態に
よるので、ユーザ側でコントロール信号ＣＯＮＴで最適
な遅延時間Ｄ１及びＤ２を選択することで、その組み込
み状態に応じた動作が可能になり、電源ノイズなどのト
ラブルの発生を十分に押さえうる。
【００１９】つぎに、本発明の第２実施例について説明
する。図３には、本発明の第２実施例の出力ドライバ回
路が示されている。
する。図３には、本発明の第２実施例の出力ドライバ回
路が示されている。
【００２０】この図３の出力ドライバ回路では、タイミ
ング制御回路３４０が、直列に接続されたＣＭＯＳイン
バータ３０１〜３０２，３０３〜３０４と、ＮＡＮＤゲ
ート１６１と、ＮＯＲゲート１６２と、ＣＭＯＳインバ
ータ３０１〜３０２，３０３〜３０４とを備え、グラン
ドとの間にＭＯＳＦＥＴ３１１，３１２が設けられてい
る。ＣＭＯＳインバータでは、一般に、その遅延時間は
電源電圧に依存し、電源電圧が高いほど遅延時間は小さ
く、電源電圧が低いほど遅延時間は大きい。この図３の
出力ドライバ回路は、この性質を利用し、ＭＯＳＦＥＴ
３１１，３１２によってＣＭＯＳインバータ３０１〜３
０２，３０３〜３０４にかかる電源電圧を調整しようと
するものである。
ング制御回路３４０が、直列に接続されたＣＭＯＳイン
バータ３０１〜３０２，３０３〜３０４と、ＮＡＮＤゲ
ート１６１と、ＮＯＲゲート１６２と、ＣＭＯＳインバ
ータ３０１〜３０２，３０３〜３０４とを備え、グラン
ドとの間にＭＯＳＦＥＴ３１１，３１２が設けられてい
る。ＣＭＯＳインバータでは、一般に、その遅延時間は
電源電圧に依存し、電源電圧が高いほど遅延時間は小さ
く、電源電圧が低いほど遅延時間は大きい。この図３の
出力ドライバ回路は、この性質を利用し、ＭＯＳＦＥＴ
３１１，３１２によってＣＭＯＳインバータ３０１〜３
０２，３０３〜３０４にかかる電源電圧を調整しようと
するものである。
【００２１】ＮＡＮＤゲート１６１は、ＣＭＯＳインバ
ータ３０１〜３０２の出力及び入力パルスＤＡＴＡから
ＭＯＳＦＥＴ１１３をオン−オフ制御するパルスを生成
しＭＯＳＦＥＴ１１３へ出力する。ＮＯＲゲート１６２
は、ＣＭＯＳインバータ３０３〜３０４の出力及び入力
パルス（ＤＡＴＡ）’からＭＯＳＦＥＴ１１３をオン−
オフ制御するパルスを生成しＭＯＳＦＥＴ１１４へ出力
する。ＭＯＳＦＥＴ３１１，３１２は、ＣＭＯＳインバ
ータ３０１〜３０２，３０３〜３０４に供給される電源
電圧をコントロール電圧Ｖref により設定する電圧レギ
ュレータとして機能している。
ータ３０１〜３０２の出力及び入力パルスＤＡＴＡから
ＭＯＳＦＥＴ１１３をオン−オフ制御するパルスを生成
しＭＯＳＦＥＴ１１３へ出力する。ＮＯＲゲート１６２
は、ＣＭＯＳインバータ３０３〜３０４の出力及び入力
パルス（ＤＡＴＡ）’からＭＯＳＦＥＴ１１３をオン−
オフ制御するパルスを生成しＭＯＳＦＥＴ１１４へ出力
する。ＭＯＳＦＥＴ３１１，３１２は、ＣＭＯＳインバ
ータ３０１〜３０２，３０３〜３０４に供給される電源
電圧をコントロール電圧Ｖref により設定する電圧レギ
ュレータとして機能している。
【００２２】この出力ドライバ回路の動作は、遅延時間
がコントロール電圧Ｖref により設定されている点が異
なるだけで、前述した第１実施例とほぼ同様である。ユ
ーザ側でコントロール電圧Ｖref で最適な遅延時間を設
定して、その組み込み状態に応じた動作が可能になり、
電源ノイズなどのトラブルの発生を十分に押さえられ
る。この場合、遅延時間が連続的に調節でき、また、遅
延時間調節のための端子が一つでよいという利点があ
る。
がコントロール電圧Ｖref により設定されている点が異
なるだけで、前述した第１実施例とほぼ同様である。ユ
ーザ側でコントロール電圧Ｖref で最適な遅延時間を設
定して、その組み込み状態に応じた動作が可能になり、
電源ノイズなどのトラブルの発生を十分に押さえられ
る。この場合、遅延時間が連続的に調節でき、また、遅
延時間調節のための端子が一つでよいという利点があ
る。
【００２３】
【発明の効果】以上、本発明によると、タイミング制御
回路が、外部からのコントロール信号に応じて設定され
たタイミングで出力バッファを構成するＭＯＳＦＥＴを
オン−オフ制御することによって、ユーザ側でコントロ
ール信号などで最適な遅延時間を選択することで、その
組み込み状態に応じた動作が可能になり、電源ノイズな
どのトラブルの発生を十分に押さえることができる。
回路が、外部からのコントロール信号に応じて設定され
たタイミングで出力バッファを構成するＭＯＳＦＥＴを
オン−オフ制御することによって、ユーザ側でコントロ
ール信号などで最適な遅延時間を選択することで、その
組み込み状態に応じた動作が可能になり、電源ノイズな
どのトラブルの発生を十分に押さえることができる。
【図１】本発明の第１実施例を示す図。
【図２】入力パルスと出力バッファを構成するＭＯＳＦ
ＥＴのゲート入力のタイミングチャート。
ＥＴのゲート入力のタイミングチャート。
【図３】本発明の第２実施例を示す図。
【図４】従来例を示す図。
１４０…タイミング制御回路
１０１…出力バッファ
１０２…出力バッファ
１０３…出力バッファ
１０４…出力バッファ
１１１…ＭＯＳＦＥＴ
１１２…ＭＯＳＦＥＴ
１１３…ＭＯＳＦＥＴ
１１４…ＭＯＳＦＥＴ
１２１…遅延回路
１２２…遅延回路
１２３…遅延回路
１２４…遅延回路
１２５…遅延回路
１２６…遅延回路
１３１…選択回路
１３２…選択回路
３０１…ＣＭＯＳインバータ
３０２…ＣＭＯＳインバータ
３０３…ＣＭＯＳインバータ
３０４…ＣＭＯＳインバータ
３１１…ＭＯＳＦＥＴ
３１２…ＭＯＳＦＥＴ
３４０…タイミング制御回路
ＤＡＴＡ…入力パルス
（ＤＡＴＡ）’…入力パルス
ＯＵＴ…ドライバ出力
Claims (3)
- 【請求項１】 ＣＭＯＳ構成の出力バッファを複数有
し、これらの出力バッファの出力を接続してドライバ出
力とし、前記出力バッファを構成するＭＯＳＦＥＴを外
部からの入力パルスにより順次オン−オフ制御するタイ
ミング制御回路を備えてなる出力ドライバ回路におい
て、前記タイミング制御回路が、外部からのコントロー
ル信号に応じて設定されたタイミングで前記ＭＯＳＦＥ
Ｔをオン−オフ制御することを特徴とする出力ドライバ
回路。 - 【請求項２】 前記タイミング制御回路が、所定の時間
前記入力パルスを遅延させる複数の遅延回路と、前記コ
ントロール信号により前記遅延回路からの出力及び前記
入力パルスから前記ＭＯＳＦＥＴをオン−オフ制御する
パルスを生成し前記ＭＯＳＦＥＴへ出力する選択回路と
を備えたことを特徴とする請求項１記載の出力ドライバ
回路。 - 【請求項３】 前記タイミング制御回路が、所定の時間
前記入力パルスを遅延させるとともに複数段直列のＣＭ
ＯＳインバータと、これらＣＭＯＳインバータの出力及
び前記入力パルスから前記ＭＯＳＦＥＴをオン−オフ制
御するパルスを生成し前記ＭＯＳＦＥＴへ出力する選択
回路と、前記ＣＭＯＳインバータに供給される電源電圧
を前記コントロール信号により設定する電圧レギュレー
タとを備えたことを特徴とする請求項１記載の出力ドラ
イバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158855A JPH0514167A (ja) | 1991-06-28 | 1991-06-28 | 出力ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158855A JPH0514167A (ja) | 1991-06-28 | 1991-06-28 | 出力ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514167A true JPH0514167A (ja) | 1993-01-22 |
Family
ID=15680881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158855A Pending JPH0514167A (ja) | 1991-06-28 | 1991-06-28 | 出力ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514167A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6222403B1 (en) | 1998-06-02 | 2001-04-24 | Nec Corporation | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
| JP2002319856A (ja) * | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 半導体集積回路装置 |
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| JP2011501825A (ja) * | 2007-10-18 | 2011-01-13 | エムシー テクノロジー カンパニー リミテッド | 電圧増幅出力回路およびこれを使用した表示装置の駆動装置 |
-
1991
- 1991-06-28 JP JP3158855A patent/JPH0514167A/ja active Pending
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