JP2008035071A - 出力ドライブ回路及びこれを備えたデジタルカメラ - Google Patents
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Abstract
【課題】電源電圧や温度の変動、あるいはプロセスのばらつきなどの影響を受ける環境においても信号の遅延を十分に抑制ししかも不要輻射等のノイズも十分に抑制することが可能な出力ドライブ回路を提供する。
【解決手段】出力信号の立ち上がり又は立ち下がりの開始から所定の期間は高出力バッファ２００を非駆動にすると共に低出力バッファ２０１を駆動し、前記所定の期間の後で高出力バッファ２００を駆動するＮＡＮＤゲート１２、ＮＯＲゲート１３と、前記所定の期間を決定するために前記所定の期間に対応する遅延時間だけ入力信号を遅延して出力する遅延回路７と、周期的に変化する所定のクロック信号に基づいて遅延回路７の遅延時間を制御するための制御信号を生成するＤＬＬ８とを備える。
【選択図】図１
【解決手段】出力信号の立ち上がり又は立ち下がりの開始から所定の期間は高出力バッファ２００を非駆動にすると共に低出力バッファ２０１を駆動し、前記所定の期間の後で高出力バッファ２００を駆動するＮＡＮＤゲート１２、ＮＯＲゲート１３と、前記所定の期間を決定するために前記所定の期間に対応する遅延時間だけ入力信号を遅延して出力する遅延回路７と、周期的に変化する所定のクロック信号に基づいて遅延回路７の遅延時間を制御するための制御信号を生成するＤＬＬ８とを備える。
【選択図】図１
Description
本発明は、出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路に関する。
デジタルカメラ等の電子機器に用いられる出力ドライブ回路は、例えば半導体集積回路の内部に搭載され、信号の電流や電力を増幅するために用いられる。
ところで、通信機器等の高速化や低電圧化に伴って、近年では出力ドライブ回路から出力される出力信号が発生する不要輻射ノイズ(ＥＭＩ)に対する対策を講じる必要が生じている。すなわち、出力信号に含まれる様々な高調波成分によって生じる不要輻射ノイズの影響により、信号のＳ／Ｎ（信号対雑音比）が悪化したり、スイッチングノイズやリンギングが発生する原因となる。従って、不要輻射ノイズを対策しつつ、しかも信号遅延をなるべく小さく抑えることが可能な出力ドライブ回路が必要になっている。
このような不要輻射ノイズを低減するために、従来、低出力のバッファと高出力のバッファとを用いたドライブ回路が存在している。すなわち、電流容量の小さい低出力のバッファだけで駆動することにより、出力信号波形の立ち上がりや立ち下がりの初期あるいは終盤における変化速度を緩やかにして高調波の発生を抑制できるので、スイッチングノイズやリンギングノイズの発生を抑制できる。また、出力信号波形の立ち上がりや立ち下がりの中盤で電流容量の大きい高出力のバッファを用いることにより、信号遅延の発生を抑制できる。つまり、低出力のバッファと高出力のバッファとを複合的に組み合わせて使用することにより、不要輻射ノイズを対策しつつ、しかも信号遅延をなるべく小さく抑えることが可能になる。
上述のようなＥＭＩ対策を施した従来の出力ドライブ回路の構成例が図１２に示されている。図１２を参照すると、この出力ドライブ回路には低出力のバッファ２０１と、高出力のバッファ２０２と、検知回路３と、遅延回路５１と、遅延比較・高出力バッファ制御回路５２とが備わっている。また、この出力ドライブ回路の出力端子Ｖｏには出力負荷Ｃｏが接続されている。
低出力のバッファ２０１及び高出力のバッファ２０２は、ＣＭＯＳ構成になっており、各々の出力は高レベルＨの状態と、低レベルＬの状態と、高インピーダンスの状態とのいずれかの状態になる。検知回路３は、出力電圧を検知する。遅延回路５１は、高出力のバッファ２０２を制御する際の遅延時間を決定するために利用される。遅延比較・高出力バッファ制御回路５２は、高出力のバッファ２０２を制御するために利用される。
出力ドライブ回路の入力端子に印加される入力信号ＩＮは、二値信号であり、高レベルＨ又は低レベルＬの電圧として現れる。この入力信号ＩＮは、低出力のバッファ２０１の入力と、遅延回路５１の入力と、遅延比較・高出力バッファ制御回路５２の入力とにそれぞれ印加される。
検知回路３は、出力端子Ｖｏの電圧を閾値である低側基準電圧Ｖ１及び高側基準電圧Ｖ２とそれぞれ比較し、比較結果の値を遅延比較・高出力バッファ制御回路５２に出力する。ここで、低側基準電圧Ｖ１は、'Ｌ'レベルとする基準接地電圧(０Ｖ)よりも高い電位であり、高側基準電圧Ｖ２は'Ｈ'レベルとする電源電圧(ＶＤＤ)よりも低い電位である。
検知回路３は、出力端子Ｖｏの電圧を閾値である低側基準電圧Ｖ１及び高側基準電圧Ｖ２とそれぞれ比較し、比較結果の値を遅延比較・高出力バッファ制御回路５２に出力する。ここで、低側基準電圧Ｖ１は、'Ｌ'レベルとする基準接地電圧(０Ｖ)よりも高い電位であり、高側基準電圧Ｖ２は'Ｈ'レベルとする電源電圧(ＶＤＤ)よりも低い電位である。
遅延比較・高出力バッファ制御回路５２は、入力信号ＩＮの状態と、遅延回路５１及び検知回路３の出力とに応じて、高出力のバッファ２０２を駆動し、高出力のバッファ２０２の出力に高レベルＨの信号又は低レベルＬの信号を出力するか、あるいはディスエーブル状態（出力が高インピーダンスの状態）に制御する。入力信号ＩＮに変化がない定常状態においては、高出力のバッファ２０２はディスエーブル状態に制御される。
図１２に示した出力ドライブ回路の動作例が図１３に示されている。図１３において、（Ａ）は出力端子Ｖｏの信号波形の立ち上がりにおける動作タイミング及び波形を表しており、（Ｂ）は出力端子Ｖｏの信号波形の立ち下がりにおける動作タイミング及び波形を表している。また、図１３において横軸は時間を表し、縦軸は電圧を表している。
図１２に示した出力ドライブ回路の動作例が図１３に示されている。図１３において、（Ａ）は出力端子Ｖｏの信号波形の立ち上がりにおける動作タイミング及び波形を表しており、（Ｂ）は出力端子Ｖｏの信号波形の立ち下がりにおける動作タイミング及び波形を表している。また、図１３において横軸は時間を表し、縦軸は電圧を表している。
信号波形の立ち上がりにおいては、入力信号ＩＮが'Ｌ'レベルから'Ｈ'レベルへ変化すると、低出力バッファ２０１は直ちに'Ｈ'を出力するが、遅延回路５１により定まる遅延時間が経過するまでは遅延回路５１の出力は'Ｌ'レベルである。また、遅延回路５１の出力が'Ｌ'レベルの間は、高出力バッファ２０２がディスエーブル状態になるように遅延比較・高出力バッファ制御回路５２が制御する。
そのため、立ち上がりの開始から遅延時間が経過するまでは、出力端子Ｖｏは低出力バッファ２０１のみで駆動されることになり、低出力バッファ２０１は電流容量が小さいので、接続された出力負荷Ｃｏの容量レベルにもよるが、図１３（Ａ）に示すように、出力端子Ｖｏの電圧波形は緩やかな速度で立ち上がる。
そして、遅延回路５１により定まる遅延時間ｔｄが経過すると、遅延回路５１の出力は'Ｈ'に変化し、このとき検知回路３により出力端子Ｖｏの電位が低側基準電圧Ｖ１に達していないと判断されると、遅延比較・高出力バッファ制御回路５２は高出力バッファ２０２に対し、イネーブル信号を出力する。これにより高出力バッファ２０２の出力が'Ｈ'側に駆動され、高出力バッファ２０２の出力する電流により出力端子Ｖｏの信号波形は急速に立ち上がる。
また、検知回路３により出力端子Ｖｏの電位が高側基準電圧Ｖ２に達したと判断されると、遅延比較・高出力バッファ制御回路５２は、定常状態に至ったと判定し、高出力バッファ２０２をディスエーブル状態に制御する。高出力バッファ２０２をディスエーブル状態に切り替えた時刻をｔ１とすると、時刻ｔ１以降は出力端子Ｖｏは低出力バッファ２０１だけを用いて'Ｈ'側に駆動されるので、時刻ｔ１以降の波形の立ち上がり速度は再び緩やかになり、図１３（Ａ）に示すように緩やかな立上り速度で電源電圧ＶＤＤまで至る。
一方、信号波形の立ち下がりにおいては、入力信号ＩＮが'Ｈ'レベルから'Ｌ'レベルへ変化すると低出力バッファ２０１は直ちに'Ｌ'を出力する。また、遅延回路５１により定まる遅延時間が経過するまでは遅延回路５１の出力は'Ｈ'レベルである。また、遅延回路５１の出力が'Ｈ'レベルの間は、高出力バッファ２０２はまだディスエーブル状態に制御される。そのため、立ち下がり開始直後は、出力端子Ｖｏは低出力バッファ２０１のみにより駆動され、低出力バッファ２０１は電流容量が小さいので、出力負荷Ｃｏの容量レベルに依存した緩やかな速度で、図１３（Ｂ）に示すようにＶｏの波形が立下り始める。
そして、遅延回路５１により定まる遅延時間ｔｄが経過すると、遅延回路５１の出力は'Ｌ'に変化し、このとき検知回路３によって出力端子Ｖｏの電位が高側基準電圧Ｖ２に達していないと判断されると、遅延比較・高出力バッファ制御回路５２は高出力バッファ２０２に対し、イネーブル信号を出力する。これにより高出力バッファ２０２の出力が'Ｌ'側に駆動され、高出力バッファ２０２の電流によって出力端子Ｖｏの信号波形は急速に立ち下がる。
また、検知回路３によって出力端子Ｖｏの電位が低側基準電圧Ｖ１に達したことが検知されると、遅延比較・高出力バッファ制御回路５２は、定常状態に至ったと判定し、高出力バッファ２０２をディスエーブル状態に制御する。高出力バッファ２０２をディスエーブル状態に切り替えた時刻をｔ２とすると、時刻ｔ２以降は出力端子Ｖｏは低出力バッファ２０１のみによって'Ｌ'側に駆動され、低出力バッファ２０１の電流容量が小さいので、図１３（Ｂ）に示すように出力端子Ｖｏの電圧波形は緩やかな立下り速度で接地電位に至る。
一般的な出力ドライブ回路を用いて２値信号の入力信号を増幅する場合、２値信号のレベルが低レベルＬから高レベルＨに又はその逆に変化する際に、出力端子に流れる電流がピークレベルになり、大きなピーク電流によって電源ラインや接地ラインにリンギングノイズが現れる。しかし、図１３に示すような制御を実施することにより、信号レベルが切り替わる際のピーク電流を抑制することができ、これによりリンギングノイズを低減できる。また、出力端子Ｖｏに現れる出力信号は波形が滑らかであり、この出力信号に含まれる高調波成分が少ないので、信号線からが発生する不要輻射ノイズは低減される。
また、遅延回路５１により定まる遅延時間ｔｄが経過すると、つまり立ち上がり又は立ち下がりの初期段階が終了すると、電流容量の大きい高出力バッファ２０２を駆動する状態に切り替えるので、それ以降は出力信号の変化が早くなり、立ち上がり又は立ち下がりの遅延時間は最小限に抑制される。従って、出力信号の波形を滑らかにするだけでなく、それによって生じる信号の遅延も抑制できる。
また、この出力信号の電位が次の基準電位レベルに達すると、高出力バッファ２０２は再びディスエーブル状態になり、立ち上がり又は立ち下がりの最終段階は、低出力バッファ２０１だけで駆動されるので、出力信号の変位速度は再び緩やかになり、電源ラインあるいは接地ラインに生じるリンギングノイズが低減される。
図１２に示した出力ドライブ回路を用いる場合には、低出力バッファ２０１及び高出力バッファ２０２を使い分けることにより、最適な使用条件においては、上述のように出力信号の遅延を抑制しつつ、出力信号の波形が滑らかになるように制御することが可能である。
しかし、常に最適な使用条件で制御できるとは限らない。例えば、遅延回路５１によって決定される遅延時間が最適な時間からずれている場合には、最適な制御を実施することができず、不要輻射ノイズを十分に抑制できない。
遅延回路５１としては、一般的に図１４に示すような構成の回路が用いられる。図１４に示す遅延回路は、直列に接続された複数のインバータＩＮＶ２０＿１、ＩＮＶ２０＿２、・・・と、それらの出力に接続された複数の負荷容量Ｃ２０＿１、Ｃ２０＿２、・・・とで構成されている。各インバータＩＮＶ２０＿１、ＩＮＶ２０＿２、・・・の出力する電流は負荷容量Ｃ２０＿１、Ｃ２０＿２、・・・の大きさに比べて小さいので、負荷容量Ｃ２０＿１、Ｃ２０＿２、・・・の充放電にある程度の時間がかかり、この時間に応じて信号が遅延されるので、信号がこの遅延回路に入力されてからその出力に現れるまでに時間的な遅延が発生する。この時間の長さが遅延時間である。
ところが、一般的な遅延回路においては、例えば電源電圧や温度、プロセスのばらつきなどの様々な条件の変化によって遅延時間が変動する。従って、一般的な構成の遅延回路を用いて出力ドライブ回路を制御する場合には、遅延時間の変動に伴って制御の内容も変動してしまう。例えば、遅延回路の遅延時間が設計値に比べて長くなりすぎると、高出力バッファの起動のタイミングが遅れ、出力ドライブ回路を通過する信号の遅延時間が要求される条件を満たさなくなる。逆に、遅延回路の遅延時間が設計値に比べて短くなりすぎると、遅延時間経過時点での出力信号の電位レベルが低くなり、高出力バッファ２０２が駆動されたときのリンギングノイズや不要輻射ノイズを十分に抑制することができず、ＥＭＩ対策を施さない出力ドライブ回路とほとんど差がなくなる。
また、図１２に示すような従来の出力ドライブ回路では、高出力バッファ２０２を制御するために、遅延回路５１と、検知回路３と、遅延比較・高出力バッファ制御回路５２とを設ける必要があるので、回路構成が複雑になるのは避けられず、回路規模も増大してしまう。
本発明は、電源電圧や温度の変動、あるいはプロセスのばらつきなどの影響を受ける環境においても、信号の遅延を十分に抑制し、しかも不要輻射等のノイズも十分に抑制することが可能な出力ドライブ回路を提供することを目的とする。
（１）出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路であって、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から第１の期間は、前記高出力バッファを非駆動状態とし、前記第１の期間の後の第２の期間で前記高出力バッファを駆動する高出力バッファ駆動手段を備え、前記第１の期間を決定するために、前記第１の期間に対応する遅延時間だけ前記入力信号を遅延して出力する遅延回路と、周期的に変化する所定のクロック信号に基づいて、前記遅延時間を制御するための制御信号を生成する制御信号生成手段とを備え、前記高出力バッファ駆動手段は、前記遅延回路から出力される信号と前記入力信号とに基づいて、前記高出力バッファを駆動する出力ドライブ回路。
（２）（１）記載の出力ドライブ回路であって、前記遅延回路が、前記制御信号に応じて遅延量が制御される第１の遅延素子を複数個、直列に接続して構成され、前記制御信号生成手段が、前記制御信号に応じて遅延量が制御される第２の遅延素子を複数個、直列に接続して構成された遅延回路を有する遅延ロックループ回路もしくはフェーズロックループ回路により構成される出力ドライブ回路。
（３）出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路であって、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から第１の期間は、前記高出力バッファを非駆動状態とし、前記第１の期間に続く第２の期間で前記高出力バッファを駆動し、前記第２の期間に続く第３の期間で前記高出力バッファを非駆動状態とする高出力バッファ駆動手段と、前記第１の期間を決定するために、前記第１の期間に対応する遅延時間だけ前記入力信号を遅延して出力する第１の遅延回路と、前記第２の期間を決定するために、前記第２の期間に対応する遅延時間だけ前記第１の遅延回路からの信号を遅延して出力する第２の遅延回路と、周期的に変化する所定のクロック信号に基づいて、前記第１遅延回路及び前記第２の遅延回路の各々の遅延時間を制御するための制御信号を生成する制御信号生成手段とを備え、前記高出力バッファ駆動手段は、前記第１の遅延回路から出力される信号と前記第２の遅延回路から出力される信号とに基づいて、前記高出力バッファを駆動する出力ドライブ回路。
（４）（３）記載の出力ドライブ回路であって、前記出力端子に出力信号を出力する、前記高出力バッファの電流容量よりも小さい電流容量を持つ出力バッファと、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記第２の期間及び前記第３の期間のうち少なくとも前記第３の期間は、前記出力バッファを駆動する出力バッファ駆動手段とを備え、前記出力バッファ駆動手段は、前記入力信号と前記第１の遅延回路から出力される信号或いは前記第２の遅延回路から出力される信号とに基づいて、前記出力バッファを駆動する出力ドライブ回路。
（５）（３）又は（４）記載の出力ドライブ回路であって、前記第１の遅延回路が、前記制御信号に応じて遅延量が制御される第１の遅延素子を複数個、直列に接続して構成され、前記第２の遅延回路が、前記制御信号に応じて遅延量が制御される第２の遅延素子を複数個、直列に接続して構成され、前記制御信号生成手段が、前記制御信号に応じて遅延量が制御される第３の遅延素子を複数個、直列に接続して構成された遅延回路を有する遅延ロックループ回路もしくはフェーズロックループ回路により構成される出力ドライブ回路。
（６）（１）〜（５）のいずれか１つ記載の出力ドライブ回路であって、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から所定の期間は、前記低出力バッファが出力する出力信号の変化速度が一定となるように前記低出力バッファを駆動する低出力バッファ駆動手段を備える出力ドライブ回路。
（７）（６）記載の出力ドライブ回路であって、前記低出力バッファ駆動手段が、電源ラインもしくは基準接地ラインに接続された定電流源と、前記低出力バッファを構成するトランジスタの制御ゲートと前記定電流源との間に接続された前記入力信号によって制御されるスイッチとを備えて構成される出力ドライブ回路。
（８）（１）〜（７）のいずれか１つ記載の出力ドライブ回路を備えるデジタルカメラ。
本発明によれば、電源電圧や温度の変動、あるいはプロセスのばらつきなどの影響を受ける環境においても、信号の遅延を十分に抑制し、しかも不要輻射等のノイズも十分に抑制することが可能な出力ドライブ回路を提供することができる。
本発明の出力ドライブ回路に関する１つの実施の形態について、図１〜図４を参照しながら以下に説明する。
（第１の実施の形態）
図１は第１の実施の形態における出力ドライブ回路の構成を示すブロック図である。図２は図１に示す出力ドライブ回路における遅延回路の具体的な構成を示す電気回路図である。図３は図１に示す出力ドライブ回路における遅延ロックループ回路（ＤＬＬ）の具体的な構成を示すブロック図である。図４は図１に示す出力ドライブ回路の動作例を示す波形図である。
図１は第１の実施の形態における出力ドライブ回路の構成を示すブロック図である。図２は図１に示す出力ドライブ回路における遅延回路の具体的な構成を示す電気回路図である。図３は図１に示す出力ドライブ回路における遅延ロックループ回路（ＤＬＬ）の具体的な構成を示すブロック図である。図４は図１に示す出力ドライブ回路の動作例を示す波形図である。
図１に示す出力ドライブ回路は、所定の電流容量を持つ低出力バッファ２０１と、低出力バッファ２０１よりも大きい電流容量を持つ高出力バッファ２００と、遅延回路７と、特許請求の範囲の制御信号生成手段として機能する遅延ロックループ（ＤＬＬ）回路８と、特許請求の範囲の高出力バッファ駆動手段として機能するＮＡＮＤゲート１２と、特許請求の範囲の高出力バッファ駆動手段として機能するＮＯＲゲート１３とで構成されている。
低出力バッファ２０１はＣＭＯＳ構成になっており、出力端子Ｖｏに出力する信号を比較的小さい電流で駆動することができる。
高出力バッファ２００は、ソース端子が電源ライン（ＶＤＤ）と接続されたＰＭＯＳトランジスタ２３と、ソース端子が接地ラインと接続されたＮＭＯＳトランジスタ２４とで構成されており、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４のドレイン端子が出力端子Ｖｏに共通に接続されている。高出力バッファ２００は、低出力バッファ２０１と比べて電流容量が大きく、十分に大きな電流で出力端子Ｖｏを駆動することができる。また、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４を共にオフ状態に制御することにより、高出力バッファ２００はその出力を非駆動状態（ハイインピーダンス状態）にすることができる。
高出力バッファ２００は、ＮＡＮＤゲート１２が生成する信号ｘｕと、ＮＯＲゲート１３が生成する信号ｘｄとによって駆動される。
入力信号ＩＮは、低出力バッファ２０１の入力と、遅延回路７の入力と、ＮＡＮＤゲート１２及びＮＯＲゲート１３の一方の入力とに印加される。
遅延回路７は、その入力端子Ｉに印加される信号を所定の遅延時間だけ遅延した遅延信号ｉｎ１を出力する。また、遅延回路７における遅延時間の長さはその制御入力に印加されるアナログ制御信号ＶＣにより決定される。
ＮＡＮＤゲート１２は、遅延回路７から出力される遅延信号ｉｎ１と入力信号ＩＮとに基づいて、ＰＭＯＳトランジスタ２３を駆動するための信号ｘｕを生成する。ＮＯＲゲート１３は、遅延回路７から出力される遅延信号ｉｎ１と入力信号ＩＮとに基づいて、ＮＭＯＳトランジスタ２４を駆動するための信号ｘｄを生成する。
遅延ロックループ回路８は、遅延回路７における遅延時間の長さを一定に制御するためのアナログ制御信号ＶＣを生成するために設けてある。遅延ロックループ回路８は、水晶発振回路等により生成される周波数が一定の正確なクロック信号ＣＬＫに基づいてアナログ制御信号ＶＣを生成する。なお、遅延ロックループ回路８の代わりにフェーズロックループ（ＰＬＬ）回路を用いることもできる。
図１の出力ドライブ回路に設けられた遅延回路７の具体的な構成例が図２に示されている。
図２を参照すると、この遅延回路７は、複数の遅延素子７ａを直列に接続して構成してある。各遅延素子７ａは、インバータＩＮＶ１＿ｋと、ＮＭＯＳトランジスタＮＡ＿ｋと、インバータＩＮＶ１＿ｋの出力に接続された負荷容量Ｃ１＿ｋとで構成されている。ここで、ｋ＝１〜２ｎ（ｎは自然数）とする。
図２を参照すると、この遅延回路７は、複数の遅延素子７ａを直列に接続して構成してある。各遅延素子７ａは、インバータＩＮＶ１＿ｋと、ＮＭＯＳトランジスタＮＡ＿ｋと、インバータＩＮＶ１＿ｋの出力に接続された負荷容量Ｃ１＿ｋとで構成されている。ここで、ｋ＝１〜２ｎ（ｎは自然数）とする。
各インバータＩＮＶ１＿ｋは、ＰＭＯＳトランジスタＰ１＿ｋと、ＮＭＯＳトランジスタＮ１＿ｋとで構成されており、ＰＭＯＳトランジスタＰ１＿ｋのソース端子は電源ラインと接続され、ＮＭＯＳトランジスタＮ１＿ｋのソース端子はＮＭＯＳトランジスタＮＡ＿ｋを介して接地ラインと接続されており、ＰＭＯＳトランジスタＰ１＿ｋのゲート端子とＮＭＯＳトランジスタＮ１＿ｋのゲート端子は入力に共通に接続されており、ＰＭＯＳトランジスタＰ１＿ｋのドレイン端子とＮＭＯＳトランジスタＮ１＿ｋのドレイン端子とは出力に共通に接続されている。
各遅延素子７ａのＮＭＯＳトランジスタＮＡ＿ｋのゲート端子には、遅延ロックループ回路８が出力するアナログ制御信号ＶＣが基準電圧として印加される。各遅延素子７ａのＮＭＯＳトランジスタＮＡ＿ｋは、アナログ制御信号ＶＣの電圧に応じて変化する可変抵抗或いは可変の定電流源として機能する。
各遅延素子７ａのＮＭＯＳトランジスタＮＡ＿ｋは、各インバータＩＮＶ１＿ｋのＮＭＯＳトランジスタＮ１＿ｋのソース端子と接地ラインとの間に挿入されているので、入力されるアナログ制御信号ＶＣの電圧に応じてＮＭＯＳトランジスタＮＡ＿ｋに流れる電流が変化すると、それに伴って各インバータＩＮＶ１＿ｋから出力される電流も制限される。
遅延素子７ａの１段あたりの遅延時間は、その出力に接続されている負荷容量Ｃ１＿ｋの充放電に要する時間によって定まるので、インバータＩＮＶ１＿ｋから出力される電流が変わると、負荷容量Ｃ１＿ｋの充放電速度、すなわち遅延素子７ａの時定数が変わり、遅延時間も変化する。従って、遅延回路７の遅延時間をアナログ制御信号ＶＣの電圧により制御できる。
なお、各遅延素子７ａにはインバータＩＮＶ１＿ｋを用いているため、１つの遅延素子７ａを通過する度に信号のレベルが反転する。従って、入力信号ＩＮと比べてレベルの反転しない正転信号を遅延回路７から出力するためには、遅延回路７に設ける遅延素子７ａの数を偶数にする必要がある。
図１の出力ドライブ回路に設けられた遅延ロックループ回路８の具体的な構成例が図３に示されている。
図３を参照すると、遅延ロックループ回路８は、遅延回路９と、位相比較回路（ＰＤ）１４と、チャージポンプ回路（ＣＰ）１５と、帯域フィルタ（ＬＦ）１６とで構成されている。
図３を参照すると、遅延ロックループ回路８は、遅延回路９と、位相比較回路（ＰＤ）１４と、チャージポンプ回路（ＣＰ）１５と、帯域フィルタ（ＬＦ）１６とで構成されている。
遅延ロックループ回路８の入力端子Ｃに印加されるクロック信号（ＣＬＫ）は、遅延回路９の入力と、位相比較回路（ＰＤ）１４の一方の入力とにそれぞれ入力される。位相比較回路（ＰＤ）１４の他方の入力には遅延回路９が出力する信号Ｃ＿２が印加される。
位相比較回路（ＰＤ）１４の出力はチャージポンプ回路（ＣＰ）１５の入力と接続されており、チャージポンプ回路（ＣＰ）１５の出力は帯域フィルタ（ＬＦ）１６の入力と接続されている。帯域フィルタ（ＬＦ）１６が出力する信号は、アナログ制御信号ＶＣとして遅延ロックループ回路８から出力されると共に、内部の遅延回路９にも遅延時間制御信号として供給される。
遅延ロックループ回路８に設けられた遅延回路９は、前述の遅延回路７と同等の構成になっている。すなわち、遅延回路９は複数の遅延素子９ａを直列に接続して構成してある。
各遅延素子９ａは、インバータＩＮＶ２＿ｌと、ＮＭＯＳトランジスタＮＢ＿ｌと、インバータＩＮＶ２＿ｌの出力に接続された負荷容量Ｃ２＿ｌとで構成されている。ここで、ｌ＝１〜２ｍ（ｍは自然数）とする。
各インバータＩＮＶ２＿ｌは、ＰＭＯＳトランジスタＰ２＿ｌと、ＮＭＯＳトランジスタＮ２＿ｌとで構成されており、ＰＭＯＳトランジスタＰ２＿ｌのソース端子は電源ラインと接続され、ＮＭＯＳトランジスタＮ２＿ｌのソース端子はＮＭＯＳトランジスタＮＢ＿ｌを介して接地ラインと接続されており、ＰＭＯＳトランジスタＰ２＿ｌのゲート端子とＮＭＯＳトランジスタＮ２＿ｌのゲート端子は入力に共通に接続されており、ＰＭＯＳトランジスタＰ２＿ｌのドレイン端子とＮＭＯＳトランジスタＮ２＿ｌのドレイン端子とは出力に共通に接続されている。
各遅延素子９ａのＮＭＯＳトランジスタＮＢ＿ｌのゲート端子には、遅延ロックループ回路８内部の帯域フィルタ（ＬＦ）１６が出力する遅延時間制御信号（上記アナログ制御信号ＶＣと同じ）が基準電圧として印加される。各遅延素子９ａのＮＭＯＳトランジスタＮＢ＿ｌは、遅延時間制御信号の電圧に応じて変化する可変抵抗或いは可変の定電流源として機能する。
各遅延素子９ａのＮＭＯＳトランジスタＮＢ＿ｌは、各インバータＩＮＶ２＿ｌのＮＭＯＳトランジスタＮ２＿ｌのソース端子と接地ラインとの間に挿入されているので、入力される遅延時間制御信号の電圧に応じてＮＭＯＳトランジスタＮＢ＿ｌに流れる電流が変化すると、それに伴って各インバータＩＮＶ２＿ｌから出力される電流も制限される。
遅延素子９ａの１段あたりの遅延時間は、その出力に接続されている負荷容量Ｃ２＿ｌの充放電に要する時間によって定まるので、インバータＩＮＶ２＿ｌから出力される電流が変わると、負荷容量Ｃ２＿ｌの充放電速度、すなわち遅延素子９ａの時定数が変わり、遅延時間も変化する。従って、遅延回路９の遅延時間を遅延時間制御信号の電圧により制御できる。
なお、各遅延素子９ａにはインバータＩＮＶ２＿ｌを用いているため、１つの遅延素子９ａを通過する度に信号のレベルが反転する。従って、入力信号と比べてレベルの反転しない正転信号を遅延回路９から出力するためには、遅延回路９に設ける遅延素子９ａの数を偶数にする必要がある。
なお、遅延回路９の初期状態における遅延時間は、入力端子Ｃに印加されるクロック信号ＣＬＫの周期（Ｔ）に近い時間になるように各遅延素子９ａの特性及び遅延素子９ａの数（偶数）を事前に決定してある。
図３に示す遅延ロックループ回路８においては、位相比較回路（ＰＤ）１４に入力されるクロック信号ＣＬＫと、遅延回路９の出力信号Ｃ＿２との位相が一致するように、アナログ制御信号ＶＣの電位が自動的に調整される。従って、遅延回路９における遅延時間は、クロック信号ＣＬＫの周期（Ｔ）と正確に一致する。
遅延回路９における各遅延素子９ａを全て同一の構成にする場合には、遅延素子９ａの数が２ｍの場合、遅延素子９ａの１個当りの遅延量はＴ／２ｍになる。また、図２に示す遅延回路７の各遅延素子７ａを遅延回路９の各遅延素子９ａと同一構成にすることにより、遅延回路７の遅延時間も一定になる。すなわち、遅延素子７ａの数が２ｎ個の場合、遅延回路７の遅延時間は一定値のｎＴ／ｍになるように制御される。
このため、遅延回路７を構成する遅延素子７ａの数（＝２ｎ）と、遅延回路９を構成する遅延素子９ａの数（＝２ｍ）とを調整することで、各遅延回路７，９の遅延時間を定めることができる。
図１に示す出力ドライブ回路における動作波形の具体例が図４に示されている。すなわち、出力端子Ｖｏの信号電位を低レベルＬから高レベルＨに立ち上げる際の動作例が図４（Ａ）に示されており、出力端子Ｖｏの信号電位を高レベルＨから低レベルＬに立ち下げる際の動作例が図４（Ｂ）に示されている。なお、図４（Ａ）、（Ｂ）はいずれも横軸が時間、縦軸が電圧を示している。
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図４（Ａ）において、初期状態（時刻ｔ１まで）では入力信号ＩＮが’Ｌ’レベルであり、図１の低出力バッファ２０１は’Ｌ’レベルを出力し、また、遅延回路７の出力する信号ｉｎ１は’Ｌ’レベルの状態にあるため、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｈ’、ＮＯＲゲート１３の出力する信号ｘｄも’Ｈ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３がオフ、ＮＭＯＳトランジスタ２４がオンになり、出力端子Ｖｏの電位は’Ｌ’レベルになる。ここで、’Ｈ’レベルは電源電圧ＶＤＤと同等の電位であり、’Ｌ’レベルは基準接地電位（０Ｖ）と同等である。
図４（Ａ）において、初期状態（時刻ｔ１まで）では入力信号ＩＮが’Ｌ’レベルであり、図１の低出力バッファ２０１は’Ｌ’レベルを出力し、また、遅延回路７の出力する信号ｉｎ１は’Ｌ’レベルの状態にあるため、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｈ’、ＮＯＲゲート１３の出力する信号ｘｄも’Ｈ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３がオフ、ＮＭＯＳトランジスタ２４がオンになり、出力端子Ｖｏの電位は’Ｌ’レベルになる。ここで、’Ｈ’レベルは電源電圧ＶＤＤと同等の電位であり、’Ｌ’レベルは基準接地電位（０Ｖ）と同等である。
図４（Ａ）の時刻ｔ１で入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、常時駆動状態の低出力バッファ２０１の出力にも’Ｈ’レベルが現れる。一方、ＮＯＲゲート１３の出力する信号ｘｄは時刻ｔ１の直後に’Ｌ’になるが、遅延回路７の出力する信号ｉｎ１は遅延回路の遅延時間ｔｄを経過するまでは’Ｌ’であるため、その期間はＮＡＮＤゲート１２の出力する信号ｘｕは’Ｈ’を維持する。そのため、高出力バッファ２００は時刻ｔ１〜ｔ２の期間は、ＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、非出力状態（ハイインピーダンス状態）になる。従って、出力端子Ｖｏの信号波形は低出力バッファ２０１のみの駆動により立ち上がり始める。遅延回路７の遅延時間ｔｄは、上述のｎＴ／ｍに相当する。
ここで、出力端子Ｖｏに接続される外部負荷Ｃｏの容量が予め定めた特定の範囲内に限定される場合には、低出力バッファ２０１による出力端子Ｖｏの信号波形の立ち上がり速度はほぼ一定になり、時刻ｔ１から遅延時間ｔｄが経過した時点（ｔ２）での出力端子Ｖｏの電位はほぼ一定の値（設計時に想定した値）になる。
入力信号ＩＮが’Ｈ’に変化した後、遅延回路７の遅延時間ｔｄが経過して時刻ｔ２になると、遅延回路７の出力する信号ｉｎ１が’Ｈ’に変化し、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｌ’になり、ＮＯＲゲート１３の出力する信号ｘｄは’Ｌ’の状態を維持する。従って、高出力バッファ２００においては時刻ｔ２からＰＭＯＳトランジスタ２３がオンし、ＰＭＯＳトランジスタ２３が出力する比較的大きな電流により、出力端子Ｖｏの電位は電源電圧ＶＤＤの近傍まで高速で立ち上がる。
ところで、高出力バッファ２００に流れる電流の大きさは、オン状態のＰＭＯＳトランジスタ２３又はＮＭＯＳトランジスタ２４のソース・ドレイン間の電位差に応じて定まり、ＰＭＯＳトランジスタ２３又はＮＭＯＳトランジスタ２４がオフからオンに切り替わった直後にソース・ドレイン間の電位差が最大になるので、この時にピーク電流が流れる。
しかし、図４（Ａ）に示すように、高出力バッファ２００のＰＭＯＳトランジスタ２３がオンに切り替わる時刻ｔ２においては、ＰＭＯＳトランジスタ２３のドレイン端子と接続された出力端子Ｖｏの電位が既にある程度上昇しているため、ＰＭＯＳトランジスタ２３のソース・ドレイン間の電位差の最大値は比較的小さい。従って、ＰＭＯＳトランジスタ２３がオンした直後に流れるピーク電流の大きさはある程度抑制される。
実際には、ＰＭＯＳトランジスタ２３がオンする時の出力端子Ｖｏの電位は、遅延回路７の遅延時間ｔｄ及び出力端子Ｖｏの信号波形の立ち上がり速度により定まるので、電源電圧や温度等の変動の影響を受けることなく、ピーク電流を抑制できる。これにより、リンギングノイズや不要輻射ノイズが抑制される。また、時刻ｔ２以降は低出力バッファ２０１に比べて電流容量の大きい高出力バッファ２００を用いて出力端子Ｖｏを駆動するので、この出力ドライブ回路を通過する信号の遅延を必要最小限に抑制できる。
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図４（Ｂ）において、初期状態（時刻ｔ３まで）では入力信号ＩＮが’Ｈ’レベルであり、低出力バッファ２０１の出力する信号は’Ｈ’レベルになり、遅延回路７の出力する信号ｉｎ１は’Ｈ’レベルの状態になり、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｌ’、ＮＯＲゲート１３の出力する信号ｘｄも’Ｌ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３のみがオンし、出力端子Ｖｏの電位は’Ｈ’レベルになる。
図４（Ｂ）において、初期状態（時刻ｔ３まで）では入力信号ＩＮが’Ｈ’レベルであり、低出力バッファ２０１の出力する信号は’Ｈ’レベルになり、遅延回路７の出力する信号ｉｎ１は’Ｈ’レベルの状態になり、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｌ’、ＮＯＲゲート１３の出力する信号ｘｄも’Ｌ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３のみがオンし、出力端子Ｖｏの電位は’Ｈ’レベルになる。
図４（Ｂ）の時刻ｔ３で、入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると、常時駆動状態の低出力バッファ２０１が出力する信号は、’Ｌ’レベルになる。一方、ＮＡＮＤゲート１２の出力する信号ｘｕは時刻ｔ３の直後に’Ｈ’になり、遅延回路７の出力する信号ｉｎ１は遅延時間ｔｄを経過するまでは’Ｈ’になり、時刻ｔ３〜ｔ４の期間はＮＯＲゲート１３の出力する信号ｘｄは’Ｌ’の状態を維持する。
そのため、時刻ｔ３〜ｔ４の期間は高出力バッファ２００はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフになり、非出力状態（ハイインピーダンス状態）になる。従って、出力端子Ｖｏの電位は、低出力バッファ２０１による駆動のみで緩やかに立ち下がり始める。
ここで、出力端子Ｖｏに接続される外部負荷Ｃｏの容量が予め定めた特定の範囲内に限定される場合には、低出力バッファ２０１による出力端子Ｖｏの電位の立ち下がり速度はほぼ一定になり、遅延時間ｔｄが経過した時点（ｔ４）での出力端子Ｖｏの到達電位はほぼ一定の値になる。
時刻ｔ３で入力信号ＩＮが’Ｌ’に変化した後、遅延回路７の遅延時間ｔｄを経過して時刻ｔ４になると、遅延回路７の出力する信号ｉｎ１が’Ｌ’に変化し、ＮＯＲゲート１３の出力する信号ｘｄは’Ｈ’になる。ＮＡＮＤゲート１２の出力するｘｕは’Ｈ’のままである。従って、高出力バッファ２００は時刻ｔ４でＮＭＯＳトランジスタ２４をオンし、ＮＭＯＳトランジスタ２４の電流によって出力端子Ｖｏの電位を接地電圧まで高速に立ち下がる。
立ち下げの場合にも、高出力バッファ２００のピーク電流は、ＮＭＯＳトランジスタ２４がオンに切り替わった直後（ｔ４）のドレイン・ソース間の電位差により定まる。図４（Ｂ）に示すように、時刻ｔ４ではＮＭＯＳトランジスタ２４のドレイン端子と接続された出力端子Ｖｏの電位が既にある程度低下しているので、ＮＭＯＳトランジスタ２４のドレイン・ソース間の電位差は比較的小さくなる。このため、最大ピーク電流を減少させることができる。
実際には、ＮＭＯＳトランジスタ２４がオンする時の出力端子Ｖｏの電位は、遅延回路７の遅延時間ｔｄ及び出力端子Ｖｏの信号波形の立ち下がり速度により定まるので、電源電圧や温度等の変動の影響を受けることなく、ピーク電流を抑制できる。これにより、リンギングノイズや不要輻射ノイズが抑制される。また、時刻ｔ４以降は低出力バッファ２０１に比べて電流容量の大きい高出力バッファ２００を用いて出力端子Ｖｏを駆動するので、この出力ドライブ回路を通過する信号の遅延を必要最小限に抑制できる。
なお、図１に示す出力ドライブ回路においては、低出力バッファ２０１は常時駆動状態になっているが、高出力バッファ２００を駆動するタイミングでは低出力バッファ２０１を非駆動状態に切り替えても構わない。
（第２の実施の形態）
本発明の出力ドライブ回路に関するもう１つの実施の形態について、図５及び図６を参照しながら以下に説明する。図５は第２の実施の形態における出力ドライブ回路の構成を示すブロック図である。図６は図５に示す出力ドライブ回路の動作例を示す波形図である。
本発明の出力ドライブ回路に関するもう１つの実施の形態について、図５及び図６を参照しながら以下に説明する。図５は第２の実施の形態における出力ドライブ回路の構成を示すブロック図である。図６は図５に示す出力ドライブ回路の動作例を示す波形図である。
この形態は、前述の第１の実施の形態の変形例である。また、図５において第１の実施の形態と対応する要素は同一の符号を付けて示してある。
図５に示す出力ドライブ回路の構成については、高出力バッファ２００を制御するタイミングをより精密に制御するために、２つの遅延回路７１，７２を設けた点が第１の実施の形態と大きく異なっている。
図５に示す出力ドライブ回路は、低出力バッファ２０１と、高出力バッファ２００と、特許請求の範囲の第１の遅延回路として機能する遅延回路７１と、特許請求の範囲の第２の遅延回路として機能する遅延回路７２と、遅延ロックループ回路８と、インバータ４１と、特許請求の範囲の高出力バッファ駆動手段として機能するＮＡＮＤゲート４２と、特許請求の範囲の高出力バッファ駆動手段として機能するＮＯＲゲート４３とで構成されている。
遅延回路７１及び７２の各々の構成及び動作については、図２に示した遅延回路７と同一であるが、遅延素子７ａの数や遅延時間は異なっている。図５に示すように、遅延ロックループ回路８が出力するアナログ制御信号ＶＣは、遅延回路７１及び７２にそれぞれ供給される。従って、遅延回路７１の遅延時間及び遅延回路７２の遅延時間はいずれも一定に維持される。なお、遅延ロックループ回路８の代わりにＰＬＬ回路を用いても良い。
入力信号ＩＮは、低出力バッファ２０１の入力及び遅延回路７１の入力Ｉに印加される。遅延回路７１が出力する信号ｉｎ１は、遅延回路７２の入力Ｉと、ＮＡＮＤゲート４２及びＮＯＲゲート４３の一方の入力とにそれぞれ印加される。遅延回路７２が出力する信号は、インバータ４１の入力に印加され、インバータ４１の出力する信号は、ＮＡＮＤゲート４２及びＮＯＲゲート４３の他方の入力にそれぞれ印加される。
ＮＡＮＤゲート４２は、遅延回路７１から出力される遅延信号ｉｎ１と、インバータ４１から出力される信号とに基づいて、ＰＭＯＳトランジスタ２３を駆動するための信号ｘｕを生成する。ＮＯＲゲート４３は、遅延回路７１から出力される遅延信号ｉｎ１と、インバータ４１から出力される信号とに基づいて、ＮＭＯＳトランジスタ２４を駆動するための信号ｘｄを生成する。信号ｘｕは高出力バッファ２００のＰＭＯＳトランジスタ２３のゲート端子に印加され、信号ｘｄは高出力バッファ２００のＮＭＯＳトランジスタ２４のゲート端子に印加される。
図５に示す出力ドライブ回路における動作波形の具体例が図６に示されている。すなわち、出力端子Ｖｏの信号電位を低レベルＬから高レベルＨに立ち上げる際の動作例が図６（Ａ）に示されており、出力端子Ｖｏの信号電位を高レベルＨから低レベルＬに立ち下げる際の動作例が図６（Ｂ）に示されている。なお、図６（Ａ）、（Ｂ）はいずれも横軸が時間、縦軸が電圧を示している。
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図６（Ａ）において、初期状態（時刻ｔ１１まで）では入力信号ＩＮが’Ｌ’レベルであり、低出力バッファ２０１は出力端子Ｖｏに’Ｌ’レベルを出力する。一方、遅延回路７１の出力する信号ｉｎ１及び遅延回路７２の出力する信号はいずれも’Ｌ’レベルの状態になり、ＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’、ＮＯＲゲート４３の出力する信号ｘｄは’Ｌ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、非出力状態（ハイインピーダンス状態）になる。従って、出力端子Ｖｏは時刻ｔ１１までは低出力バッファ２０１のみの出力により’Ｌ’レベルに維持される。
図６（Ａ）において、初期状態（時刻ｔ１１まで）では入力信号ＩＮが’Ｌ’レベルであり、低出力バッファ２０１は出力端子Ｖｏに’Ｌ’レベルを出力する。一方、遅延回路７１の出力する信号ｉｎ１及び遅延回路７２の出力する信号はいずれも’Ｌ’レベルの状態になり、ＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’、ＮＯＲゲート４３の出力する信号ｘｄは’Ｌ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、非出力状態（ハイインピーダンス状態）になる。従って、出力端子Ｖｏは時刻ｔ１１までは低出力バッファ２０１のみの出力により’Ｌ’レベルに維持される。
図６（Ａ）の時刻ｔ１１で入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、低出力バッファ２０１は直ちに出力端子Ｖｏの電位を’Ｈ’に駆動する。また、信号ｉｎ１は遅延回路７１の遅延時間ｔｄ１が経過するまで’Ｌ’を維持する。また、時刻ｔ１１〜ｔ１２の期間は、インバータ４１の出力も’Ｈ’のままとなり、ＮＡＮＤゲート４２及びＮＯＲゲート４３の状態は変化せず、信号ｘｕは’Ｈ’、信号ｘｄは’Ｌ’を保つ。そのため高出力バッファ２００はハイインピーダンス状態を維持する。
従って、立ち上がりの初期段階（時刻ｔ１１〜ｔ１２）では、図１の出力ドライブ回路の場合と同様に、低出力バッファ２０１のみの駆動により出力端子Ｖｏの電位は緩やかに立ち上がり始める。
図６（Ａ）の時刻ｔ１１で入力信号ＩＮが’Ｈ’に変化した後、遅延回路７１の遅延時間ｔｄ１を経過して時刻ｔ１２になると、遅延回路７１の出力する信号ｉｎ１は’Ｈ’に変化する。時刻ｔ１２から更に遅延回路７２の遅延時間ｔｄ２を経過するまでは、遅延回路７２の出力は’Ｌ’になり、インバータ４１の出力は’Ｈ’のままである。従って、ＮＡＮＤゲート４２の出力する信号ｘｕとＮＯＲゲート４３の出力する信号ｘｄとは共に’Ｌ’になる。
従って、時刻ｔ１２以降は、高出力バッファ２００も低出力バッファ２０１と同様に’Ｈ’を出力し、両者の出力する電流によって出力端子Ｖｏの電位は高速に立ち上がり始める。
前述のように、高出力バッファ２００のＰＭＯＳトランジスタ２３がオンに切り替わるとき（ｔ１２）にピーク電流が流れるが、時間ｔ１２においては、ＰＭＯＳトランジスタ２３のドレイン端子と接続された出力端子Ｖｏの電位は、既にある程度上昇しているので、ＰＭＯＳトランジスタ２３のソース・ドレイン間の電位差は比較的小さくなり、ピーク電流は抑制される。なお、時刻ｔ１２における出力端子Ｖｏの電位は、低出力バッファ２０１の立ち上がり速度と遅延時間ｔｄ１とで決定される。
時刻ｔ１２で遅延回路７１の出力する信号ｉｎ１が’Ｈ’に変化した後、更に遅延回路７２の遅延時間ｔｄ２を経過して時刻ｔ１３になると、遅延回路７２の出力は’Ｈ’になり、インバータ４１の出力は’Ｌ’になる。これによりＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’になる。また、ＮＯＲゲート４３の出力する信号ｘｄは’Ｌ’のままである。
従って、時刻ｔ１３で高出力バッファ２００ではＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、再びハイインピーダンス状態になる。また、低出力バッファ２０１は’Ｈ’の出力を継続する。従って、時刻ｔ１３以降は、出力端子Ｖｏは、高いオン抵抗を有する低出力バッファ２０１のみにより駆動され、緩やかな立ち上がり速度で電源電圧ＶＤＤの近傍の電位まで立ち上がる。そのため、出力端子Ｖｏの信号の立ち上がりに伴うリンギングノイズを一層低減できる。
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図６（Ｂ）において、初期状態（時刻ｔ２１まで）では入力信号ＩＮが’Ｈ’レベルであり、低出力バッファ２０１は出力端子Ｖｏに’Ｈ’レベルを出力する。一方、遅延回路７１の出力する信号ｉｎ１及び遅延回路７２の出力する信号は’Ｈ’レベルの状態にあり、インバータ４１の出力が’Ｌ’になる。従って、ＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’、ＮＯＲゲート４３の出力する信号ｘｄは’Ｌ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、ハイインピーダンス状態になる。そのため、出力端子Ｖｏは低出力バッファ２０１の出力により’Ｈ’レベルに維持される。
図６（Ｂ）において、初期状態（時刻ｔ２１まで）では入力信号ＩＮが’Ｈ’レベルであり、低出力バッファ２０１は出力端子Ｖｏに’Ｈ’レベルを出力する。一方、遅延回路７１の出力する信号ｉｎ１及び遅延回路７２の出力する信号は’Ｈ’レベルの状態にあり、インバータ４１の出力が’Ｌ’になる。従って、ＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’、ＮＯＲゲート４３の出力する信号ｘｄは’Ｌ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、ハイインピーダンス状態になる。そのため、出力端子Ｖｏは低出力バッファ２０１の出力により’Ｈ’レベルに維持される。
図６（Ｂ）の時刻ｔ２１で、入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると、低出力バッファ２０１は直ちに出力端子Ｖｏを’Ｌ’に駆動する。一方、信号ｉｎ１は更に遅延回路７１の遅延時間ｔｄ１が経過するまでは’Ｈ’を維持する。インバータ４１の出力は’Ｌ’を保持し、ＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’、ＮＯＲゲート４３の出力する信号ｘｄは’Ｌ’で変化は無い。そのため高出力バッファ２００はハイインピーダンス状態を維持する。従って、時刻ｔ２１から遅延時間ｔｄ１が経過するまでは、図１の出力ドライブ回路の場合と同様に、低出力バッファ２０１のみの駆動により出力端子Ｖｏは緩やかに立ち下がり始める。
図６（Ｂ）の時刻ｔ２１で、入力信号ＩＮが’Ｌ’に変化した後、遅延回路７１の遅延時間ｔｄ１を経過して時刻ｔ２２になると、遅延回路７１の出力する信号ｉｎ１が’Ｌ’に変化する。一方、遅延回路７２の出力は、遅延回路７２の遅延時間ｔｄ２を更に経過するまでは遅延’Ｈ’レベルを維持し、インバータ４１の出力は’Ｌ’を維持し、ＮＡＮＤゲート４２の出力する信号ｘｕとＮＯＲゲート４３の出力する信号ｘｄとは共に’Ｈ’になる。
従って、高出力バッファ２００も低出力バッファ２０１と同様に’Ｌ’を出力するので、両者の出力する電流により、出力端子Ｖｏの電位は時刻ｔ２２から高速に立ち下がり始める。
前述のように、高出力バッファ２００のＮＭＯＳトランジスタ２４がオンに切り替わるとき（ｔ２２）にピーク電流が流れるが、時刻ｔ２２においては、ＮＭＯＳトランジスタ２４のドレイン端子と接続された出力端子Ｖｏの電位は、既にある程度下降しているので、ＮＭＯＳトランジスタ２４のソース・ドレイン間の電位差は比較的小さくなり、ピーク電流は抑制される。なお、時刻ｔ２２における出力端子Ｖｏの電位は、低出力バッファ２０１の立ち下がり速度と遅延時間ｔｄ１とで決定される。
図６（Ｂ）の時刻ｔ２２で、遅延回路７１の出力する信号ｉｎ１が’Ｌ’に変化した後、更に遅延回路７２の遅延時間ｔｄ２を経過して時刻ｔ２３になると、遅延回路７２の出力は’Ｌ’になり、インバータ４１の出力は’Ｈ’になる。これによりＮＯＲゲート４３の出力する信号ｘｄは’Ｌ’になる。また、ＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’のままである。従って、高出力バッファ２００は時刻ｔ２３でＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４を共にオフし、ハイインピーダンス状態になる。しかし、低出力バッファ２０１は、’Ｌ’を出力したままである。低出力バッファ２０１は比較的高いオン抵抗を有しているので、時刻ｔ２３以降は小さな電流で駆動することになり、出力端子Ｖｏの電位は緩やかな立ち下がり速度で接地電圧まで立ち下がる。従って、出力端子Ｖｏの立ち下がりに伴うリンギングノイズは一層低減される。
図５に示した出力ドライブ回路においても、アナログ制御信号ＶＣを生成するために図３に示した遅延ロックループ回路８を用いている。また、遅延回路７１及び７２には図２に示した遅延回路７と同等の回路を用いているので、遅延回路７１の遅延時間ｔｄ１及び遅延回路７２の遅延時間ｔｄ２を一定に維持することができる。
なお、遅延時間ｔｄ１は遅延回路７１に設ける遅延部７ａの数で決めることができ、遅延時間ｔｄ２は遅延回路７２に設ける遅延部７ａの数で決めることができる。遅延回路７１に設ける遅延部７ａの数を（２・ｎ１）とし、遅延回路７２に設ける遅延部７ａの数を（２・ｎ２）とする場合、ｎ１、ｎ２の値は次式により求めることができる。
ｎ１＝ｍ×ｔｄ１／Ｔ
ｎ２＝ｍ×ｔｄ２／Ｔ
ｎ１＝ｍ×ｔｄ１／Ｔ
ｎ２＝ｍ×ｔｄ２／Ｔ
なお、出力端子Ｖｏに接続される外部負荷Ｃｏの容量を予め定めた特定の範囲内に限定する場合には、低出力バッファ２０１及び高出力バッファ２００による出力端子Ｖｏの波形の立ち上がり／立ち下がり速度はほぼ一定（設計時に想定した値）になるので、遅延時間ｔｄ１、ｔｄ２の経過時点（図６のｔ１２，ｔ１３，ｔ２２，ｔ２３）での出力端子Ｖｏの電位はほぼ一定の値（設計値）になる。これらの電位が最適な動作条件と一致するように、低出力バッファ２０１及び高出力バッファ２００の駆動能力（電流容量）が定められる。
従って、第１の実施の形態の場合と同様に、電源電圧や温度等の変動による影響を受けることなく、ピーク電流をほぼ一定に抑制でき、リンギングノイズや不要輻射ノイズが抑制される。また、出力ドライブ回路を通過する信号の遅延を必要最小限に抑制できる。
特に、図５に示す出力ドライブ回路においては、出力端子Ｖｏの信号波形において、レベル変化の終盤（ｔ１３，ｔ２３以降）で高出力バッファ２００を非駆動状態に切り替えて波形の変化速度を緩やかにするので、電源ライン或は接地ラインに現れるリンギングノイズを一層低減できる。
（第３の実施の形態）
本発明の出力ドライブ回路に関するもう１つの実施の形態について、図７及び図８を参照しながら以下に説明する。図７は第３の実施の形態における出力ドライブ回路の構成を示すブロック図である。図８は図７に示す出力ドライブ回路の動作例を示す波形図である。
本発明の出力ドライブ回路に関するもう１つの実施の形態について、図７及び図８を参照しながら以下に説明する。図７は第３の実施の形態における出力ドライブ回路の構成を示すブロック図である。図８は図７に示す出力ドライブ回路の動作例を示す波形図である。
この形態は、前述の第１の実施の形態の変形例である。また、図７において第１の実施の形態と対応する要素は同一の符号を付けて示してある。
図７に示す出力ドライブ回路においては、図１の出力ドライブ回路における低出力バッファ２０１の代わりに、インバータ１１と、特許請求の範囲の低出力バッファ駆動手段として機能する速度制御回路４００と、特許請求の範囲の低出力バッファとして機能するソースフォロア出力回路１００とを設けた点が第１の実施の形態と構成上大きく異なっている。それ以外の構成要素については図１の出力ドライブ回路と同一である。
インバータ１１の出力端子に速度制御回路４００が接続されている。速度制御回路４００は、並列に接続された２組のインバータＩＮＶ１及びＩＮＶ２を備えている。
インバータＩＮＶ１は、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２とを備える。
ＰＭＯＳトランジスタ６１は、そのゲート端子がインバータ１１の出力端子に接続され、そのドレイン端子がＮＭＯＳトランジスタ６２のドレイン端子に接続され、そのソース端子が定電流源５を介して電源ラインＶＤＤに接続されている。定電流源５はそこを流れる電流が一定値（ｉ０）になるように制御する。
ＮＭＯＳトランジスタ６２は、そのゲート端子がインバータ１１の出力端子に接続され、そのドレイン端子がＰＭＯＳトランジスタ６１のドレイン端子に接続され、そのソース端子が接地ライン（０Ｖ）に接続されている。
インバータＩＮＶ２は、ＰＭＯＳトランジスタ６３とＮＭＯＳトランジスタ６４とを備える。
ＰＭＯＳトランジスタ６３は、そのゲート端子がインバータ１１の出力端子に接続され、そのドレイン端子がＮＭＯＳトランジスタ６４のドレイン端子に接続され、そのソース端子が電源ラインＶＤＤに接続されている。
ＮＭＯＳトランジスタ６４は、そのゲート端子がインバータ１１の出力端子に接続され、そのドレイン端子がＰＭＯＳトランジスタ６３のドレイン端子に接続され、そのソース端子が定電流源６を介して接地ライン（０Ｖ）に接続されている。定電流源６はそこを流れる電流が一定値（ｉ１）になるように制御する。
このような構成により、速度制御回路４００は、出力ドライブ回路に入力される入力信号ＩＮの立ち上がり時及び立ち下がり時の双方において、入力信号ＩＮの変化開始時刻から所定の期間は、ソースフォロワ出力回路１００が出力する出力信号の変化速度が一定となるようにソースフォロワ出力回路１００を駆動する。
ソースフォロア出力回路１００は、ＮＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２とを組み合わせて構成してあり、ソースフォロア回路を構成している。すなわち、ＮＭＯＳトランジスタ２１のソース端子及びＰＭＯＳトランジスタ２２のソース端子が出力である出力端子Ｖｏと接続されている。
ＮＭＯＳトランジスタ２１は、そのゲート端子がＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のドレイン端子に接続され、そのドレイン端子が電源ラインＶＤＤに接続されている。以下では、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のドレイン端子から出力される信号を出力ｎ１又は信号ｎ１という。
ＰＭＯＳトランジスタ２２は、そのゲート端子がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のドレイン端子に接続され、そのドレイン端子が接地ラインに接続されている。以下では、ＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のドレイン端子から出力される信号を出力ｎ２又は信号ｎ２という。
後述するように、ソースフォロア出力回路１００と速度制御回路４００とを組み合わせて出力端子Ｖｏを駆動することにより、出力端子Ｖｏに接続される負荷の大きさの変化の影響をほとんど受けることなく、出力端子Ｖｏの波形の立ち上がり及び立ち下がりの速度を一定にすることができる。
図７に示す出力ドライブ回路における動作波形の具体例が図８に示されている。すなわち、出力端子Ｖｏの信号電位を低レベルＬから高レベルＨに立ち上げる際の動作例が図８（Ａ）に示されており、出力端子Ｖｏの信号電位を高レベルＨから低レベルＬに立ち下げる際の動作例が図８（Ｂ）に示されている。なお、図８（Ａ）、（Ｂ）はいずれも横軸が時間、縦軸が電圧を示している。
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図８（Ａ）において、初期状態（時刻ｔ１まで）では入力信号ＩＮが’Ｌ’レベルであり、インバータ１１の出力は’Ｈ’レベルになり、インバータＩＮＶ１が出力する信号ｎ１とインバータＩＮＶ２が出力する信号ｎ２は、どちらも定常状態にあり、どちらも’Ｌ’レベルになる。そのため、ソースフォロア出力回路１００のＮＭＯＳトランジスタ２１はオフする。また、ＰＭＯＳトランジスタ２２は出力端子Ｖｏの電位に応じた状態にあり、出力端子Ｖｏの電位と信号ｎ２との電位差がＰＭＯＳトランジスタ２２の閾値Ｖｔｐより小さいのでＰＭＯＳトランジスタ２２はオフ状態になる。
図８（Ａ）において、初期状態（時刻ｔ１まで）では入力信号ＩＮが’Ｌ’レベルであり、インバータ１１の出力は’Ｈ’レベルになり、インバータＩＮＶ１が出力する信号ｎ１とインバータＩＮＶ２が出力する信号ｎ２は、どちらも定常状態にあり、どちらも’Ｌ’レベルになる。そのため、ソースフォロア出力回路１００のＮＭＯＳトランジスタ２１はオフする。また、ＰＭＯＳトランジスタ２２は出力端子Ｖｏの電位に応じた状態にあり、出力端子Ｖｏの電位と信号ｎ２との電位差がＰＭＯＳトランジスタ２２の閾値Ｖｔｐより小さいのでＰＭＯＳトランジスタ２２はオフ状態になる。
また、遅延回路７の出力する信号ｉｎ１は’Ｌ’レベルになり、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｈ’、ＮＯＲゲート１３の出力する信号ｘｄも’Ｈ’になる。従って、高出力バッファ２００においてはＮＭＯＳトランジスタ２４のみがオンし、ＮＭＯＳトランジスタ２４の出力する電流により出力端子Ｖｏの電位は’Ｌ’レベルになる。
図８（Ａ）の時刻ｔ１で、入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、インバータ１１の出力は’Ｌ’になり、インバータＩＮＶ２の出力する信号ｎ２は直ちに’Ｈ’になり、ＰＭＯＳトランジスタ２２はオフ状態を維持する。また、インバータＩＮＶ１については、電源ライン側より定電流源５を介して’Ｈ’レベルである電源電圧ＶＤＤと同等の電位になるまで定電流ｉ０が供給されるので、インバータＩＮＶ１が出力する信号ｎ１の電位は立ち上がりを開始する。このときの信号ｎ１の立ち上がり速度は、電流値ｉ０と、ＮＭＯＳトランジスタ２１のゲート容量など入力端子近傍の内部負荷容量値との割合に比例した値になり、常に一定の速度となる。
一方、ＮＯＲゲート１３の出力する信号ｘｄは時刻ｔ１で直ちに’Ｌ’になるが、遅延回路７の出力する信号ｉｎ１は、時刻ｔ１から遅延回路７の遅延時間ｔｄを経過するまでは’Ｌ’になる。従って、時刻ｔ１から遅延時間ｔｄを経過して時刻ｔ２になるまでの期間は、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｈ’を維持する。そのため、高出力バッファ２００は時刻ｔ１〜ｔ２の期間はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４を共にオフし、非出力状態（ハイインピーダンス状態）になる。従って、出力端子Ｖｏの電位は時刻ｔ１〜ｔ２の期間はソースフォロア出力回路１００のＮＭＯＳトランジスタ２１の出力する電流のみによって立ち上がる。
ここで、出力端子Ｖｏに接続される外部負荷Ｃｏの最大負荷の動作条件を事前に考慮して、ＮＭＯＳトランジスタ２１の駆動能力を十分に確保しておくことにより、最大の負荷容量が接続された最悪の動作条件においても、時刻ｔ１〜ｔ２の立ち上がり期間において、ほぼ一定の出力電流となる飽和状態をＮＭＯＳトランジスタ２１が維持したまま、出力端子Ｖｏの電位を立ち上げることができる。
ＮＭＯＳトランジスタ２１の出力電流Ｉ２１は次式で表される。
Ｉ２１＝βｅ×（ＶＧＳ２１−Ｖｔｎ）２／２
Ｉ２１≒Ｉｃ１（一定電流値）
但し、
βｅ：ＮＭＯＳトランジスタ２１の電流増幅率
ＶＧＳ２１：ＮＭＯＳトランジスタ２１のゲート−ソース間電圧
Ｖｔｎ：ＮＭＯＳトランジスタ２１の閾値
Ｉ２１＝βｅ×（ＶＧＳ２１−Ｖｔｎ）２／２
Ｉ２１≒Ｉｃ１（一定電流値）
但し、
βｅ：ＮＭＯＳトランジスタ２１の電流増幅率
ＶＧＳ２１：ＮＭＯＳトランジスタ２１のゲート−ソース間電圧
Ｖｔｎ：ＮＭＯＳトランジスタ２１の閾値
また、前記信号ｎ１の電圧をＶｎ１、出力端子Ｖｏの電圧をＶｏで表すと、
ＶＧＳ２１＝Ｖｎ１−Ｖｏ
であるので、出力電圧Ｖｏは次式で表される。
Ｖｏ≒Ｖｎ１−Ｖｔｎ−（２×Ｉｃ１／βｅ）１／２
ＶＧＳ２１＝Ｖｎ１−Ｖｏ
であるので、出力電圧Ｖｏは次式で表される。
Ｖｏ≒Ｖｎ１−Ｖｔｎ−（２×Ｉｃ１／βｅ）１／２
ここで、ＮＭＯＳトランジスタ２１の入力の信号ｎ１に関する負荷容量をＣｎ１で表すと、信号ｎ１の電圧Ｖｎ１は入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化してからの経過時間ｔの関数として次式で表される。
Ｖｎ１＝（ｉ０／Ｃｎ１）×ｔ
Ｖｎ１＝（ｉ０／Ｃｎ１）×ｔ
従って、出力端子Ｖｏの電圧の立ち上がり速度は、外部負荷が最大負荷時であってもＮＭＯＳトランジスタ２１のゲート端子の入力における立ち上がり速度とほぼ同程度になることが分かる。また、外部負荷Ｃｏが小さい場合であっても、Ｖｏの立ち上がり速度がＮＭＯＳトランジスタ２１のゲート端子の入力における信号の立ち上がり速度より速くなることはない。
但し、図７に示す出力ドライブ回路においては、信号ｎ１の電位が、ＮＭＯＳトランジスタ２１の閾値Ｖｔｎを越えるまではＮＭＯＳトランジスタ２１がオンしないため、それまでは出力端子Ｖｏの電位は’Ｌ’レベルになる。
図８（Ａ）の時刻ｔ１で、入力信号ＩＮが’Ｈ’に変化した後、遅延回路７の遅延時間ｔｄを経過して時刻ｔ２になると、遅延回路７の出力する信号ｉｎ１が’Ｈ’に変化し、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｌ’になる。また、ＮＯＲゲート１３の出力する信号ｘｄは’Ｌ’のままである。従って、高出力バッファ２００においては時刻ｔ２でＰＭＯＳトランジスタ２３がオンし、ＰＭＯＳトランジスタ２３の出力する電流によって出力端子Ｖｏの電位が電源電圧ＶＤＤの近傍まで高速に立ち上がる。
図７に示す出力ドライブ回路においても、図１の出力ドライブ回路の場合と同様に、遅延回路７の遅延時間ｔｄは、遅延回路７の内部に設けた遅延部７ａ（図２参照）の数（２ｎ）と、遅延ロックループ回路８内の遅延回路９に設けた遅延部９ａの数（２ｍ）との比によって定まり、（ｎＴ／ｍ）になる。
また、時刻ｔ１〜ｔ２の期間における出力端子Ｖｏの電位は、遅延時間ｔｄと出力端子Ｖｏの出力の立ち上がり速度、すなわち信号ｎ１の立ち上がり速度とで決定される。信号ｎ１の電位Ｖｎ１は次式で表される。
Ｖｎ１＝（ｉ０／Ｃｎ１）×（ｎＴ／ｍ）
Ｖｎ１＝（ｉ０／Ｃｎ１）×（ｎＴ／ｍ）
従って、出力端子Ｖｏの電位は次式で表される。
Ｖｏ≒（ｉ０／Ｃｎ１）×（ｎＴ／ｍ）−Ｖｔｎ−（２×Ｉｃ１／βｅ）１／２
Ｖｏ≒（ｉ０／Ｃｎ１）×（ｎＴ／ｍ）−Ｖｔｎ−（２×Ｉｃ１／βｅ）１／２
つまり、外部負荷の大きさや、電源電圧、温度などの変動や、プロセスばらつきの影響を受けることなく、出力端子Ｖｏの電位変化の波形を一定に制御することができる。そのため、高出力バッファ２００の駆動を開始する際に生じるピーク電流をほぼ一定に抑制することができるので、リンギングノイズや不要輻射ノイズを十分に抑制できる。また、出力ドライブ回路を通過する信号の遅延を必要最小限に抑制できる。
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図８（Ｂ）において、初期状態（時刻ｔ３まで）では入力信号ＩＮが’Ｈ’レベル、インバータ１１の出力は’Ｌ’レベルになり、インバータＩＮＶ１の出力する信号ｎ１及びインバータＩＮＶ２の出力する信号ｎ２はいずれも定常状態にあり、どちらも’Ｈ’レベルになる。そのため、ソースフォロア出力回路１００のＰＭＯＳトランジスタ２２はオフになる。また、ＮＭＯＳトランジスタ２１は出力端子Ｖｏの電位に応じた状態になるが、出力端子Ｖｏの電位は電源電圧ＶＤＤと同等であるため、ＮＭＯＳトランジスタ２１のゲート・ソース間の電位差がその閾値Ｖｔｎよりも小さいため、ＮＭＯＳトランジスタ２１はオフ状態になる。
図８（Ｂ）において、初期状態（時刻ｔ３まで）では入力信号ＩＮが’Ｈ’レベル、インバータ１１の出力は’Ｌ’レベルになり、インバータＩＮＶ１の出力する信号ｎ１及びインバータＩＮＶ２の出力する信号ｎ２はいずれも定常状態にあり、どちらも’Ｈ’レベルになる。そのため、ソースフォロア出力回路１００のＰＭＯＳトランジスタ２２はオフになる。また、ＮＭＯＳトランジスタ２１は出力端子Ｖｏの電位に応じた状態になるが、出力端子Ｖｏの電位は電源電圧ＶＤＤと同等であるため、ＮＭＯＳトランジスタ２１のゲート・ソース間の電位差がその閾値Ｖｔｎよりも小さいため、ＮＭＯＳトランジスタ２１はオフ状態になる。
また、遅延回路７の出力する信号ｉｎ１は’Ｈ’レベルであり、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｌ’、ＮＯＲゲート１３の出力する信号ｘｄも’Ｌ’になる。従って、高出力バッファ２００においては初期状態ではＰＭＯＳトランジスタ２３のみがオンし、ＰＭＯＳトランジスタ２３の出力する電流により出力端子Ｖｏの電位は’Ｈ’レベルになる。
図８（Ｂ）の時刻ｔ３で、入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると、インバータ１１の出力は’Ｈ’になり、インバータＩＮＶ１の出力する信号ｎ１は直ちに’Ｌ’になるため、ＮＭＯＳトランジスタ２１はオフ状態を維持する。また、インバータＩＮＶ２の出力する信号ｎ２の電位については、インバータＩＮＶ２の基準電圧端子側から定電流源６により’Ｌ’レベルに相当する接地電位に至るまで定電流ｉ１で放電され、緩やかに低下する。
このときの信号ｎ２の立ち下がり速度については、電流値ｉ１と、トランジスタ２２のゲート容量などの内部負荷容量値の割合に比例した値となり、常に一定の速度となる。一方、ＮＡＮＤゲート１２の出力する信号ｘｕは時刻ｔ３で直ちに’Ｈ’になるが、遅延回路７の出力する信号ｉｎ１は遅延回路の遅延時間ｔｄを経過するまでは’Ｈ’を維持し、時刻ｔ３〜ｔ４の期間はＮＯＲゲート１３の出力する信号ｘｄは’Ｌ’を維持する。
そのため、高出力バッファ２００においては時刻ｔ３〜ｔ４の期間はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、非出力状態（ハイインピーダンス状態）になる。従って、出力端子Ｖｏの電位はソースフォロア出力回路１００のＰＭＯＳトランジスタ２２に流れる電流のみによって緩やかに立ち下がる。
ここで、出力端子Ｖｏに接続される外部負荷Ｃｏの最大負荷の動作条件を事前に考慮して、ＰＭＯＳトランジスタ２２の駆動能力を十分に確保しておくことにより、最大の負荷容量が接続された最悪の動作条件においても、時刻ｔ３〜ｔ４の立ち下がり期間において、ほぼ一定の出力電流となる飽和状態をＰＭＯＳトランジスタ２２が維持したまま、出力端子Ｖｏの電位を立ち下げることができる。
ＰＭＯＳトランジスタ２２の出力電流Ｉ２２は次式で表される。
Ｉ２２＝βｐ×（ＶＧＳ２２−Ｖｔｐ）２／２
Ｉ２２≒Ｉｃ２（一定電流値）
但し、
βｐ：ＰＭＯＳトランジスタ２２の電流増幅率
ＶＧＳ２２：ＰＭＯＳトランジスタ２２のゲート−ソース間電圧
Ｖｔｐ：ＰＭＯＳトランジスタ２２の閾値
Ｉ２２＝βｐ×（ＶＧＳ２２−Ｖｔｐ）２／２
Ｉ２２≒Ｉｃ２（一定電流値）
但し、
βｐ：ＰＭＯＳトランジスタ２２の電流増幅率
ＶＧＳ２２：ＰＭＯＳトランジスタ２２のゲート−ソース間電圧
Ｖｔｐ：ＰＭＯＳトランジスタ２２の閾値
また、前記信号ｎ２の電圧をＶｎ２、出力端子Ｖｏの電圧をＶｏで表すと、
ＶＧＳ２２＝Ｖｎ２−Ｖｏ
であるので、出力電圧Ｖｏは次式で表される。
Ｖｏ≒Ｖｎ２＋Ｖｔｐ＋（２×Ｉｃ２／βｅ）１／２
ＶＧＳ２２＝Ｖｎ２−Ｖｏ
であるので、出力電圧Ｖｏは次式で表される。
Ｖｏ≒Ｖｎ２＋Ｖｔｐ＋（２×Ｉｃ２／βｅ）１／２
ここで、ＰＭＯＳトランジスタ２２の入力の信号ｎ２に関する負荷容量をＣｎ２で表すと、信号ｎ２の電圧Ｖｎ２は入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化してからの経過時間ｔの関数として次式で表される。
Ｖｎ２＝ＶＤＤ−（ｉ１／Ｃｎ２）×ｔ
Ｖｎ２＝ＶＤＤ−（ｉ１／Ｃｎ２）×ｔ
これにより、出力Ｖｏの立ち下り速度は、外部負荷が最大負荷時であっても、ＰＭＯＳトランジスタ２２のゲート端子の入力における立ち下がり速度とほぼ同程度にできる。また、外部負荷Ｃｏが小さくなってもゲート端子の入力における立ち下がり速度より速くなることはない。
但し、ＰＭＯＳトランジスタ２２のゲート端子の電位が、ソース端子と接続された出力端子Ｖｏの電圧（ＶＤＤと同等）よりＰＭＯＳトランジスタ２２の閾値Ｖｔｐ分（ＶＤＤ−Ｖｔｐ）を越えて下降するまでは、トランジスタ２２はオンしないため、それまでは’Ｈ’レベルを出力する。
図８（Ｂ）の時刻ｔ３で入力信号ＩＮが’Ｌ’に変化した後、遅延回路７の遅延時間ｔｄを経過して時刻ｔ４になると、遅延回路７の出力する信号ｉｎ１が’Ｌ’に変化し、ＮＯＲゲート１３の出力する信号ｘｄは’Ｈ’になる。また、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｈ’のままである。従って、高出力バッファ２００においては時刻ｔ４でトランジスタ２４をオンし、ＮＭＯＳトランジスタ２４を流れる電流によって出力端子Ｖｏの電位を接地電位まで高速に立ち下げる。
立ち下げ時も立上げ時と同様に、遅延回路７の遅延時間ｔｄは、一定（ｎＴ／ｍ）に維持される。出力端子Ｖｏの電位は、遅延時間ｔｄと出力端子Ｖｏの電位変化の立ち下がり速度、すなわち信号ｎ２の立ち下がり速度とに応じて定まることになる。
信号ｎ２の電位Ｖｎ２は次式で表される。
Ｖｎ２＝ＶＤＤ−（ｉ１／Ｃｎ２）×（ｎＴ／ｍ）
Ｖｎ２＝ＶＤＤ−（ｉ１／Ｃｎ２）×（ｎＴ／ｍ）
従って、出力端子Ｖｏの電位は次式で表される。
Ｖｏ≒ＶＤＤ−(ｉ１／Ｃｎ２)×(ｎＴ／ｍ)＋Ｖｔｐ＋(２×Ｉｃ２／βｅ)１／２
Ｖｏ≒ＶＤＤ−(ｉ１／Ｃｎ２)×(ｎＴ／ｍ)＋Ｖｔｐ＋(２×Ｉｃ２／βｅ)１／２
つまり、外部負荷の大きさや、電源電圧、温度などの変動や、プロセスばらつきの影響を受けることなく、出力端子Ｖｏの電位変化の波形を一定に制御することができる。そのため、高出力バッファ２００の駆動を開始する際に生じるピーク電流をほぼ一定に抑制することができるので、リンギングノイズや不要輻射ノイズを十分に抑制できる。また、出力ドライブ回路を通過する信号の遅延を必要最小限に抑制できる。
なお、出力端子Ｖｏに接続される外部の負荷容量の大きさが事前に決定された制限範囲を超えた場合であっても、負荷容量の最大値に対してソースフォロア出力回路１００に十分な駆動能力が備わっている場合には、ソースフォロア出力回路１００だけで制御される期間（ｔ１〜ｔ２，ｔ３〜ｔ４）の出力端子Ｖｏにおける立ち上がり／立ち下がり速度は、負荷容量に依存することなく、常に一定に維持される。
また、ソースフォロア出力回路１００におけるＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２２の出力電流は速度制御回路４００によってほぼ一定に抑制されるので、立ち上がり／立ち下がりの初期段階（ｔ１〜ｔ２，ｔ３〜ｔ４）での変化速度を一定に維持することができ、高出力バッファ２００がオフからオンに切り替わる時点（ｔ２，ｔ４）での出力端子Ｖｏの電位は事前に定めた値とほぼ一致する。従って、高出力バッファ２００がオンするときのソース・ドレイン間の電位差を一定にすることができ、高出力バッファ２００に流れるピーク電流を外部負荷容量、電源電圧、温度、プロセスばらつきなどに依存することなく抑制できる。従って、リンギングノイズや不要輻射ノイズが抑制できる。同時に、出力ドライブ回路を通過する信号の遅延を必要最小限に抑制できる。
なお、高出力バッファ２００が駆動状態になる期間（ｔ２以降，ｔ４以降）については、ソースフォロア出力回路１００を駆動状態に制御しても良いし、非駆動状態に制御しても良い。
（第４の実施の形態）
本発明の出力ドライブ回路に関するもう１つの実施の形態について、図９を参照しながら以下に説明する。図９は第４の実施の形態における出力ドライブ回路の構成を示すブロック図である。
本発明の出力ドライブ回路に関するもう１つの実施の形態について、図９を参照しながら以下に説明する。図９は第４の実施の形態における出力ドライブ回路の構成を示すブロック図である。
この形態は、前述の第２の実施の形態及び第３の実施の形態の変形例である。また、図９において第２の実施の形態又は第３の実施の形態と対応する要素は同一の符号を付けて示してある。
図９に示す出力ドライブ回路の構成については、特許請求の範囲の出力バッファとして機能する低出力バッファ３００が追加された点と、低出力バッファ３００を駆動するための信号ｙｕ、ｙｄを生成する、特許請求の範囲の出力バッファ駆動手段として機能するＮＡＮＤゲート４４及びＮＯＲゲート４５が追加された点が、図７の出力ドライブ回路と大きく異なっている。
低出力バッファ３００は、高出力バッファ２００に比べて電流容量の小さいバッファであり、より精密な波形の制御を行うために追加してある。
低出力バッファ３００は、比較的電流容量の小さいＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６とで構成されている。ＰＭＯＳトランジスタ２５のソース端子は電源ラインＶＤＤと接続され、ＮＭＯＳトランジスタ２６のソース端子は接地ライン（０Ｖ）と接続されている。また、ＰＭＯＳトランジスタ２５のドレイン端子及びＮＭＯＳトランジスタ２６のドレイン端子は出力端子Ｖｏと共通に接続されている。ＰＭＯＳトランジスタ２５のゲート端子には入力信号ｙｕが印加され、ＮＭＯＳトランジスタ２６のゲート端子には入力信号ｙｄが印加される。
第２の実施の形態と同様に、遅延回路７１及び７２は、それぞれ所定の遅延時間を決定する。遅延回路７１及び７２は、直列に接続されており、遅延回路７１の入力に入力信号ＩＮが印加される。また、遅延回路７１の出力が遅延回路７２の入力と接続され、遅延回路７２の出力がインバータ４１の入力と接続されている。遅延回路７１及び７２の遅延時間を制御するために、遅延ロックループ回路８の出力するアナログ制御信号ＶＣが遅延回路７１及び７２に印加される。
ＮＡＮＤゲート４２は、インバータ４１の出力する信号と、遅延回路７１が出力する信号との論理演算結果として信号ｘｕを生成する。また、ＮＡＮＤゲート４４は遅延回路７１の出力する信号と入力信号ＩＮとの論理演算結果として信号ｙｕを生成する。また、ＮＯＲゲート４３はインバータ４１の出力する信号と、遅延回路７１の出力する信号との論理演算結果として信号ｘｄを生成する。また、ＮＯＲゲート４５は遅延回路７１が出力する信号と、入力信号ＩＮとの論理演算結果として信号ｙｄを生成する。
図９に示した遅延回路７１及び７２の各々の具体的な構成については図２に示された遅延回路７と同様であり、図９に示した遅延ロックループ回路８の具体的な構成については図３に示された遅延ロックループ回路８と同様である。従って、安定したクロック信号ＣＬＫに基づいて、遅延回路７１の遅延時間及び遅延回路７２の遅延時間を一定に維持できる。
図９に示す出力ドライブ回路の動作については、図６に示された第２の実施の形態の動作タイミングとよく似ているので、図６を参照しながら図９の出力ドライブ回路の動作を説明する。なお、実際の出力端子Ｖｏの電位（Ｖｏ）の波形は図６に示す内容とは多少異なっている。
まず出力端子Ｖｏの電位を低レベルＬから高レベルＨに立ち上げる場合の動作について説明する。
初期状態（図６の時刻ｔ１１まで）では入力信号ＩＮが’Ｌ’レベルの場合を想定しているので、初期状態ではインバータＩＮＶ１、ＩＮＶ２の出力ｎ１、ｎ２は定常状態にあり、出力される信号ｎ１、ｎ２はどちらも’Ｌ’レベルになる。また、高出力バッファ２００の出力Ｖｏの電位は’Ｌ’レベルになり、ＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２２は共にオフになる。
初期状態（図６の時刻ｔ１１まで）では入力信号ＩＮが’Ｌ’レベルの場合を想定しているので、初期状態ではインバータＩＮＶ１、ＩＮＶ２の出力ｎ１、ｎ２は定常状態にあり、出力される信号ｎ１、ｎ２はどちらも’Ｌ’レベルになる。また、高出力バッファ２００の出力Ｖｏの電位は’Ｌ’レベルになり、ＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２２は共にオフになる。
一方、初期状態では遅延回路７１の出力及び遅延回路７２の出力は共に’Ｌ’レベルの状態になり、ＮＡＮＤゲート４２とＮＡＮＤゲート４４の入力の少なくとも一方は’Ｌ’となり、各出力ｘｕ、ｙｕはどちらも’Ｈ’になり、ＮＯＲゲート４５の出力ｙｄも’Ｈ’になる。ＮＯＲゲート４３は、遅延回路７２の出力をインバータ４１で反転した信号が印加されるので、ＮＯＲゲート４３の出力ｘｄは’Ｌ’になる。
従って、高出力バッファ２００においてではＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、非出力状態（ハイインピーダンス状態）になる。低出力バッファ３００においては、ＮＭＯＳトランジスタ２６のみオンするので、出力端子Ｖｏの信号は’Ｌ’レベルになる。その他の信号の状態は図５に示した出力ドライブ回路の場合と同じである。
入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると（図６（Ａ）の時刻ｔ１１）、信号ｙｄは直ちに’Ｌ’になり、信号ｘｕ、ｙｕは、遅延回路７１の遅延時間値ｔｄ１に至るまで’Ｈ’の状態を維持する。また、インバータ４１の出力は’Ｈ’のままなので、信号ｘｄは’Ｌ’のままである。そのため高出力バッファ２００はハイインピーダンス状態を維持する。また、低出力バッファ３００もＰＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ２６を共にオフしてハイインピーダンス状態になる。一方、ソースフォロア出力回路１００は、図７に示した出力ドライブ回路の場合と同様に、ＮＭＯＳトランジスタ２１をオンして出力端子Ｖｏの電位を信号ｎ１の立ち上がりと同等の一定の速度で立ち上げ始める。
入力信号ＩＮが’Ｈ’に変化した後、遅延時間ｔｄ１を経過した後で遅延回路７１の出力が’Ｈ’に変化する時刻（ｔ１２）から、更に遅延回路７２の遅延時間ｔｄ２を経過するまでは遅延回路７２の出力は’Ｌ’になり、インバータ４１の出力は’Ｈ’のままなので、ＮＡＮＤゲート４２と４４の出力する信号ｘｕとｙｕは共に’Ｌ’になり、信号ｘｄとｙｄは’Ｌ’のままである。従って、高出力バッファ２００はＰＭＯＳトランジスタ２３をオンし、同時に低出力バッファ３００はＰＭＯＳトランジスタ２５をオンするので、それ以降（時刻ｔ１２以降）は出力端子Ｖｏの電位を高速に立ち上げ始める。
この場合も、高出力バッファ２００がオンした直後にそのソース・ドレイン間の電位差が最大になり、電流もピークになるが、オンに切り替わるときには、高出力バッファ２００のドレイン端子に接続された出力端子Ｖｏの電位が電源電圧ＶＤＤに近づいているので、ピーク電流を抑制できる。
遅延回路７１の出力が’Ｈ’に変化し、更に遅延回路７２の遅延時間ｔｄ２を経過すると（時刻ｔ１３）、遅延回路７２の出力は’Ｈ’になり、インバータ４１の出力は’Ｌ’になる。これによりＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’になるが、他の論理ゲート４３〜４５の出力ｙｕ、ｘｄ、ｙｄは全て’Ｌ’のままである。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフしてハイインピーダンス状態になる。また、低出力バッファ３００においてはＰＭＯＳトランジスタ２５のみオンする。つまり、図６（Ａ）の時刻ｔ１３から立ち上がりが終了するまでの間は、低出力バッファ３００だけで駆動され、出力端子Ｖｏの電位は電源電圧ＶＤＤまで緩やかに立ち上がる。すなわち、低出力バッファ３００のＰＭＯＳトランジスタ２５は比較的高いオン抵抗を有するので、時刻ｔ１３以降に流れる電流は比較的小さくなり、出力端子Ｖｏの電位は緩やかな立ち上がりになる。そのため、出力端子Ｖｏの立ち上がりに伴うリンギングノイズを一層低減できる。
次に、出力端子Ｖｏの電位を高レベルＨから低レベルＬに立ち下げる場合の動作について説明する。
初期状態（図６（Ｂ）の時刻ｔ２１まで）では入力信号ＩＮが’Ｈ’レベルの場合を想定している。この初期状態では、インバータＩＮＶ１、ＩＮＶ２の出力する信号ｎ１、ｎ２は定常状態でどちらも’Ｈ’レベルになり、ＰＭＯＳトランジスタ２２はオフし、ＮＭＯＳトランジスタ２１はソース端子と接続された出力端子Ｖｏの電位が電源電圧ＶＤＤに近いのでオフしている。
初期状態（図６（Ｂ）の時刻ｔ２１まで）では入力信号ＩＮが’Ｈ’レベルの場合を想定している。この初期状態では、インバータＩＮＶ１、ＩＮＶ２の出力する信号ｎ１、ｎ２は定常状態でどちらも’Ｈ’レベルになり、ＰＭＯＳトランジスタ２２はオフし、ＮＭＯＳトランジスタ２１はソース端子と接続された出力端子Ｖｏの電位が電源電圧ＶＤＤに近いのでオフしている。
初期状態では出力信号ｘｕのみ’Ｈ’になり、他の出力信号ｙｕ、ｘｄ、ｙｄは全て’Ｌ’レベルなる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフしてハイインピーダンス状態になる。また、低出力バッファ３００においてはＰＭＯＳトランジスタ２５のみオンするので、出力端子Ｖｏの電位は’Ｈ’レベルになる。その他の信号の状態については図５に示した出力ドライブ回路の場合と同じである。
入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると（図６（Ｂ）の時刻ｔ２１）、信号ｙｕは直ちに’Ｈ’になり、出力信号ｘｄ、ｙｄは、更に遅延回路７１により定まる遅延時間ｔｄ１を経過するまで’Ｌ’を維持する。また、インバータ４１の出力は’Ｌ’のままなので、信号ｘｕは’Ｈ’のままである。そのため高出力バッファ２００はハイインピーダンス状態を維持し、低出力バッファ３００もＰＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ２６を共にオフしてハイインピーダンス状態になる。一方、ソースフォロア出力回路１００は、図７に示した出力ドライブ回路の場合と同様に、ＰＭＯＳトランジスタ２２をオンに切り替えて出力端子Ｖｏを信号ｎ２の立ち下がりとほぼ同等の一定の速度で立ち下げ始める。
入力信号ＩＮが’Ｌ’に変化し、更に遅延回路７１の遅延時間ｔｄ１を経過した後に（図６（Ｂ）の時刻ｔ２２）、遅延回路７１の出力が’Ｌ’に変化してから更に遅延回路７２によって定まる遅延時間ｔｄ２を経過するまでは遅延回路７２の出力は’Ｈ’を維持し、インバータ４１の出力は’Ｌ’のままなので、ＮＡＮＤゲート４２と４３の出力する信号ｘｕとｙｕは’Ｈ’の状態を維持し、出力信号ｘｄとｙｄはともに’Ｈ’に変化する。
従って、図６（Ｂ）に示す時刻ｔ２２以降（ｔ２３まで）は、高出力バッファ２００はＮＭＯＳトランジスタ２４をオンし、低出力バッファ３００はＮＭＯＳトランジスタ２６をオンするので、高出力バッファ２００及び低出力バッファ３００は、出力端子Ｖｏの電位を高速に立ち下げ始める。
この場合も、高出力バッファ２００のＮＭＯＳトランジスタ２４がオン状態に切り替わった直後にドレイン・ソース間の電位差が最大になり、電流がピークになる。しかし、このときにＮＭＯＳトランジスタ２４のドレイン端子と接続された出力端子Ｖｏの電位は、既に接地電位に近づいているので、ドレイン・ソース間の電位差は比較的小さくなり、最大ピーク電流は減少する。
遅延回路７１の出力が’Ｌ’に変化した後、更に遅延回路７２の遅延時間ｔｄ２を経過すると（図６（Ｂ）の時刻ｔ２３）、遅延回路７２の出力は’Ｌ’に切り替わり、インバータ４１の出力は’Ｈ’になる。これにより、ＮＯＲゲート４３の出力ｘｄは’Ｌ’になる。また、他の論理ゲート４２、４４、４５の出力する信号ｘｕ、ｙｕ、ｙｄは全て’Ｈ’のままである。従って、高出力バッファ２００はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４を共にオフしてハイインピーダンス状態になり、低出力バッファ３００ではＮＭＯＳトランジスタ２６のみオンする。このため、時刻ｔ２３以降は、出力端子Ｖｏの電位は、低出力バッファ３００だけで駆動されて緩やかに接地電位まで立ち下がる。すなわち、低出力バッファ３００のＮＭＯＳトランジスタ２６はオン抵抗が比較的大きいので、ＮＭＯＳトランジスタ２６を流れる電流は小さくなり、出力端子Ｖｏの波形は緩やかに立ち下がる。従って、出力端子Ｖｏの立ち下がりに伴うリンギングノイズを一層低減できる。
なお、高出力バッファ２００を駆動する期間（図６の時刻ｔ１２〜ｔ１３の期間）におけるソースフォロア出力回路１００及び低出力バッファ３００のそれぞれの動作については、これらを駆動状態に制御しても良いし、非駆動状態に制御しても良い。しかし、立ち上がり／立ち下がりの初期段階（例えば図６のｔ１１〜ｔ１２，ｔ２１〜ｔ２２の各期間）では、精密な制御を実現するためにソースフォロア出力回路１００だけを動作状態にし、高出力バッファ２００の及び低出力バッファ３００を非駆動状態に制御して出力端子Ｖｏを駆動するのが望ましい。立ち上がり／立ち下がりの最終段階（例えば図６のｔ１３以降の期間，ｔ２３以降の期間）では、高出力バッファ２００を非駆動状態に制御し、ソースフォロア出力回路１００及び低出力バッファ３００のいずれか一方だけを駆動状態に制御するか又は両者を駆動状態に制御すればよい。
例えば、低出力バッファ３００を、高出力バッファ２００を駆動する期間（図６の時刻ｔ１２〜ｔ１３の期間）は停止させ、立ち上がり／立ち下がりの最終段階（例えば図６のｔ１３以降の期間，ｔ２３以降の期間）においてのみ動作させる場合には、図９において、ＮＡＮＤゲート４４の、遅延回路７１からの信号が入力される端子に、遅延回路７１からの信号の代わりに、遅延回路７２からの出力信号を直接入力させる構成とし、ＮＯＲゲート４５の、遅延回路７１からの信号が入力される端子に、遅延回路７１からの信号の代わりに、遅延回路７２からの出力信号を直接入力させる構成とすれば良い。
いずれにしても、図９に示す出力ドライブ回路においては、電源電圧及び周囲温度の変動や、各部品の製造プロセスのばらつきの影響を受けることなく、遅延回路７１の遅延時間と遅延回路７２遅延時間とをそれぞれ一定に維持できるので、最適なタイミングでソースフォロア出力回路１００と、高出力バッファ２００と、低出力バッファ３００との駆動状態を切り替えることができる。従って、リンギングノイズや不要輻射ノイズ（ＥＭＩ）を効果的に低減でき、しかも出力ドライブ回路を通過する信号の遅延を最小限に抑制できる。
なお、図９に示す出力ドライブ回路において、インバータ１１、速度制御回路４００、及びソースフォロワ出力回路１００を、第１の実施の形態で説明したように、低出力バッファ２０１に置き換えることも可能である。
なお、第１〜第４の実施の形態においては、入力信号ＩＮの立ち上がりと立ち下がりの両方において本発明の課題を解決するための構成を説明したが、入力信号ＩＮの立ち上がり時及び立ち下がり時のいずれか一方においてのみ、本発明の課題を解決するための構成を適用しても構わない。
例えば、図１において、ＮＭＯＳトランジスタ２４及びＮＯＲゲート１３を省略した構成とすることで、入力信号ＩＮの立ち上がり時のみ、本発明の課題を解決することができる。又は、図１において、ＮＯＲゲート１３を入力信号ＩＮのみを入力とするインバータ１３’に変更して、図１０に示すような構成にすることで、入力信号ＩＮの立ち上がり時には本発明の課題を解決し、入力信号ＩＮの立ち下がり時には通常の高駆動出力とすることができる。
又、図１において、ＰＭＯＳトランジスタ２３及びＮＡＮＤゲート１２を省略した構成とすることで、入力信号ＩＮの立ち下がり時のみ、本発明の課題を解決することができる。又は、図１において、ＮＡＮＤゲート１２を入力信号ＩＮのみを入力とするインバータ１２’に変更して、図１１に示すような構成にすることで、入力信号ＩＮの立ち下がり時には本発明の課題を解決し、入力信号ＩＮの立ち上がり時には通常の高駆動出力とすることができる。
又、図５において、ＮＭＯＳトランジスタ２４及びＮＯＲゲート４３を省略した構成とすることで、入力信号ＩＮの立ち上がり時のみ、本発明の課題を解決することができる。又は、図５において、ＮＯＲゲート４３を入力信号ＩＮのみを入力とするインバータに変更することで、入力信号ＩＮの立ち上がり時には本発明の課題を解決し、入力信号ＩＮの立ち下がり時には通常の高駆動出力とすることができる。
又、図５において、ＰＭＯＳトランジスタ２３及びＮＡＮＤゲート４２を省略した構成とすることで、入力信号ＩＮの立ち下がり時のみ、本発明の課題を解決することができる。又は、図５において、ＮＡＮＤゲート４２を入力信号ＩＮのみを入力とするインバータに変更することで、入力信号ＩＮの立ち下がり時には本発明の課題を解決し、入力信号ＩＮの立ち上がり時には通常の高駆動出力とすることができる。
又、図７において、ＩＮＶ２、電流源６、ＰＭＯＳトランジスタ２２、ＮＭＯＳトランジスタ２４、及びＮＯＲゲート１３を省略した構成とすることで、入力信号ＩＮの立ち上がり時のみ、本発明の課題を解決することができる。又は、図７において、ＮＯＲゲート１３を入力信号ＩＮのみを入力とするインバータに変更することで、入力信号ＩＮの立ち上がり時には本発明の課題を解決し、入力信号ＩＮの立ち下がり時には通常の高駆動出力とすることができる。
又、図７において、ＩＮＶ１、電流源５、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２３、及びＮＡＮＤゲート１２を省略した構成とすることで、入力信号ＩＮの立ち下がり時のみ、本発明の課題を解決することができる。又は、図７において、ＮＡＮＤゲート１２を入力信号ＩＮのみを入力とするインバータに変更することで、入力信号ＩＮの立ち下がり時には本発明の課題を解決し、入力信号ＩＮの立ち上がり時には通常の高駆動出力とすることができる。
又、図９において、ＩＮＶ２、電流源６、ＰＭＯＳトランジスタ２２、ＮＭＯＳトランジスタ２４、ＮＭＯＳトランジスタ２６、及びＮＯＲゲート４３，４５を省略した構成とすることで、入力信号ＩＮの立ち上がり時のみ、本発明の課題を解決することができる。又は、図９において、ＮＯＲゲート４３，４４を入力信号ＩＮのみを入力とするインバータに変更することで、入力信号ＩＮの立ち上がり時には本発明の課題を解決し、入力信号ＩＮの立ち下がり時には通常の高駆動出力とすることができる。
又、図９において、ＩＮＶ１、電流源５、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２３、ＰＭＯＳトランジスタ２５、及びＮＡＮＤゲート４２，４４を省略した構成とすることで、入力信号ＩＮの立ち下がり時のみ、本発明の課題を解決することができる。又は、図９において、ＮＡＮＤゲート４２，４４を入力信号ＩＮのみを入力とするインバータに変更することで、入力信号ＩＮの立ち下がり時には本発明の課題を解決し、入力信号ＩＮの立ち上がり時には通常の高駆動出力とすることができる。
５，６ 定電流源
７ 遅延回路
７ａ 遅延素子
８ 遅延ロックループ回路
９ 遅延回路
９ａ 遅延素子
１１ インバータ
１２ ＮＡＮＤゲート
１３ ＮＯＲゲート
１４ 位相比較回路（ＰＤ）
１５ チャージポンプ回路（ＣＰ）
１６ 帯域フィルタ（ＬＦ）
２１ ＮＭＯＳトランジスタ
２２ ＰＭＯＳトランジスタ
２３，２５ ＰＭＯＳトランジスタ
２４，２６ ＮＭＯＳトランジスタ
４１ インバータ
４２，４４ ＮＡＮＤゲート
４３，４５ ＮＯＲゲート
７１ 遅延回路
７２ 遅延回路
１００ ソースフォロア出力回路
２００ 高出力バッファ
２０１ 低出力バッファ
３００ 低出力バッファ
４００ 速度制御回路
ＶＣ アナログ制御信号
ＩＮ 入力信号
ＣＬＫ クロック信号
Ｖｏ 出力端子
ＩＮＶ１＿ｋ インバータ
ＮＡ＿ｋ ＮＭＯＳトランジスタ
Ｃ１＿ｋ 負荷容量
ＩＮＶ２＿ｌ インバータ
ＮＢ＿ｌ ＮＭＯＳトランジスタ
Ｃ２＿ｌ 負荷容量
ＩＮＶ１，ＩＮＶ２ インバータ
７ 遅延回路
７ａ 遅延素子
８ 遅延ロックループ回路
９ 遅延回路
９ａ 遅延素子
１１ インバータ
１２ ＮＡＮＤゲート
１３ ＮＯＲゲート
１４ 位相比較回路（ＰＤ）
１５ チャージポンプ回路（ＣＰ）
１６ 帯域フィルタ（ＬＦ）
２１ ＮＭＯＳトランジスタ
２２ ＰＭＯＳトランジスタ
２３，２５ ＰＭＯＳトランジスタ
２４，２６ ＮＭＯＳトランジスタ
４１ インバータ
４２，４４ ＮＡＮＤゲート
４３，４５ ＮＯＲゲート
７１ 遅延回路
７２ 遅延回路
１００ ソースフォロア出力回路
２００ 高出力バッファ
２０１ 低出力バッファ
３００ 低出力バッファ
４００ 速度制御回路
ＶＣ アナログ制御信号
ＩＮ 入力信号
ＣＬＫ クロック信号
Ｖｏ 出力端子
ＩＮＶ１＿ｋ インバータ
ＮＡ＿ｋ ＮＭＯＳトランジスタ
Ｃ１＿ｋ 負荷容量
ＩＮＶ２＿ｌ インバータ
ＮＢ＿ｌ ＮＭＯＳトランジスタ
Ｃ２＿ｌ 負荷容量
ＩＮＶ１，ＩＮＶ２ インバータ
Claims (8)
- 出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路であって、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から第１の期間は、前記高出力バッファを非駆動状態とし、前記第１の期間の後の第２の期間で前記高出力バッファを駆動する高出力バッファ駆動手段を備え、
前記第１の期間を決定するために、前記第１の期間に対応する遅延時間だけ前記入力信号を遅延して出力する遅延回路と、
周期的に変化する所定のクロック信号に基づいて、前記遅延時間を制御するための制御信号を生成する制御信号生成手段とを備え、
前記高出力バッファ駆動手段は、前記遅延回路から出力される信号と前記入力信号とに基づいて、前記高出力バッファを駆動する出力ドライブ回路。 - 請求項１記載の出力ドライブ回路であって、
前記遅延回路が、前記制御信号に応じて遅延量が制御される第１の遅延素子を複数個、直列に接続して構成され、
前記制御信号生成手段が、前記制御信号に応じて遅延量が制御される第２の遅延素子を複数個、直列に接続して構成された遅延回路を有する遅延ロックループ回路もしくはフェーズロックループ回路により構成される出力ドライブ回路。 - 出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路であって、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から第１の期間は、前記高出力バッファを非駆動状態とし、前記第１の期間に続く第２の期間で前記高出力バッファを駆動し、前記第２の期間に続く第３の期間で前記高出力バッファを非駆動状態とする高出力バッファ駆動手段と、
前記第１の期間を決定するために、前記第１の期間に対応する遅延時間だけ前記入力信号を遅延して出力する第１の遅延回路と、
前記第２の期間を決定するために、前記第２の期間に対応する遅延時間だけ前記第１の遅延回路からの信号を遅延して出力する第２の遅延回路と、
周期的に変化する所定のクロック信号に基づいて、前記第１遅延回路及び前記第２の遅延回路の各々の遅延時間を制御するための制御信号を生成する制御信号生成手段とを備え、
前記高出力バッファ駆動手段は、前記第１の遅延回路から出力される信号と前記第２の遅延回路から出力される信号とに基づいて、前記高出力バッファを駆動する出力ドライブ回路。 - 請求項３記載の出力ドライブ回路であって、
前記出力端子に出力信号を出力する、前記高出力バッファの電流容量よりも小さい電流容量を持つ出力バッファと、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記第２の期間及び前記第３の期間のうち少なくとも前記第３の期間は、前記出力バッファを駆動する出力バッファ駆動手段とを備え、
前記出力バッファ駆動手段は、前記入力信号と前記第１の遅延回路から出力される信号或いは前記第２の遅延回路から出力される信号とに基づいて、前記出力バッファを駆動する出力ドライブ回路。 - 請求項３又は４記載の出力ドライブ回路であって、
前記第１の遅延回路が、前記制御信号に応じて遅延量が制御される第１の遅延素子を複数個、直列に接続して構成され、
前記第２の遅延回路が、前記制御信号に応じて遅延量が制御される第２の遅延素子を複数個、直列に接続して構成され、
前記制御信号生成手段が、前記制御信号に応じて遅延量が制御される第３の遅延素子を複数個、直列に接続して構成された遅延回路を有する遅延ロックループ回路もしくはフェーズロックループ回路により構成される出力ドライブ回路。 - 請求項１〜５のいずれか１項記載の出力ドライブ回路であって、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から所定の期間は、前記低出力バッファが出力する出力信号の変化速度が一定となるように前記低出力バッファを駆動する低出力バッファ駆動手段を備える出力ドライブ回路。 - 請求項６記載の出力ドライブ回路であって、
前記低出力バッファ駆動手段が、電源ラインもしくは基準接地ラインに接続された定電流源と、前記低出力バッファを構成するトランジスタの制御ゲートと前記定電流源との間に接続された前記入力信号によって制御されるスイッチとを備えて構成される出力ドライブ回路。 - 請求項１〜７のいずれか１項記載の出力ドライブ回路を備えるデジタルカメラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006204813A JP2008035071A (ja) | 2006-07-27 | 2006-07-27 | 出力ドライブ回路及びこれを備えたデジタルカメラ |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014030125A (ja) * | 2012-07-31 | 2014-02-13 | Denso Corp | トランシーバ |
| JPWO2020250334A1 (ja) * | 2019-06-12 | 2020-12-17 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514167A (ja) * | 1991-06-28 | 1993-01-22 | Kawasaki Steel Corp | 出力ドライバ回路 |
| JPH06224730A (ja) * | 1993-01-25 | 1994-08-12 | Nec Corp | 出力バッファ回路 |
| JPH1117516A (ja) * | 1997-06-10 | 1999-01-22 | Ind Technol Res Inst | 制御されたスルーレートを有する高速及び低速出力バッファー |
| JP2001186004A (ja) * | 1999-12-24 | 2001-07-06 | Mitsubishi Electric Corp | 論理回路 |
| JP2004348573A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | クロック生成回路およびそれを含むシステム |
-
2006
- 2006-07-27 JP JP2006204813A patent/JP2008035071A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514167A (ja) * | 1991-06-28 | 1993-01-22 | Kawasaki Steel Corp | 出力ドライバ回路 |
| JPH06224730A (ja) * | 1993-01-25 | 1994-08-12 | Nec Corp | 出力バッファ回路 |
| JPH1117516A (ja) * | 1997-06-10 | 1999-01-22 | Ind Technol Res Inst | 制御されたスルーレートを有する高速及び低速出力バッファー |
| JP2001186004A (ja) * | 1999-12-24 | 2001-07-06 | Mitsubishi Electric Corp | 論理回路 |
| JP2004348573A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | クロック生成回路およびそれを含むシステム |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014030125A (ja) * | 2012-07-31 | 2014-02-13 | Denso Corp | トランシーバ |
| US8929431B2 (en) | 2012-07-31 | 2015-01-06 | Denso Corporation | Transceiver for serial data communication utilizing PWM encoded signal |
| JPWO2020250334A1 (ja) * | 2019-06-12 | 2020-12-17 |
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