(第1の実施の形態)
本発明の出力ドライブ回路に関する1つの実施の形態について、図1〜図4を参照しながら以下に説明する。
図1は第1の実施の形態における出力ドライブ回路の構成例を示す電気回路図である。図2は第1の実施の形態における期間制御回路の変形例を示すブロック図である。図3は第1の実施の形態における出力ドライブ回路の動作例を示す波形図である。図4は図2に示す期間制御回路を使用した場合の動作例を示す波形図である。
図1に示す出力ドライブ回路は、インバータ11と、特許請求の範囲の低出力バッファ駆動手段として機能する速度制御回路400と、特許請求の範囲の低出力バッファとして機能するソースフォロア出力回路100と、高出力バッファ200と、特許請求の範囲の高出力バッファ駆動手段として機能する期間制御回路500Aとを備えている。インバータ11の入力に二値信号である入力信号INが印加され、この出力ドライブ回路の出力信号は出力端子Voに現れる。
インバータ11の出力端子に速度制御回路400が接続されている。速度制御回路400は、並列に接続された2組のインバータINV1及びINV2を備えている。
インバータINV1は、PMOSトランジスタ61とNMOSトランジスタ62とを備える。
PMOSトランジスタ61は、そのゲート端子がインバータ11の出力端子に接続され、そのドレイン端子がNMOSトランジスタ62のドレイン端子に接続され、そのソース端子が定電流源5を介して電源ラインVDDに接続されている。定電流源5はそこを流れる電流が一定値(i0)になるように制御する。
NMOSトランジスタ62は、そのゲート端子がインバータ11の出力端子に接続され、そのドレイン端子がPMOSトランジスタ61のドレイン端子に接続され、そのソース端子が接地ライン(0V)に接続されている。
インバータINV2は、PMOSトランジスタ63とNMOSトランジスタ64とを備える。
PMOSトランジスタ63は、そのゲート端子がインバータ11の出力端子に接続され、そのドレイン端子がNMOSトランジスタ64のドレイン端子に接続され、そのソース端子が電源ラインVDDに接続されている。
NMOSトランジスタ64は、そのゲート端子がインバータ11の出力端子に接続され、そのドレイン端子がPMOSトランジスタ63のドレイン端子に接続され、そのソース端子が定電流源6を介して接地ライン(0V)に接続されている。定電流源6はそこを流れる電流が一定値(i1)になるように制御する。
このような構成により、速度制御回路400は、出力ドライブ回路に入力される入力信号INの立ち上がり時及び立ち下がり時の双方において、入力信号INの変化開始時刻から所定の期間は、ソースフォロワ出力回路100が出力する出力信号の変化速度が一定となるようにソースフォロワ出力回路100を駆動する。
ソースフォロア出力回路100は、NMOSトランジスタ21とPMOSトランジスタ22とを組み合わせて構成してあり、ソースフォロア回路を構成している。すなわち、NMOSトランジスタ21のソース端子及びPMOSトランジスタ22のソース端子が出力である出力端子Voと接続されている。
NMOSトランジスタ21は、そのゲート端子がPMOSトランジスタ61及びNMOSトランジスタ62のドレイン端子に接続され、そのドレイン端子が電源ラインVDDに接続されている。以下では、PMOSトランジスタ61及びNMOSトランジスタ62のドレイン端子から出力される信号を出力n1又は信号n1という。
PMOSトランジスタ22は、そのゲート端子がPMOSトランジスタ63及びNMOSトランジスタ64のドレイン端子に接続され、そのドレイン端子が接地ラインに接続されている。以下では、PMOSトランジスタ63及びNMOSトランジスタ64のドレイン端子から出力される信号を出力n2又は信号n2という。
高出力バッファ200は、ドレイン端子が出力端子Voに共通接続されたPMOSトランジスタ23とNMOSトランジスタ24とを組み合わせて構成してある。高出力バッファ200は、ソースフォロア出力回路100と比べて大きな電流を出力に流すことを想定しているので、高出力バッファ200を構成しているPMOSトランジスタ23のソース端子は電源ラインVDDに接続され、NMOSトランジスタ24のソース端子は接地ラインに接続されている。
高出力バッファ200を構成するPMOSトランジスタ23のゲート端子に印加すべきゲート入力信号xuと、NMOSトランジスタ24のゲート端子に印加すべきゲート入力信号xdとを生成するために、期間制御回路500Aが設けてある。
期間制御回路500Aは、出力ドライブ回路に入力される入力信号INの立ち上がり時及び立ち下がり時の双方において、入力信号INの変化開始時刻から前記所定の期間は、高出力バッファ200を非駆動状態とし、前記所定の期間の後で高出力バッファ200を駆動するために、入力信号xu,xdを制御する。
なお、図1に示す出力ドライブ回路においては期間制御回路500Aを用いているが、図1に示された期間制御回路500Aの代わりに、図2に示す期間制御回路500Bを用いることもできる。
図1に示す出力ドライブ回路においては、出力端子Voに出力されるべき電流が、ソースフォロア出力回路100及び高出力バッファ200からそれぞれ供給される。但し、高出力バッファ200はCMOS構造になっているので、その出力をハイインピーダンスの状態に制御することもできる。高出力バッファ200の出力をハイインピーダンスの状態にすると、出力端子Voに高出力バッファ200が接続されていないのと同じ状態になる。
期間制御回路500Aは、入力信号INを、高出力バッファ200を非駆動状態にする前記所定の期間に相当する期間だけ遅延する遅延回路7と、遅延回路7からの信号と入力信号INとに基づいた信号を出力する論理回路であるNANDゲート12及びNORゲート13とを備える。
NANDゲート12は、入力信号INと、遅延回路7が出力する信号との論理演算結果として信号xuを生成する。NORゲート13は、入力信号INと、遅延回路7の出力する信号との論理演算結果として信号xdを生成する。
図1に示す出力ドライブ回路における動作波形の具体例が図3に示されている。すなわち、出力端子Voの信号電位を低レベルLから高レベルHに立ち上げる際の動作例が図3(A)に示されており、出力端子Voの信号電位を高レベルHから低レベルLに立ち下げる際の動作例が図3(B)に示されている。なお、図3(A)、(B)はいずれも横軸が時間、縦軸が電圧を示している。
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図3(A)において、初期状態(時刻t1まで)では入力信号INが’L’レベルの場合を想定しているので、初期状態では、図1に示すインバータ11の出力は’H’レベルとなり、インバータINV1、INV2の出力n1、n2は定常状態にあり、出力n1、n2はどちらも’L’レベルを出力する。そのためNMOSトランジスタ21はオフ、PMOSトランジスタ22は出力端子Voの電位に応じた状態にある。実際には、出力端子Voの電位はPMOSトランジスタ22の閾値Vtpよりも低い電位になっており、PMOSトランジスタ22はオフ状態となる。なお、’H’レベルは電源ラインの電圧(VDD)と同等であり、’L’レベルは基準接地ラインの電圧(0V)と同等である。
また、前記初期状態においては、遅延回路7の出力は’L’レベルの状態にあり、NANDゲート12の出力xuは’H’、NORゲート13の出力xdも’H’である。従って、高出力バッファ200においては、NMOSトランジスタ24のみがオンして出力端子Voの信号は’L’レベルとなる。
次に、図3(A)に示す時刻t1で入力信号INが’L’から’H’レベルへ変化すると、インバータ11の出力は’L’となり、インバータINV2の出力n2は直ちに’H’となり、PMOSトランジスタ22はオフを維持する。また、インバータINV1の出力n1は、電源端子側より電流源5により、’H’レベルとなる電源電圧(VDD)に至るまで定電流i0が供給される。また、このときのn1の立ち上がり速度は、電流値i0と、NMOSトランジスタ21のゲート容量などのゲート端子の内部付加容量値の割合に比例した値となり、常に一定の速度となる。つまり、図3(A)に示すように時刻t1からほぼ一定の傾きで緩やかにn1が上昇する。
一方、入力信号INが’L’から’H’レベルへ変化すると、NORゲート13の出力xdは直ちに’L’となるが、遅延回路7の出力はその特性により定まる遅延時間値tdに至るまでは’L’を出力するため、時刻t1から更にtdを経過するまでの期間は、NANDゲート12の出力xuは’H’を維持する。そのため、高出力バッファ200はこの期間はPMOSトランジスタ23、NMOSトランジスタ24共にオフして非出力状態(出力画ハイインピーダンスの状態)になる。従って、出力端子Voの電圧は、ソースフォロア出力回路100のNMOSトランジスタ21の出力電流のみにより緩やかに立ち上がる。
ここで、NMOSトランジスタ21の特性を、出力端子Voに接続される負荷Coの最大負荷を考慮した十分な駆動能力に定めておくことにより、最大の負荷容量が付いた状態であっても、逆に負荷が小さい場合であっても、上記の立ち上がり期間において、ほぼ一定の出力電流となる飽和状態を維持したまま出力端子Voの電位を立ち上げることができる。
NMOSトランジスタ21の出力電流I21は次式で表される。
I21=βe×(VGS21−Vtn)2/2
I21≒Ic1(一定電流値)
但し、
βe:NMOSトランジスタ21の電流増幅率
VGS21:NMOSトランジスタ21のゲート−ソース間電圧
Vtn:NMOSトランジスタ21の閾値
また、前記信号n1の電圧をVn1、出力端子Voの電圧をVoで表すと、
VGS21=Vn1−Vo
であるので、出力電圧Voは次式で表される。
Vo≒Vn1−Vtn−(2×Ic1/βe)1/2
ここで、NMOSトランジスタ21の入力の信号n1に関する負荷容量をCn1で表すと、信号n1の電圧Vn1は入力信号INが’L’から’H’レベルへ変化してからの経過時間tの関数として次式で表される。
Vn1=(i0/Cn1)×t
従って、出力端子Voの電圧の立ち上がり速度は、外部負荷が最大負荷時であってもNMOSトランジスタ21のゲート端子の入力における立ち上がり速度とほぼ同程度になることが分かる。また、外部負荷Coが小さい場合であっても、Voの立ち上がり速度がNMOSトランジスタ21のゲート端子の入力における信号の立ち上がり速度より速くなることはない。
但し、図1に示す出力ドライブ回路においては、信号n1の電位が、NMOSトランジスタ21の閾値Vtnを越えるまではNMOSトランジスタ21がオンしないため、それまでは出力端子Voの電圧は’L’レベルになる。
入力信号INが’H’に変化した後、更に遅延回路7の遅延時間tdを経過すると、遅延回路7の出力が’H’に変化し、NANDゲート12の出力xuは’L’になる。また、NORゲート13の出力は’L’のままである。従って、高出力バッファ200はPMOSトランジスタ23だけをオンして出力端子Voの電位を電源電圧VDDまで高速に立ち上げる。
一般的に、バッファにおけるピーク電流は、このバッファがオンしたときのソース・ドレイン間の電位差に応じて決まる。また、通常はバッファがオンした直後にソース・ドレイン間の電位差が最大になるため、バッファがオンした直後にピーク電流が現れる。
しかし、図1に示す出力ドライブ回路においては、高出力バッファ200のオン直後には、ドレイン端子と接続された出力端子Voの電位がソース端子と接続された電源ラインの電圧(VDD)に近づいているため、ソース・ドレイン間の電位差は比較的小さくなる。従って、ピーク電流の最大値を減少させることができる。
ピーク電流が流れるときの出力端子Voの電圧は、遅延回路7の遅延時間td及び出力電圧(Vo)の立ち上がり速度、即ち信号n1の立ち上がり速度で決められることになる。このため、外部負荷に因ることなくピーク電流をほぼ一定に抑制することができ、リンギングノイズや不要輻射ノイズが抑制でき、また信号の遅延時間を必要最小限に抑制することができる。
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図3(B)において、初期状態(時刻t2まで)では入力信号INが’H’レベルの場合を想定しているので、初期状態では、図1に示すインバータ11の出力は’L’レベルとなり、インバータINV1、INV2の出力n1、n2は定常状態にあり、出力n1、n2はどちらも’H’レベルを出力する。そのためPMOSトランジスタ22はオフ、NMOSトランジスタ21は出力端子Voの電位に応じた状態にある。実際には、出力端子Voの電位が電源電圧(VDD)と同等であるため、NMOSトランジスタ21のゲート・ソース間に電位差が無い。つまり、ゲート・ソース間の電圧がNMOSトランジスタ21の閾値Vtnよりも小さいためNMOSトランジスタ21はオフ状態になる。
また、遅延回路7の出力は’H’レベルであり、NANDゲート12の出力xuは’L’、NORゲート13の出力xdも’L’である。従って、高出力バッファ200においてはPMOSトランジスタ23のみがオンし、出力端子Voの信号は’H’レベルになる。
入力信号INが’H’から’L’レベルへ変化すると、インバータ11の出力は’H’となり、インバータINV1の出力n1は直ちに’L’となりNMOSトランジスタ21はオフを維持し、インバータINV2の出力n2は、基準電圧端子側より電流源6により、’L’レベルである接地電圧(0V)に至るまで定電流i1で放電される。このときの信号n2の立ち下がり速度は、電流値i1と、PMOSトランジスタ22のゲート容量などのゲート端子の入力における内部付加容量値の割合に比例した値となり、常に一定の速度となる。つまり、図3(B)に示すように、信号n2の電位は時刻t2からほぼ一定の傾きで低下する。
一方、NANDゲート12の出力xuは直ちに’H’となるが、遅延回路7の出力は遅延時間値tdに至るまでは’H’を出力し、時刻t2からtdを経過するまでの期間はNORゲート13の出力xdは’L’を維持する。そのため、高出力バッファ200はこの期間はPMOSトランジスタ23、NMOSトランジスタ24ともオフして非出力状態(ハイインピーダンスの状態)になる。従って、出力端子Voの信号は、ソースフォロア出力回路100内のPMOSトランジスタ22による駆動のみで緩やかに立ち下がる。
ここで、上述したNMOSトランジスタ21の場合と同様にPMOSトランジスタ22の駆動能力を、出力端子Voに接続される外部負荷Coの最大負荷を考慮に入れた能力に定めておくことにより、最大の負荷容量が付いた状態でも上記の立ち下がり期間において、ほぼ一定の出力電流となる飽和状態を維持したまま立ち下げることができる。
PMOSトランジスタ22の出力電流I22は次式で表される。
I22=βp×(VGS22−Vtp)2/2
I22≒Ic2(一定電流値)
但し、
βp:PMOSトランジスタ22の電流増幅率
VGS22:PMOSトランジスタ22のゲート−ソース間電圧
Vtp:PMOSトランジスタ22の閾値
また、前記信号n2の電圧をVn2、出力端子Voの電圧をVoで表すと、
VGS22=Vn2−Vo
であるので、出力電圧Voは次式で表される。
Vo≒Vn2+Vtp+(2×Ic2/βe)1/2
ここで、PMOSトランジスタ22の入力の信号n2に関する負荷容量をCn2で表すと、信号n2の電圧Vn2は入力信号INが’H’から’L’レベルへ変化してからの経過時間tの関数として次式で表される。
Vn2=(i0/Cn2)×t
これにより、出力Voの立ち下り速度は、外部負荷が最大負荷時であっても、PMOSトランジスタ22のゲート端子の入力における立ち下がり速度とほぼ同程度にできる。また、外部負荷Coが小さくなってもゲート端子の入力における立ち下がり速度より速くなることはない。
但し、PMOSトランジスタ22のゲート端子の電位が、ソース端子と接続された出力端子Voの電圧(VDDと同等)よりPMOSトランジスタ22の閾値Vtp分(VDD−Vtp)を越えて下降するまでは、トランジスタ22はオンしないため、それまでは’H’レベルを出力する。
入力信号INが’L’に変化した後、遅延回路7の遅延時間tdを経過すると、遅延回路7の出力が’L’に変化し、NORゲート13の出力xdは’H’となる。また、NANDゲート12の出力は’H’の状態を維持する。従って、高出力バッファ200はNMOSトランジスタ24のみをオンし、出力端子Voの電位を接地電圧まで高速に立ち下げる。
立ち下げ時も立上げ時と同様に、出力バッファのピーク電流は、バッファがオンしたときのドレイン・ソース間の電位差で決まる。図1に示す出力ドライブ回路においては、高出力バッファ200のオン直後はドレイン端子に接続された出力端子Voの電位が、ソース端子と接続された接地ラインの電位(0V)に近づいているため、ドレイン・ソース間の電位差は小さくなる。
このため、最大ピーク電流を減少させることができる。このときの出力端子Voの電圧は、遅延回路7の遅延時間td及び出力端子Voの電圧の立ち下がり速度、即ち信号n2の立ち下がり速度で決められることになり、外部負荷に因ることなくリンギングノイズや不要輻射ノイズが抑制できる。また、信号の遅延時間を必要最小限に抑制できる。
図1に示す期間制御回路500Aの代わりに、図2に示す期間制御回路500Bを用いることもできる。期間制御回路500Aと同様に、図2に示す期間制御回路500Bも、高出力バッファ200の入力信号xu及びxdを生成する。図2に示すように、期間制御回路500Bは2つの比較回路1、2と、論理ゲートであるインバータ14、NANDゲート15、ANDゲート16とを備えている。
前述の入力信号INは、NANDゲート15の1つの入力と、インバータ14の入力とにそれぞれ印加される。また、入力信号INをインバータ14で反転した信号が、ANDゲート16の1つの入力に印加される。
比較回路1の正側入力には出力端子Voの電圧が印加され、比較回路1の負側入力には閾値を定める基準電圧V1が印加される。比較回路1の出力naはNANDゲート15の他入力に印加される。
また、比較回路2の正側入力には閾値を定める基準電圧V2が印加され、比較回路2の負側入力には出力端子Voの電圧が印加される。比較回路2の出力nbはANDゲート16の他入力に印加される。
出力信号xu及びxdは夫々NANDゲート15とANDゲート16から出力される。ここで、基準電圧V1,V2は、(0<V1<V2<VDD)の範囲にある電圧値である。
図1に示す出力ドライブ回路において、期間制御回路500Aの代わりに図2の期間制御回路500Bを用いた場合の動作波形の具体例が図4に示されている。すなわち、出力端子Voの信号電位を低レベルLから高レベルHに立ち上げる際の動作例が図4(A)に示されており、出力端子Voの信号電位を高レベルHから低レベルLに立ち下げる際の動作例が図4(B)に示されている。なお、図4(A)、(B)はいずれも横軸が時間、縦軸が電圧を示している。
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図4(A)において、初期状態(時刻t1まで)では入力信号INが’L’レベルの場合を想定しているので、初期状態では、図1に示すインバータ11の出力は’H’レベルとなり、インバータINV1、INV2の出力n1、n2は定常状態にあり、出力n1、n2はどちらも’L’レベルを出力する。そのためNMOSトランジスタ21はオフし、出力端子Voの電位はPMOSトランジスタ22の閾値Vtpより低い電位となる。
この電位は、高側の基準電圧V2より十分低い電位であるため、図2に示す期間制御回路500Bの比較回路2の出力nbは’H’レベルの状態にあり、インバータ14の出力は’H’なのでANDゲート16の出力xdは’H’レベルになる。また、NANDゲート15の出力xuも比較回路1の出力naの値によらず’H’である。従って、高出力バッファ200においてはNMOSトランジスタ24のみがオンし、出力端子Voは’L’レベルとなる。
時刻t1で入力信号INが’L’から’H’レベルへ変化すると、ANDゲート16の出力xdは比較回路2の出力値に依存することなく直ちに’L’になる。また、比較回路1の出力naは、出力端子Voの電位が低側基準電圧V1に至るまでは’L’であり、NANDゲート15の出力xuは’H’を維持する。そのため、高出力バッファ200においてはPMOSトランジスタ23、NMOSトランジスタ24がともにオフして非出力状態(ハイインピーダンス状態)になる。従って、前述したようにソースフォロア出力回路100のNMOSトランジスタ21の駆動により、信号n1の立ち上がり速度とほぼ同等の一定の速度で出力端子Voの電位が立ち上がる。
そして、出力端子Voの電位が上昇し、低側の基準電圧V1を超えると比較回路1の出力naが’H’に変化し、NANDゲート15の出力xuは’L’になる。また、ANDゲート16の出力xdは’L’のままなので、このときの時刻tr以降は、高出力バッファ200ではトランジスタ23のみがオンして出力端子Voの電位を電源電圧VDDまで高速に立ち上げる。
図2に示す期間制御回路500Bを用いる場合には、高出力バッファ200をオフからオンに切り替えるタイミングが、出力端子Voの電位と閾値である基準電圧V1、V2との比較により決定される。従って、PMOSトランジスタ23のソース・ドレイン間の電位差が十分に小さくなった後でPMOSトランジスタ23をオン状態に切り替えることができ、切り替え直後に生じるピーク電流を減少させることができる。
この場合も出力端子Voの電位が低側基準電圧V1に至るまでの時間(tr−t1)はほぼ一定であるため、期間制御回路500Aを用いる場合と同様に外部負荷に因ることなくリンギングノイズや不要輻射ノイズが抑制でき、信号の遅延時間を必要最小限に抑制できる。
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図4(B)において、初期状態(時刻t2まで)では入力信号INが’H’レベルの場合を想定しているので、初期状態では、図1に示すインバータ11の出力は’L’レベルとなり、インバータINV1、INV2の出力n1、n2は定常状態にあり、出力n1、n2はどちらも’H’レベルを出力する。そのためPMOSトランジスタ22はオフする。また、出力端子Voの電位は電源電圧(VDD)からNMOSトランジスタ21の閾値Vtnを差し引いた電圧よりも電源電圧(VDD)近い状態にあるため、NMOSトランジスタ21はオフになっている。
このときの出力端子Voの電位は、低側の基準電圧V1より十分高い電位であるため、期間制御回路500Bの比較回路1の出力naは’H’レベルの状態にあり、NANDゲート15の出力xuは’L’である。また、インバータ14の出力は’L’なのでANDゲート16の出力xdも’L’レベルである。従って、高出力バッファ200においてはPMOSトランジスタ23のみがオンし、出力端子Voは’H’レベルになる。
次に、図4(B)に示す時刻t2で入力信号INが’H’から’L’レベルへ変化すると、NANDゲート15の出力xuは比較回路1の出力値に依存することなく直ちに’H’になり、比較回路2の出力nbは、出力端子Voの電位が高側の基準電圧V2より高電位にある期間は’L’であり、ANDゲート16の出力xdは’L’を維持する。そのため、高出力バッファ200においてはPMOSトランジスタ23、NMOSトランジスタ24がともにオフして非出力状態(ハイインピーダンス状態)になる。従って、期間制御回路500Aを用いた場合と同様に、ソースフォロア出力回路100のPMOSトランジスタ22による駆動により、信号n2の立ち下がり速度とほぼ同等の一定の速度で出力端子Voの電位が立ち下がる。
更に、出力端子Voの電位が下降し、高側の基準電圧V2をよりも低下すると比較回路2の出力nbが’H’に変化し、ANDゲート16の出力xdは’H’になる。また、NANDゲート15の出力xuは’H’のままなので、このときの時刻tf以降は、高出力バッファ200においてはNMOSトランジスタ24のみがオンして出力端子Voの電位を接地電圧まで高速に立ち下げる。
図2に示す期間制御回路500Bを用いる場合には、高出力バッファ200をオフからオンに切り替えるタイミングが、出力端子Voの電位と閾値である基準電圧V1、V2との比較により決定される。従って、NMOSトランジスタ24のソース・ドレイン間の電位差が十分に小さくなった後でNMOSトランジスタ24をオン状態に切り替えることができ、切り替え直後に生じるピーク電流を減少させることができる。また、出力端子Voの電位が高側基準電圧V2に至るまでの時間(tf−t2)はほぼ一定であるため、期間制御回路500Aを用いる場合と同様に外部負荷に因ることなくリンギングノイズや不要輻射ノイズが抑制でき、信号の遅延時間を必要最小限に抑制できる。
なお、図1に示した出力ドライブ回路においては、高出力バッファ200が動作を開始した後において、ソースフォロア出力回路100も出力端子Voに電流を流すように駆動しているが、高出力バッファ200の電流容量が十分に大きい場合には、高出力バッファ200が動作する時にはソースフォロア出力回路100の動作を停止するように、速度制御回路400の構成を変更することも可能である。
なお、図1に示した出力ドライブ回路を期間制御回路500Aを用いて制御する場合には、電圧を比較する回路を設ける必要がないし、図2に示した期間制御回路500Bを用いて制御する場合には遅延回路を設ける必要がないので、従来と比べて全体の構成を簡略化できる。
(第2の実施の形態)
本発明の出力ドライブ回路に関するもう1つの実施の形態について、図5及び図6を参照しながら以下に説明する。図5は第2の実施の形態における出力ドライブ回路の主要部の構成を示す電気回路図である。図6は第2の実施の形態における出力ドライブ回路の動作例を示す波形図である。この形態は、前述の第1の実施の形態の変形例である。また、図5において第1の実施の形態と同様の構成には同一の符号を付けて示してある。
図5に示す出力ドライブ回路の構成については、閾値補償制御回路600が追加された点が第1の実施の形態と大きく異なっている。閾値補償制御回路600は、ソースフォロア出力回路100におけるNMOSトランジスタ21及びPMOSトランジスタ22の閾値の影響で生じる動作の遅延を補償するために設けてある。
例えば、図3(A)において、信号n1は時刻t1から直線的に上昇を開始するが、出力端子Voの電位は時刻t1からしばらく遅延した後で上昇を開始する。この遅延は、NMOSトランジスタ21の閾値に相当する電位だけ信号n1のレベルが上昇するのに要する時間に相当する。この遅延の影響を解消するために閾値補償制御回路600が設けてある。
図5に示すように、閾値補償制御回路600は、インバータ17、18と、PMOSトランジスタ27と、NMOSトランジスタ28と、PMOSトランジスタ29と、PMOSトランジスタ30と、NMOSトランジスタ31と、NMOSトランジスタ32とで構成されている。
PMOSトランジスタ29は、NMOSトランジスタ21のゲート端子と電源ラインVDDとの間に定電流源5と並列に接続されており、PMOSトランジスタ29のゲート端子には、信号n3がインバータ17を介して入力される。信号n3は、共通に接続されたPMOSトランジスタ27のドレイン端子及びNMOSトランジスタ28のドレイン端子から出力される。PMOSトランジスタ29のソース端子は電源ラインVDDに接続され、ドレイン端子はPMOSトランジスタ61のソース端子に接続されている。
PMOSトランジスタ27のゲート端子には入力信号INが印加され、NMOSトランジスタ28のゲート端子にはインバータINV1から出力される信号n1が印加される。また、PMOSトランジスタ27のソース端子は電源ライン(VDD)と接続され、NMOSトランジスタ28のソース端子は接地ラインと接続されている。
また、NMOSトランジスタ32は、PMOSトランジスタ22のゲート端子と接地ラインとの間に定電流源6と並列に接続してあり、NMOSトランジスタ32のゲート端子には、信号n4がインバータ18を介して印加される。信号n4は、共通に接続されたPMOSトランジスタ30のドレイン端子及びNMOSトランジスタ31のドレイン端子から出力される。NMOSトランジスタ32のソース端子は接地ラインに接続され、ドレイン端子はNMOSトランジスタ64のソース端子に接続されている。
NMOSトランジスタ31のゲート端子には入力信号INが印加され、PMOSトランジスタ30のゲート端子にはインバータINV2から出力される信号n2が印加される。また、PMOSトランジスタ30のソース端子は電源ラインVDDと接続され、NMOSトランジスタ31のソース端子は接地ラインと接続されている。
図5に示す出力ドライブ回路における動作波形の具体例が図6に示されている。すなわち、出力端子Voの信号電位を低レベルLから高レベルHに立ち上げる際の動作例が図6(A)に示されており、出力端子Voの信号電位を高レベルHから低レベルLに立ち下げる際の動作例が図6(B)に示されている。なお、図6(A)、(B)はいずれも横軸が時間、縦軸が電圧を示している。また、ここでは図1に示された期間制御回路500Aを用いて駆動信号xu,xdを生成する場合を想定している。
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図6(A)において、初期状態(時刻t1まで)では入力信号INが’L’レベルの場合を想定しているので、初期状態では、図5に示すインバータ11の出力は’H’レベルとなり、インバータINV1、INV2の出力n1、n2は定常状態にあり、出力n1、n2はどちらも’L’レベルを出力する。また、高出力バッファ200の出力Voの電位は’L’レベルになり、NMOSトランジスタ21及びPMOSトランジスタ22は共にオフになる。
また、上記初期状態ではPMOSトランジスタ27はオンし、NMOSトランジスタ28はオフになる。従って、信号n3の電位は’H’、インバータ17の出力は’L’になる。そのためPMOSトランジスタ29がオンし、PMOSトランジスタ29が定電流源5をバイパスする電流経路を形成し、インバータINV1の電源側端子には、低抵抗を介して電源電圧(VDD)が供給される。
また、上記初期状態ではPMOSトランジスタ30はオンし、NMOSトランジスタ31はオフになるので、信号n4の電位は’H’になり、インバータ18の出力は’L’になり、NMOSトランジスタ32はオフ状態になる。
次に、図6(A)に示す時刻t1で、入力信号INが’L’から’H’レベルへ変化すると、期間制御回路500Aが出力する信号xdは直ちに’L’になり、信号xuは、遅延回路7の遅延時間値tdに至るまで’H’を維持する。そのため高出力バッファ200はこの期間はPMOSトランジスタ23、NMOSトランジスタ24を共にオフして非出力状態(ハイインピーダンス状態)になる。
一方、インバータ11の出力は’L’になり、インバータINV2の出力する信号n2は直ちに’H’になりPMOSトランジスタ22はオフを維持し、PMOSトランジスタ30はオフし、NMOSトランジスタ31はオンし、信号n4は’L’、インバータ18の出力は’H’になり、NMOSトランジスタ32をオンする。
インバータINV1の出力する信号n1は、時刻t1以降は、電流源5による定電流と、オン状態にあるPMOSトランジスタ29を通る電流とによって急速に立ち上がり始める。そして、信号n1の電位がNMOSトランジスタ28の閾値Vtn’を超えるとNMOSトランジスタ28をオンする。このときPMOSトランジスタ27はオフしているため、信号n3は’L’レベルとなり、インバータ17の出力は’H’となり、PMOSトランジスタ29をオフする。
PMOSトランジスタ29がオフした後は、信号n1は電流源5による定電流i0のみで電源電圧(VDD)に至るまで駆動される。NMOSトランジスタ28の閾値Vtn’は、NMOSトランジスタ21の閾値Vtnとほぼ等しいので、NMOSトランジスタ21がオンして出力端子Voの電位が立ち上がり始めたときの立ち上がり速度は、これ以降の信号n1の立ち上がり速度を決める電流値i0と、信号n1が現れるノードにおける付加容量値の割合に比例した値とほぼ同等になり、常に一定の速度になる。いずれにしても、PMOSトランジスタ29の働きにより、信号n1の電位がNMOSトランジスタ21の閾値電圧を超えるまでの遅延時間を無視できる程度に抑制できるので、出力端子Voの波形の立ち上がりの開始が早くなる。
入力信号INが’H’に変化した後、予め定めた遅延時間tdを経過した後に遅延回路7の出力が’H’に変化し、NANDゲート12の出力する信号xuは’L’になる。NORゲート13の出力は’L’のままなので、高出力バッファ200はPMOSトランジスタ23をオンして出力端子Voを電源電圧(VDD)まで高速に立ち上げる。
高出力バッファ200がオン状態に切り替わった直後にソース・ドレイン間の電位差が最大になり、このときに出力端子Voに流れる電流がピークになる。しかし、高出力バッファ200がオン状態に切り替わった時には、出力端子Voの電位はソースフォロア出力回路100から出力される電流によって既にある程度上昇しており、電源電圧(VDD)に近いので、高出力バッファ200におけるソース・ドレイン間の電位差は小さくなり、最大ピーク電流は減少する。
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図6(B)において、初期状態(時刻t2まで)では入力信号INが’H’レベルであり、インバータINV1、INV2の出力する信号n1、n2は、定常状態でどちらも’H’レベルを出力している。また、期間制御回路500Aが出力する信号xu、xdはどちらも’L’レベルであり、高出力バッファ200の出力端子Voの電位は’H’レベルになり、NMOSトランジスタ21、PMOSトランジスタ22は共にオフである。
また、前記初期状態ではPMOSトランジスタ27はオフし、NMOSトランジスタ28はオンし、信号n3の電位は’L’、インバータ17の出力は’H’になり、PMOSトランジスタ29はオフ状態である。一方、NMOSトランジスタ32はオンし、定電流源6をバイパスする電流経路を形成するので、インバータINV2の電源側端子は、低抵抗のNMOSトランジスタ32を介して接地ラインと接続される。
図6(B)の時刻t2で入力信号INが’H’から’L’レベルへ変化すると、期間制御回路500Aの出力する信号xuは直ちに’H’になり、信号xdは、遅延回路7の遅延時間値tdに至るまで’L’を維持する。そのため高出力バッファ200はこの期間はPMOSトランジスタ23、NMOSトランジスタ24を共にオフして非出力状態(ハイインピーダンス状態)になる。
一方、インバータ11の出力は’H’になり、インバータINV1の出力する信号n1は直ちに’L’になり、NMOSトランジスタ21はオフを維持し、PMOSトランジスタ27はオンし、NMOSトランジスタ28はオフし、信号n3は’H’になり、インバータ17の出力は’L’になり、PMOSトランジスタ29がオンする。
また、インバータINV2の出力する信号n2は、電流源6による定電流と、オン状態にあるNMOSトランジスタ32を通る電流とによって急速に立ち下がり始める。そして、信号n2の電位が、電源電圧(VDD)の電位よりもPMOSトランジスタ30の閾値分Vtp’を超えて低下するとPMOSトランジスタ30がオンする。このときNMOSトランジスタ31はオフしているため、信号n4は’H’レベルになり、インバータ18の出力は’L’になり、NMOSトランジスタ32をオフする。
NMOSトランジスタ32がオフになった後は、信号n2は電流源6から供給される定電流i1のみに応じて接地電位まで立ち下げられる。PMOSトランジスタ30の閾値Vtp’は、PMOSトランジスタ22の閾値Vtpとほぼ等しいので、PMOSトランジスタ22がオンして出力端子Voの電位が立ち下がり始めたときの立ち下がり速度は、これ以降の信号n2の立ち下がり速度を決める電流値i1と、信号n2が現れるノードの付加容量値の割合に比例した値とほぼ同等になり、常に一定の速度となる。
いずれにしても、出力端子Voの電位の立ち下がりを開始するときには、NMOSトランジスタ32の働きにより定電流源6をバイパスし、大きな電流をインバータINV2に供給するので、信号n2の電位がPMOSトランジスタ22の閾値電圧を超えるまでの遅延時間を無視できる程度にして抑制でき、信号の遅延を最小限に抑制できる。
時刻t2で入力信号INが’L’に変化した後、遅延時間tdを経過すると遅延回路7の出力が’L’に変化し、NORゲート13の出力する信号xdは’H’になる。NANDゲート12の出力は’H’のままなので、高出力バッファ200はNMOSトランジスタ24をオンして出力端子Voの電位を接地電位まで高速で立ち下げる。
高出力バッファ200がオン状態に切り替わった直後にソース・ドレイン間の電位差が最大になり、このときに出力端子Voに流れる電流がピークになる。しかし、高出力バッファ200がオン状態に切り替わった時には、出力端子Voの電位はソースフォロア出力回路100から出力される電流によって既にある程度低下しており、接地電位(0V)に近いので、高出力バッファ200におけるソース・ドレイン間の電位差は小さくなり、最大ピーク電流は減少する。
上記のように、この形態では閾値補償制御回路600を設けてあるので、入力信号INの変化時(t1,t2)の直後から出力Voの立ち上がり、或は立ち下がりの開始までの遅延を殆ど無視できる程度に低減でき、信号の遅延を大幅に抑制できる。しかも、第1の実施の形態と同様に、最大ピーク出力電流が低減されるので、リンギングノイズや不要輻射ノイズを抑制することができる。
なお、図5に示した出力ドライブ回路においても、期間制御回路500Aの代わりに、図2に示された期間制御回路500Bを採用することもできる。
(第3の実施の形態)
本発明の出力ドライブ回路に関するもう1つの実施の形態について、図7〜図11を参照しながら以下に説明する。
図7は第3の実施の形態における出力ドライブ回路の主要部の構成を示す電気回路図である。図8は第3の実施の形態で用いる期間制御回路の構成例を示すブロック図である。図9は第3の実施の形態で用いる期間制御回路の構成例を示すブロック図である。図10は図8に示した期間制御回路を使用した場合の動作例を示す波形図である。図11は図9に示した期間制御回路を使用した場合の動作例を示す波形図である。
この形態は、前述の第2の実施の形態の変形例である。また、図7において第2の実施の形態と同様の構成には同一の符号を付けて示してある。図7に示す出力ドライブ回路の構成については、特許請求の範囲の出力バッファとして機能する低出力バッファ300が追加された点が第2の実施の形態と大きく異なっている。低出力バッファ300は、高出力バッファ200に比べて電流容量の小さいバッファであり、より精密な波形の制御を行うために追加してある。
図7に示す出力ドライブ回路に追加された低出力バッファ300は、比較的電流容量の小さいPMOSトランジスタ25とNMOSトランジスタ26とで構成されている。PMOSトランジスタ25のソース端子は電源ラインVDDと接続され、NMOSトランジスタ26のソース端子は接地ライン(0V)と接続されている。また、PMOSトランジスタ25のドレイン端子及びNMOSトランジスタ26のドレイン端子は出力端子Voと共通に接続されている。PMOSトランジスタ25のゲート端子には入力信号yuが印加され、NMOSトランジスタ26のゲート端子には入力信号ydが印加される。
高出力バッファ200の入力信号xu及びxdと、低出力バッファ300の入力信号yu及びydとは、図8に示す期間制御回路500C又は図9に示す期間制御回路500Dを用いて生成することができる。まず、期間制御回路500Cを用いる場合を想定して説明する。期間制御回路500C又は期間制御回路500Dは、特許請求の範囲の高出力バッファ駆動手段及び出力バッファ駆動手段として機能する。
期間制御回路500C又は500Dは、入力信号INの立ち上がり時及び立ち下がり時の双方において、入力信号INの変化開始時刻から第1の期間は、高出力バッファ200を非駆動状態とし、第1の期間に続く第2の期間は高出力バッファ200を駆動し、第2の期間に続く第3の期間は高出力バッファ200を非駆動状態とすると共に、第2の期間及び第3の期間は低出力バッファ300を駆動するように、入力信号xu,xd,yu,ydを制御する。
図8に示すように、期間制御回路500Cは、入力信号INを、高出力バッファ200を非駆動状態にする前記第1の期間に相当する期間だけ遅延する遅延回路71と、遅延回路71からの信号を前記第2の期間に相当する時間だけ遅延する遅延回路72と、遅延回路72からの信号を反転するインバータ41と、インバータ41からの信号と遅延回路71からの信号とに基づいた信号を出力する第1の論理回路であるNANDゲート42、NORゲート44と、入力信号INと遅延回路71からの信号とに基づいた信号を出力する第2の論理回路であるNANDゲート43、NORゲート45とを備える。
NANDゲート42は、インバータ41の出力する信号と、遅延回路71が出力する信号との論理演算結果として信号xuを生成する。また、NANDゲート43は遅延回路71の出力する信号と入力信号INとの論理演算結果として信号yuを生成する。また、NORゲート44はインバータ41の出力する信号と、遅延回路71の出力する信号との論理演算結果として信号xdを生成する。また、NORゲート45は遅延回路71が出力する信号と、入力信号INとの論理演算結果として信号ydを生成する。
図7に示す出力ドライブ回路における動作波形の具体例が図10に示されている。すなわち、出力端子Voの信号電位を低レベルLから高レベルHに立ち上げる際の動作例が図10(A)に示されており、出力端子Voの信号電位を高レベルHから低レベルLに立ち下げる際の動作例が図10(B)に示されている。なお、図10(A)、(B)はいずれも横軸が時間、縦軸が電圧を示している。また、ここでは図8に示された期間制御回路500Cを用いて信号xu,xd,yu,ydを生成する場合を想定している。
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図10(A)において、初期状態(時刻t11まで)では入力信号INが’L’レベルの場合を想定しているので、初期状態ではインバータINV1、INV2の出力n1、n2は定常状態にあり、出力される信号n1、n2はどちらも’L’レベルになる。また、高出力バッファ200の出力Voの電位は’L’レベルになり、NMOSトランジスタ21及びPMOSトランジスタ22は共にオフになる。
一方、図8に示す期間制御回路500Cにおいては、前記初期状態では遅延回路71の出力及び遅延回路72の出力は共に’L’レベルの状態になり、NANDゲート42とNANDゲート43の入力の少なくとも一方は’L’となり、各出力xu,yuはどちらも’H’になり、NORゲート45の出力ydも’H’になる。NORゲート44は、遅延回路72の出力をインバータ41で反転した信号が印加されるので、NORゲート44の出力xdは’L’になる。
従って、高出力バッファ200においてではPMOSトランジスタ23、NMOSトランジスタ24が共にオフし、非出力状態(ハイインピーダンス状態)になる。低出力バッファ300においては、NMOSトランジスタ26のみオンするので、出力端子Voの信号は’L’レベルになる。その他の信号の状態は図5に示した出力ドライブ回路の場合と同じである。
図10(A)の時刻t11で、入力信号INが’L’から’H’レベルへ変化すると、期間制御回路500Cの出力する信号ydは直ちに’L’になり、信号xu,yuは、遅延回路71の遅延時間値td1に至るまで’H’の状態を維持する。また、インバータ41の出力は’H’のままなので、信号xdは’L’のままである。そのため高出力バッファ200はハイインピーダンス状態を維持する。また、低出力バッファ300もPMOSトランジスタ25、NMOSトランジスタ26を共にオフしてハイインピーダンス状態になる。一方、ソースフォロア出力回路100は、図5に示した出力ドライブ回路の場合と同様に、NMOSトランジスタ21を遅延時間無くオンして出力端子Voの電位を信号n1の立ち上がりと同等の一定の速度で立ち上げ始める。
入力信号INが’H’に変化した後、前記遅延時間td1を経過した後で遅延回路71の出力が’H’に変化する時刻t12から、更に遅延回路72の遅延時間値td2に至るまでは遅延回路72の出力は’L’になり、インバータ41の出力は’H’のままなので、NANDゲート42と43の出力する信号xuとyuは共に’L’になり、信号xdとydは’L’のままである。従って、高出力バッファ200はPMOSトランジスタ23をオンし、同時に低出力バッファ300はPMOSトランジスタ25をオンするので、時刻t12からは出力端子Voの電位を高速に立ち上げ始める。
この場合も、高出力バッファ200がオンした直後にそのソース・ドレイン間の電位差が最大になり、電流もピークになるが、オンに切り替わるときには、高出力バッファ200のドレイン端子に接続された出力端子Voの電位が電源電圧VDDに近づいているので、ピーク電流を抑制できる。
遅延回路71の出力が’H’に変化し、更に遅延回路72の遅延時間td2を経過して時刻t13になると、遅延回路72の出力は’H’になり、インバータ41の出力は’L’になる。これによりNANDゲート42の出力する信号xuは’H’になるが、他の論理ゲート43〜45の出力yu,xd,ydは全て’L’のままである。従って、高出力バッファ200においてはPMOSトランジスタ23、NMOSトランジスタ24が共にオフしてハイインピーダンス状態になる。また、低出力バッファ300においてはPMOSトランジスタ25のみオンする。つまり、図10(A)の時刻t13から立ち上がりが終了するまでの間は、低出力バッファ300だけで駆動され、出力端子Voの電位は電源電圧VDDまで緩やかに立ち上がる。すなわち、低出力バッファ300のPMOSトランジスタ25は比較的高いオン抵抗を有するので、時刻t13以降に流れる電流は比較的小さくなり、出力端子Voの電位は緩やかな立ち上がりになる。そのため、出力端子Voの立ち上がりに伴うリンギングノイズを一層低減できる。
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図10(B)において、初期状態(時刻t21まで)では入力信号INが’H’レベルの場合を想定している。この初期状態では、インバータINV1、INV2の出力する信号n1、n2は定常状態でどちらも’H’レベルになり、PMOSトランジスタ22はオフし、NMOSトランジスタ21はソース端子と接続された出力端子Voの電位が電源電圧VDDに近いのでオフしている。
期間制御回路500Cにおいては、前記初期状態では出力信号xuのみ’H’になり、他の出力信号yu、xd、ydは全て’L’レベルなる。従って、高出力バッファ200においてはPMOSトランジスタ23、NMOSトランジスタ24が共にオフしてハイインピーダンス状態になる。また、低出力バッファ300においてはPMOSトランジスタ25のみオンするので、出力端子Voの電位は’H’レベルになる。その他の信号の状態については図5に示した出力ドライブ回路の場合と同じである。
図10(B)の時刻t21において、入力信号INが’H’から’L’レベルへ変化すると、期間制御回路500Cの出力する信号yuは直ちに’H’になり、出力信号xd、ydは、更に遅延回路71により定まる遅延時間td1を経過するまで’L’を維持する。また、インバータ41の出力は’L’のままなので、信号xuは’H’のままである。そのため高出力バッファ200はハイインピーダンス状態を維持し、低出力バッファ300もPMOSトランジスタ25、NMOSトランジスタ26を共にオフしてハイインピーダンス状態になる。一方、ソースフォロア出力回路100は、図5に示した出力ドライブ回路の場合と同様に、PMOSトランジスタ22を遅延無くオンに切り替えて出力端子Voを信号n2の立ち下がりとほぼ同等の一定の速度で立ち下げ始める。
入力信号INが’L’に変化し、更に遅延回路71の遅延時間td1を経過した後に、すなわち図10(B)に示す時刻t22で遅延回路71の出力が’L’に変化してから更に遅延回路72によって定まる遅延時間td2を経過するまでは遅延回路72の出力は’H’を維持し、インバータ41の出力は’L’のままなので、NANDゲート42と43の出力する信号xuとyuは’H’の状態を維持し、出力信号xdとydはともに’H’に変化する。
従って、図10(B)に示す時刻t22以降(t23まで)は、高出力バッファ200はNMOSトランジスタ24をオンし、低出力バッファ300はNMOSトランジスタ26をオンするので、高出力バッファ200及び低出力バッファ300は、出力端子Voの電位を高速に立ち下げ始める。
この場合も、高出力バッファ200のNMOSトランジスタ24がオン状態に切り替わった直後にドレイン・ソース間の電位差が最大になり、電流がピークになる。しかし、このときにNMOSトランジスタ24のドレイン端子と接続された出力端子Voの電位は、既に接地電位に近づいているので、ドレイン・ソース間の電位差は比較的小さくなり、最大ピーク電流は減少する。
図10(B)の時刻t22で遅延回路71の出力が’L’に変化した後、更に遅延回路72の遅延時間td2を経過して時刻t23になると、遅延回路72の出力は’L’に切り替わり、インバータ41の出力は’H’になる。これにより、NORゲート44の出力xdは’L’になる。また、他の論理ゲート42、43、45の出力する信号xu、yu、ydは全て’H’のままである。従って、高出力バッファ200はPMOSトランジスタ23、NMOSトランジスタ24を共にオフしてハイインピーダンス状態になり、低出力バッファ300ではNMOSトランジスタ26のみオンする。このため、時刻t23以降は、出力端子Voの電位は、低出力バッファ300だけで駆動されて緩やかに接地電位まで立ち下がる。すなわち、低出力バッファ300のNMOSトランジスタ26はオン抵抗が比較的大きいので、NMOSトランジスタ26を流れる電流は小さくなり、出力端子Voの波形は緩やかに立ち下がる。従って、出力端子Voの立ち下がりに伴うリンギングノイズを一層低減できる。
次に、図9に示す期間制御回路500Dを用いて図7の出力ドライブ回路を制御する場合について説明する。
図9に示すように、期間制御回路500Dは、出力端子Voから出力される信号と閾値とを比較する電圧比較回路である比較回路1,2と、比較回路1,2からの信号と入力信号INとに基づいた信号xu,xdを出力する第1の論理回路であるNANDゲート47,ANDゲート48と、比較回路1,2からの信号と入力信号INとに基づいた信号yu,ydを出力する第2の論理回路であるNANDゲート49,ANDゲート50と、インバータ46とを備える。
入力信号INは、NANDゲート49と、インバータ46と、NANDゲート47にそれぞれ入力される。入力信号INをインバータ46で反転した信号が、ANDゲート50と、ANDゲート48にそれぞれ入力される。
比較回路1の正側入力には出力端子Voの電圧が印加され、比較回路1の負側入力には閾値を定める基準電圧V1が印加される。比較回路1の出力naは、NANDゲート47と、NANDゲート49と、ANDゲート48にそれぞれに入力される。
比較回路2の正側入力には閾値を定める基準電圧V2が印加され、比較回路2の負側入力には出力端子Voの電圧が印加される。比較回路2の出力nbはNANDゲート47と、ANDゲート48と、ANDゲート50とにそれぞれ入力される。
出力信号xu及びxdは夫々NANDゲート47とANDゲート48から出力される。出力信号yu及びydは夫々NANDゲート49とANDゲート50から出力される。ここで、基準電圧V1,V2は、(0<V1<V2<VDD)の範囲にある電圧値である。
図7に示す出力ドライブ回路における動作波形の具体例が図11に示されている。すなわち、出力端子Voの信号電位を低レベルLから高レベルHに立ち上げる際の動作例が図11(A)に示されており、出力端子Voの信号電位を高レベルHから低レベルLに立ち下げる際の動作例が図11(B)に示されている。なお、図11(A)、(B)はいずれも横軸が時間、縦軸が電圧を示している。また、ここでは図9に示された期間制御回路500Dを用いて信号xu,xd,yu,ydを生成する場合を想定している。
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図11(A)においては、初期状態(時刻t11まで)で入力信号INが’L’レベルの場合を想定しているので、初期状態では期間制御回路500DのNANDゲート47、49の出力する信号xu、yuは共に’H’になり、高出力バッファ200ではPMOSトランジスタ23がオフし、低出力バッファ300ではPMOSトランジスタ25がオフする。また、速度制御回路400が出力する信号n1、n2はどちらも’L’レベルの定常状態にあり、ソースフォロア出力回路100のNMOSトランジスタ21がオフするため、出力端子Voの電位はPMOSトランジスタ22の閾値Vtpより低くなる。この電位は、高側の基準電圧V2より十分低いので、比較回路2の出力nbは’H’レベルの状態になる。また、インバータ46の出力は’H’なのでANDゲート50の出力する信号ydは’H’になる。従って、低出力バッファ300のNMOSトランジスタ26がオンして出力端子Voは’L’レベルになる。比較回路1の出力する信号naは’L’レベルになり、ANDゲート48の出力する信号xdは’L’レベルになる。従って、高出力バッファ200においてはNMOSトランジスタ24もオフしてハイインピーダンス状態になる。
次に、図11(A)の時刻t11で入力信号INが’L’から’H’レベルへ変化すると、インバータ46の出力は’L’になり、ANDゲート48、50の出力する信号xd、ydは比較回路1、2の出力値に依存することなく’L’になる。また、比較回路1の出力する信号naは、出力端子Voの電位が低側基準電圧V1に至るまでは’L’であるため、NANDゲート47、49の出力する信号xu、yuは’H’を維持する。そのため、高出力バッファ200はPMOSトランジスタ23及びNMOSトランジスタ24をオフし、低出力バッファ300は、PMOSトランジスタ25及びNMOSトランジスタ26をオフにするのでいずれも出力がハイインピーダンス状態になる。
一方、ソースフォロア出力回路100のNMOSトランジスタ21は時刻t11の直後にオン状態に切り替わり、NMOSトランジスタ21が出力する電流によって、出力端子Voの電位は信号n1の電位と同様にほぼ一定の速度で立ち上がる。前述のように信号n1の電位は最初は急速に立ち上がるが、閾値Vtnを超えると定電流源5の電流値によって電流が制御され、信号n1の電位は図11(A)に示すようにほぼ一定の傾きで直線的に上昇する。このため、出力端子Voの電位も一定の速度で緩やかに立ち上がる。
出力端子Voの電位が上昇して低側の基準電圧V1を超えると(時刻tr1)、比較回路1の出力する信号naが’H’に変化し、NANDゲート49の出力する信号yuは’L’になる。また、出力端子Voが高側の基準電圧V2を超えるまでは、比較回路2の出力する信号nbは’H’を維持する。従って、NANDゲート47の出力する信号xuも’L’になる。また、ANDゲート48、50の出力する信号xd、ydは’L’のままなである。
従って、時刻tr1以降(tr2まで)は、高出力バッファ200のPMOSトランジスタ23がオンし、低出力バッファ300のPMOSトランジスタ25がオンし、出力端子Voの電位は高出力バッファ200及び低出力バッファ300により駆動され、比較的大きな電流を用いて高速に立ち上げられる。
出力端子Voの電位が更に上昇して高側の基準電圧V2を超えると(時刻tr2)、比較回路2の出力する信号nbは’L’に変化し、NANDゲート47の出力する信号xuは’H’になる。一方、他の論理ゲート48〜50の出力する信号xd、yu、ydは変らず’L’のままである。このため、高出力バッファ200はハイインピーダンス状態になる。また、低出力バッファ300においてはPMOSトランジスタ25のみがオンする。
従って、時刻tr2以降は、出力端子Voの電位は低出力バッファ300の電流だけで駆動され、出力端子Voの電位は電源電圧VDDまで緩やかに立ち上がる。すなわち、低出力バッファ300のPMOSトランジスタ25は比較的高いオン抵抗を有しているので、PMOSトランジスタ25を流れる電流は比較的小さくなり、出力端子Voの電位の立ち上がりは緩やかになる。従って、出力端子Voの立ち上がりに伴う電源ラインのリンギングノイズを一層低減できる。
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図11(B)において、初期状態(時刻t21まで)では入力信号INが’H’レベルの場合を想定している。この初期状態では、インバータ46の出力は’L’なのでANDゲート48、50の出力する信号xd、ydは’L’になる。従って、高出力バッファ200はNMOSトランジスタ24をオフし、低出力バッファ300はNMOSトランジスタ26をオフする。また、信号n1、n2はどちらも’H’レベルの定常状態にある。従って、ソースフォロア出力回路100のPMOSトランジスタ22はオフしており、NMOSトランジスタ21は、ソース端子に接続された出力端子Voの電位が電源電圧VDDに近いのでオフしている。
また、期間制御回路500Dの比較回路1の出力する信号naは’H’レベルになり、比較回路2の出力する信号nbは’L’レベルの状態であるため、NANDゲート47の出力する信号xuは’H’になり、NANDゲート49の出力する信号yuは’L’になる。従って、高出力バッファ200においてはPMOSトランジスタ23もオフしてハイインピーダンス状態になり、低出力バッファ300においてはPMOSトランジスタ25がオンして出力端子Voの電位を’H’レベルに固定する。
図11(B)の時刻t21で入力信号INが’H’から’L’レベルへ変化すると、NANDゲート47、49の出力する信号xu、,yuは比較回路1及び2の出力値に依存することなく’H’になり、インバータ46の出力は’H’になり、比較回路2の出力する信号nbは、出力端子Voの電位が高側基準電圧V2よりも高電位にある期間は’L’になり、ANDゲート48、50の出力する信号xd、ydは’L’を維持する。
そのため、時刻t21以降(tf1まで)は、高出力バッファ200はPMOSトランジスタ23及びNMOSトランジスタ24がオフになり、低出力バッファ300はPMOSトランジスタ25及びNMOSトランジスタ26がオフになり、高出力バッファ200の出力及び低出力バッファ300の出力はいずれもハイインピーダンス状態になる。また、ソースフォロア出力回路100のPMOSトランジスタ22は信号n2に従って動作するので、時刻t21の直後にPMOSトランジスタ22がオンし、出力端子Voの電位を下げるように駆動する。また、信号n2の電位が電源電圧VDDを閾値Vtpだけ下回った後は、定電流源6の電流に従って信号n2の電位はほぼ一定の傾きで直線的に低下する。従って、時刻t21以降(tf1まで)は、出力端子Voの電位は信号n2と同様にほぼ一定の速度で立ち下がる。
出力端子Voの電位が下降して高側の基準電圧V2よりも低下すると(時刻tf1)、比較回路2の出力する信号nbが’H’に変化し、ANDゲート50の出力する信号ydは’H’になる。また、出力端子Voの電位が低側の基準電圧V1よりも高電位の期間は比較回路1の出力する信号naは’H’を維持し、ANDゲート48の出力する信号xdも’H’になる。NANDゲート47、49の出力する信号xu、yuは’H’のままである。従って、時刻t21以降tf1までの期間は、高出力バッファ200はNMOSトランジスタ24をオンし、低出力バッファ300はNMOSトランジスタ26をオンするので、高出力バッファ200及び低出力バッファ300が出力端子Voを駆動し、出力端子Voの電位を高速に立ち下げる。
また、出力端子Voの電位が更に下降して低側の基準電圧V1よりも低下すると(時刻tf2)、比較回路1の出力する信号naは’L’に変化し、ANDゲート48の出力する信号xdは’L’になる。一方、他の論理ゲート47、49、50の出力する信号xu、yu、ydは変らず’H’のままである。
従って、高出力バッファ200はハイインピーダンス状態になる。また、低出力バッファ300ではNMOSトランジスタ26のみオンするので、NMOSトランジスタ26が出力端子Voを駆動する。このため、時刻tf2以降の期間では、低出力バッファ300だけにより駆動されて出力端子Voの電位は接地電圧まで緩やかに立ち下がる。すなわち、低出力バッファ300のNMOSトランジスタ26は比較的高いオン抵抗を有しているので、NMOSトランジスタ26を流れる電流は小さく、出力端子Voの電位変化も緩やかになる。これにより、出力端子Voの立ち下がりに伴う接地ラインのリンギングノイズを一層低減できる。
上記のように、図9に示す期間制御回路500Dを用いて制御を行う場合には、出力端子Voにピーク電流が流れるタイミング(tr1,tf1)を、予め定めた基準電圧(V1,V2)により制御できるので、ピーク電流が流れる時の出力トランジスタのソース・ドレイン間の電位差を出力端子Voの信号の遅延とは無関係に小さくすることができ、これにより最大ピーク電流を減少させることができる。
また、図7に示す出力ドライブ回路においては、出力端子Voの電位の立ち上がり及び立ち下がりの制御において、第1の期間(例えば図10(A)のt11−t12)はソースフォロア出力回路100だけで駆動し、第3の期間(例えば図10(A)のt13以降)はソースフォロア出力回路100と低出力バッファ300だけで駆動するので、電源ラインあるいは接地ラインのリンギングノイズを低減することができる。また、出力端子Voの電位の立ち上がり及び立ち下がりの制御において、第2の期間(例えば図10(A)のt12−t13)を、ソースフォロア出力回路100、低出力バッファ300、及び高出力バッファ200を用いて駆動するので、信号の遅延時間が増大するのを最小限に抑制できる。
なお、図8に示した期間制御回路500Cを用いる場合、並びに図9に示した期間制御回路500Dを用いる場合には、出力端子Voの電位の立ち上がり及び立ち下がりの制御において、第2の期間をソースフォロワ出力回路100、高出力バッファ200、及び低出力バッファ300の3つを用いて駆動するように制御するが、高出力バッファ200の電流容量が十分に大きい場合には、第2の期間ではソースフォロワ出力回路100と低出力バッファ300の動作を停止し、高出力バッファ200だけで第2の期間の駆動を行うように、速度制御回路400、期間制御回路500C、及び500Dの構成を変更しても良い。また、第3の期間では、ソースフォロワ出力回路100の動作を停止し、低出力バッファ300だけで第3の期間の駆動を行うように、速度制御回路400、期間制御回路500C、及び500Dの構成を変更しても良い。
また、図7に示した出力ドライブ回路を図8に示した期間制御回路500Cを用いて制御する場合には、電圧を比較する回路を設ける必要がないし、図9示した期間制御回路500Dを用いて制御する場合には遅延回路を設ける必要がないので、従来と比べて全体の構成を簡略化できる。
また、第3の実施の形態においては、閾値補償制御回路600を省略しても良い。
また、第1〜第3の実施の形態においては、入力信号INの立ち上がりと立ち下がりの両方において本発明の課題を解決するための構成を説明したが、入力信号INの立ち上がり時及び立ち下がり時のいずれか一方においてのみ、本発明の課題を解決するための構成を適用しても構わない。
例えば、図1,2において、INV2、PMOSトランジスタ22、NMOSトランジスタ24、NORゲート13、比較回路2、インバータ14、及びANDゲート16を省略した構成とすることで、入力信号INの立ち上がり時のみ、本発明の課題を解決することができる。
又、図1,2において、INV1、NMOSトランジスタ21、PMOSトランジスタ23、NANDゲート12、比較回路1、NANDゲート15を省略した構成とすることで、入力信号INの立ち上がり時のみ、本発明の課題を解決することができる。
又、図5において、INV2、PMOSトランジスタ30、NMOSトランジスタ18,31、PMOSトランジスタ22、及びNMOSトランジスタ24を省略した構成とすることで、入力信号INの立ち上がり時のみ、本発明の課題を解決することができる。
又、図5において、INV1、PMOSトランジスタ27,29、NMOSトランジスタ28、NMOSトランジスタ21、及びPMOSトランジスタ23を省略した構成とすることで、入力信号INの立ち下がり時のみ、本発明の課題を解決することができる。
又、図7〜9において、INV2、PMOSトランジスタ30、NMOSトランジスタ18,31、PMOSトランジスタ22、NMOSトランジスタ24、NMOSトランジスタ26、NORゲート44,45、及びANDゲート48,50を省略した構成とすることで、入力信号INの立ち上がり時のみ、本発明の課題を解決することができる。
又、図7〜9において、INV1、PMOSトランジスタ27,29、NMOSトランジスタ28、NMOSトランジスタ21、PMOSトランジスタ23、PMOSトランジスタ25、NANDゲート42,43、及びANDゲート47,49を省略した構成とすることで、入力信号INの立ち下がり時のみ、本発明の課題を解決することができる。