JP4137339B2 - 出力バッファ回路及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に用いられるスルーレート制御型出力バッファ回路に関するものである。
【０００２】
半導体装置には、スルーレート制御型出力バッファ回路が設けられているものがある。この出力バッファ回路は、出力駆動用トランジスタのゲート入力波形の傾き（スルーレート）を調整する機能を有し、出力信号変化時の消費電流を低減する目的などに使用される。
【０００３】
近年、半導体装置は、動作周波数が高速化しており、それに伴って入出力の周波数が高い仕様が設定されるようになってきている。そのため、仕様の変更に応じて低速から高速まで幅広い周波数帯域に対応できる出力バッファ回路が求められている。
【０００４】
【従来の技術】
図６は、スルーレート制御型出力バッファ回路の従来例を示す回路図である。
この出力バッファ回路１１は、出力駆動用トランジスタ（単に出力トランジスタという）Ｔ１，Ｔ２と、それらを外部入力信号ＶＩＮに応答してオン・オフ制御するスルーレート制御回路（単に制御回路という）１２，１３及び遅延回路１４を備えている。
【０００５】
第１出力トランジスタＴ１と、ＮチャネルＭＯＳトランジスタからなる第２出力トランジスタＴ２は、高電位電源ＶDDと低電位電源ＶSSの間に直列接続され、それらトランジスタＴ１，Ｔ２のドレインから外部出力信号ＶＯＵＴが出力される。即ち、第１出力トランジスタＴ１はＰチャネルＭＯＳトランジスタからなり、ソースが高電位電源ＶDDに接続され、ドレインが出力端子１５に接続され、ゲートに第１制御回路１２から制御信号ＶＰが印加される。第２出力トランジスタＴ２は、ソースが低電位電源ＶSSに接続され、ドレインが出力端子１５に接続され、ゲートに第２制御回路１３から制御信号ＶＮが印加される。
【０００６】
第１制御回路１２は、高電位電源ＶDDと低電位電源ＶSSの間に直列接続されたＰＭＯＳトランジスタＴ１１及びＮＭＯＳトランジスタＴ１２，Ｔ１３と、その第３トランジスタＴ１３に並列接続されたＮＭＯＳトランジスタＴ１４とから構成されている。第１トランジスタＴ１１のソースは高電位電源ＶDDに接続され、ドレインは第２トランジスタＴ１２のドレインに接続され、両トランジスタＴ１１，Ｔ１２のゲートには外部入力信号ＶＩＮが印加されている。第２トランジスタＴ１２のソースは第３トランジスタＴ１３のドレインに接続され、第３トランジスタＴ１３のソースは低電位電源ＶSSに接続されている。第４トランジスタＴ１４はオン抵抗値が大きく設定され、ゲートは高電位電源ＶDDに接続され、常時オン状態になって抵抗素子として機能する。
【０００７】
第２制御回路１３は、高電位電源ＶDDと低電位電源ＶSSの間に直列接続されたＰＭＯＳトランジスタＴ２１，Ｔ２２及びＮＭＯＳトランジスタＴ２３と、その第１トランジスタＴ２１に並列接続されたＰＭＯＳトランジスタＴ２４とから構成されている。第１トランジスタＴ２１のソースは高電位電源ＶDDに接続され、ドレインは第２トランジスタＴ２２のソースに接続され、両トランジスタＴ２１，Ｔ２２のゲートには外部入力信号ＶＩＮが印加されている。第２トランジスタＴ２２のドレインは第３トランジスタＴ２３のドレインに接続され、第３トランジスタＴ２３のソースは低電位電源ＶSSに接続されている。第４トランジスタＴ２４はオン抵抗が大きく設定され、ゲートは低電位電源ＶSSに接続され、常時オン状態になって抵抗素子として機能する。
【０００８】
遅延回路１４はインバータ回路よりなり、入力端子には外部入力信号ＶＩＮが印加され、出力端子は第１制御回路１２の第３トランジスタＴ１３のゲートと第２制御回路１３の第１トランジスタＴ２１のゲートに接続されている。
【０００９】
上記のように構成された出力バッファ回路１１は、以下のように動作する。
（１）外部入力信号ＶＩＮがＬレベル（低電位電源ＶSSレベル）からＨレベル（高電位電源ＶDDレベル）に変化する時、それに応答して、第２制御回路１３の第２トランジスタＴ２２は直ちにオフし、第３トランジスタＴ２３はオンするため、制御信号ＶＮはＨレベルからＬレベルへと急速に立ち下がる。よって、出力トランジスタＴ２は直ちにオフする。
【００１０】
同様に、外部入力信号ＶＩＮの変化に応答して、第１制御回路１２の第１トランジスタＴ１１は直ちにオフし、第２トランジスタＴ１２はオンするが、第３トランジスタＴ１３のゲートには遅延回路１４から遅延された外部入力信号ＶＩＮが印加され、所定時間変化前のＨレベルが印加される。そのため、第３トランジスタＴ１３は遅延回路１４の遅延時間分オンし、図７に※印で示すように、制御信号ＶＰをＨレベルから急速に立ち下げる。そして、所定時間経過後に、遅延回路１４の出力がＨレベルからＬレベルに変化し第３トランジスタＴ１３がオフするため、その後はオン抵抗の大きい第４トランジスタＴ１４が制御信号ＶＰを緩やかに立ち下げる。
【００１１】
よって、第１出力トランジスタＴ１が完全にオンするまでの時間は、第２出力トランジスタＴ２がオフする時間よりも長くなり、外部出力信号ＶＯＵＴがＬレベルからＨレベルへと変化する波形は、通常のＣＭＯＳインバータ出力に比べて緩やかになる。
【００１２】
（２）外部入力信号ＶＩＮがＨレベルからＬレベルに変化する時、それに応答して、第１制御回路１２の第２トランジスタＴ１２は直ちにオフ、Ｔ１１はオンするため、制御信号ＶＰはＬレベルからＨレベルへと急速に立ち上がる。よって、第１出力トランジスタＴ１は直ちにオフする。
【００１３】
同様に、外部入力信号ＶＩＮの変化に応答して、第２制御回路１３の第３トランジスタＴ２３は直ちにオフし、第２トランジスタＴ２２はオンするが、第１トランジスタＴ２１のゲートには遅延回路１４から遅延された外部入力信号ＶＩＮが印加され、所定時間変化前のＬレベルが印加される。そのため、第１トランジスタＴ２１は遅延回路１４の遅延時間分オンし、図７に※印で示すように、制御信号ＶＮをＬレベルから急速に立ち上げる。そして、所定時間経過後に、遅延回路１４の出力がＬレベルからＨレベルに変化し第１トランジスタＴ２１がオフするため、その後はオン抵抗の大きい第４トランジスタＴ２４が制御信号ＶＮを緩やかに立ち上げる。
【００１４】
よって、第２出力トランジスタＴ２が完全にオンするまでの時間は、第１出力トランジスタＴ１がオフする時間よりも長くなり、外部出力信号ＶＯＵＴがＨレベルからＬレベルへと変化する波形は、通常のＣＭＯＳインバータ出力に比べて緩やかになる。
【００１５】
図７は、各制御信号ＶＰ，ＶＮ、外部出力信号ＶＯＵＴの波形及び出力トランジスタＴ１，Ｔ２に流れるスイッチング電流Ｉの波形を示す。
図７に示すように、外部出力信号ＶＯＵＴがＬレベルからＨレベルに変化する時、制御信号ＶＰ，ＶＮが図のように変化することにより出力トランジスタＴ１，Ｔ２が同時にオン状態になるのを防ぐ。また、外部出力信号ＶＯＵＴがＨレベルからＬレベルに変化するときも同様である。よって、スイッチング時に出力トランジスタＴ１，Ｔ２に流れる電流Ｉは極めて少なくなるため、この出力バッファ回路１１は低消費電流型であると言える。
【００１６】
また、前記回路動作説明の通り、スイッチング時に第１制御回路１２の第３トランジスタＴ１３と第２制御回路１３の第１トランジスタＴ２１を遅延回路１４の遅延時間分オンさせている影響で、制御信号ＶＰ，ＶＮは図の※印部分のように急峻な動作をする。この動作時間（つまり遅延回路１４の遅延時間）は、制御信号ＶＰ，ＶＮのレベルが出力トランジスタＴ１，Ｔ２のスレッショルド電圧に達するまでの時間にあわせているため、外部出力信号ＶＯＵＴの立ち上がり及び立ち下がり反応が早まり、出力バッファ回路１１の伝播遅延時間Ｔｐｄを小さくする効果がある。
【００１７】
ただし、外部出力信号ＶＯＵＴのスルーレートが通常のＣＭＯＳインバータ出力に比べて緩やかになるため、この出力バッファ回路１１は低速（低周波数）なデータ転送に向いている。
【００１８】
【発明が解決しようとする課題】
しかしながら、仕様変更等によりこの出力バッファ回路１１にて高い周波数のデータ転送を行う必要がある。しかし、制御信号ＶＰ，ＶＮの変化が高い周波数に追従できず、フルスイング出来なくなる。例えば、図８（ａ）に示す外部入力信号ＶＩＮに対して、図８（ｂ）に示すように、制御信号ＶＰ，ＶＮがＨレベル及びＬレベルに到達する前に次の外部入力信号ＶＩＮの変化が起きる。その結果、図８（ｃ）に示すように、外部出力信号ＶＯＵＴがＨレベル（高電位電源ＶDDレベル）まで到達しなくなってしまう。これにより、外部入力信号ＶＩＮのＨレベルパルス幅Ｗ１に比べて外部出力信号ＶＯＵＴのＨレベルパルス幅Ｗ２が小さく所定のパルス幅を確保できなくなってデータ転送に誤りを引き起す場合がある。そして、プロセス・温度・電源電圧のばらつき（ＰＴＶばらつき）は、更にパルス幅Ｗ２を縮めるように作用し、動作不良を引き起す。
【００１９】
また、現在の動作速度よりも低速な仕様に対応しようとした場合、制御信号ＶＰ，ＶＮの電圧を出力トランジスタＴ１，Ｔ２のスレッショルド電圧付近から中間電位を長く維持するように変更する必要がある。このことは、現在の動作速度又はそれ以上の場合に、上記と同様の問題を引き起す。
【００２０】
本発明は上記問題点を解決するためになされたものであって、その目的は動作周波数の変更に対応することができるスルーレート制御型出力バッファ回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１又は第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１又は第２の制御信号を生成し、前記第１又は第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１又は第２の制御信号を生成する第１及び第２のスルーレート制御回路と、前記入力信号の遅延信号を出力する遅延回路と、前記遅延信号と前記外部出力信号とに基づいて、前記第１又は第２の出力トランジスタをオンさせる期間内に、前記第１又は第２のスルーレート制御回路のスイッチング素子をオン・オフ・オンと制御する第１又は第２の信号を生成する信号生成回路と、を備え、前記第１又は第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１又は第２の制御信号を生成し、前記第１又は第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１又は第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１又は第２の制御信号を急峻に立上げ又は立ち下げるようにした。
【００２２】
このように、遅延信号と外部出力信号とに基づいて、第１又は第２の出力トランジスタをオンさせる期間内に、第１又は第２のスルーレート制御回路のスイッチング素子をオン・オフ・オンと制御し、第１及び第２の制御信号を緩やかに立ち上げ又は立ち下げている途中で急峻に立ち上げ又は立ち下げるようにしたため、第１及び第２の制御信号が短時間でＨレベル及びＬレベルまで変化してフルスイングする。それにより、外部出力信号がフルスイングする。
【００２３】
請求項２に記載の発明のように、第１の電源と第２の電源との間に直列接続される第１の出力トランジスタと第２の出力トランジスタとの接続点から外部出力信号を出力する出力バッファ回路において、並列接続されたスイッチング素子と抵抗素子とを有し、前記スイッチング素子のオンオフ制御に応じて、前記第１の出力トランジスタの制御端子に印加する第１制御信号のスルーレートを制御するスルーレート制御回路と、前記出力バッファ回路に入力される入力信号と前記外部出力信号とに応じて、前記スイッチング素子の制御端子に印加する第２制御信号を生成する信号生成回路と、を有し、前記信号生成回路は、前記第１制御信号の論理が１回変化するために要する期間内に、前記第２制御信号の論理を２回変化させる回路である。
請求項３に記載の発明は、前記第１の電源は前記第２の電源よりも高電位であって、前記第１トランジスタは前記第２トランジスタに対して前記第１の電源側に接続され、前記信号生成回路は、前記第１制御信号が立ち上がる場合の前記期間内に、前記第２制御信号を立ち下げた後、さらに立ち上げるようにした。
請求項４に記載の発明は、前記第１の電源は前記第２の電源よりも低電位であって、前記第１トランジスタは前記第２トランジスタに対して前記第１の電源側に接続され、前記信号生成回路は、前記第１制御信号が立ち下がる場合の前記期間内に、前記第２制御信号を立ち下げた後、さらに立ち上げるようにした。
請求項５に記載の発明は、前記信号生成回路は、前記入力信号を遅延させた第１遅延信号と前記外部出力信号を遅延させた第２遅延信号とに応じて、前記第２制御信号の論理を変化させ、前記第２遅延信号の遅延量は、前記第１遅延回路の遅延量よりも大きい出力バッファ回路である。
【００２４】
信号生成回路は、請求項６に記載の発明のように、前記外部出力信号が入力されスレッショルド電圧が低く設定された第１のインバータ回路と、前記外部出力信号が入力されスレッショルド電圧が高く設定された第２のインバータ回路と、前記遅延信号と前記第１のインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、前記遅延信号と前記第２のインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路とから構成される。
【００２５】
信号生成回路は、請求項７に記載の発明のように、前記外部出力信号が入力され、ヒステリシス特性を有するシュミットインバータ回路と、前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路とから構成される。
【００２６】
請求項８に記載の発明は、第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１及び第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１及び第２の制御信号を生成する第１及び第２のスルーレート制御回路と、前記入力信号の遅延信号を出力する遅延回路と、前記遅延信号と前記外部出力信号とに基づいて前記第１及び第２のスルーレート制御回路のスイッチング素子をオンオフ制御する第１及び第２の信号を生成する信号生成回路と、を備え、前記信号生成回路は、前記外部出力信号が入力されスレッショルド電圧が低く設定された第１のインバータ回路と、前記外部出力信号が入力されスレッショルド電圧が高く設定された第２のインバータ回路と、前記遅延信号と前記第１のインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、前記遅延信号と前記第２のインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路とから構成され、前記第１及び第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１及び第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１及び第２の制御信号を急峻に立上げ又は立ち下げるようにした力バッファ回路である。
請求項９に記載の発明は、第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１及び第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１及び第２の制御信号を生成する第１及び第２のスルーレート制御回路と、前記入力信号の遅延信号を出力する遅延回路と、前記遅延信号と前記外部出力信号とに基づいて前記第１及び第２のスルーレート制御回路のスイッチング素子をオンオフ制御する第１及び第２の信号を生成する信号生成回路と、を備え、前記信号生成回路は、前記外部出力信号が入力され、ヒステリシス特性を有するシュミットインバータ回路と、前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路とから構成され、前記第１及び第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１及び第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１及び第２の制御信号を急峻に立上げ又は立ち下げるようにした出力バッファ回路である。
半導体装置には、請求項１０に記載の発明のように、請求項１乃至４のうちの何れか一項に記載の出力バッファ回路が備えられる。
【００２７】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００２８】
尚、説明の便宜上、図６の従来例と同様の構成については同一の符号を付してその説明を一部省略する。
図１は、本実施形態のスルーレート制御型出力バッファ回路の回路図である。
【００２９】
この出力バッファ回路３１は、第１及び第２出力駆動用トランジスタ（単に出力トランジスタという）Ｔ１，Ｔ２と、それらを外部入力信号ＶＩＮに応答してオン・オフ制御する第１及び第２スルーレート制御回路（単に制御回路という）１２，１３、遅延回路３２及び信号生成回路３３を備えている。
【００３０】
外部入力信号ＶＩＮは遅延回路３２に入力される。本実施形態の遅延回路３２はバッファ回路よりなり、従来例の遅延回路１４と同じ遅延時間だけ外部入力信号ＶＩＮを遅延させた遅延信号ＳＤを信号生成回路３３に出力する。
【００３１】
信号生成回路３３には、前記遅延信号ＳＤとともに外部出力信号ＶＯＵＴが入力される。信号生成回路３３は、第１及び第２インバータ回路３４，３５、ナンド回路３６及びノア回路３７から構成されている。
【００３２】
第１及び第２インバータ回路３４，３５には外部出力信号ＶＯＵＴが入力されている。第１インバータ回路３４は低いスレッショルド電圧Ｖt1（出力バッファ回路３１のＬレベル出力インタフェース規格であるＶＯＬ＿ｍａｘ程度）を持ち、それにより外部出力信号ＶＯＵＴを論理反転した信号Ｓ１をナンド回路３６に出力する。この信号Ｓ１は、外部出力信号ＶＯＵＴがスレッショルド電圧Ｖt1より大きい間Ｌレベルである。
【００３３】
ナンド回路３６は第１インバータ回路３４からの信号Ｓ１と遅延信号ＳＤが入力され、出力端子は第１制御回路１２のスイッチング素子としての第３トランジスタＴ１３のゲートに接続されている。ナンド回路３６は、信号Ｓ１と遅延信号ＳＤを否定論理積演算して生成した信号Ｓ２を第３トランジスタＴ１３のゲートに印加する。
【００３４】
この信号Ｓ２は、遅延信号ＳＤの立ち上がり即ち外部入力信号ＶＩＮの立ち上がりから所定時間経過後から、信号Ｓ１の立ち下がり即ち外部出力信号ＶＯＵＴがスレッショルド電圧Ｖt1よりも高くなるまでの間、Ｌレベルとなる。この信号Ｓ２に応答してＮＭＯＳトランジスタよりなる第３トランジスタＴ１３がオン・オフする。
【００３５】
従って、第３トランジスタＴ１３は、遅延信号ＳＤの立ち上がりから信号Ｓ１が立ち下がるまでの間オフする。言換えれば、信号生成回路３３は、外部入力信号ＶＩＮの立ち上がりから所定時間第３トランジスタＴ１３をオンさせ、一旦第３トランジスタＴ１３をオフさせた後、外部出力信号ＶＯＵＴのレベルに応じて再び第３トランジスタＴ１３をオンさせる。
【００３６】
この第３トランジスタＴ１３のオン・オフは、制御信号ＶＰの立ち下がり波形、ひいては外部出力信号ＶＯＵＴの立ち上がり波形を決定する。即ち、第３トランジスタＴ１３がオンしている間、制御信号ＶＰは急峻な立ち下がり波形となり、第３トランジスタＴ１３がオフしている間は抵抗素子として機能する第４トランジスタＴ１４のオン抵抗により緩やかに変化する。これにより、外部出力信号ＶＯＵＴは、先ず外部入力信号ＶＩＮの立ち上がり時に第３トランジスタＴ１３がオンすることで急速に動作開始点に達し、次に第３トランジスタＴ１３がオフすることで緩やかに立ち上がり、そしてスレッショルド電圧Ｖt1を越えると第３トランジスタＴ１３が再びオンすることで急速にＨレベルまで立ち上がる。
【００３７】
第２インバータ回路３５は高いスレッショルド電圧Ｖt2（出力バッファ回路３１のＨレベル出力インタフェース規格であるＶＯＨ＿ｍｉｎ程度）を持ち、それにより外部出力信号ＶＯＵＴを論理反転した信号Ｓ３をノア回路３７に出力する。この信号Ｓ３は外部出力信号ＶＯＵＴがインバータ回路３５のスレッショルド電圧Ｖt2より小さい間Ｈレベルである。
【００３８】
ノア回路３７は第２インバータ回路３５からの信号Ｓ３と遅延信号ＳＤが入力され、出力端子は第２制御回路１３のスイッチング素子としての第１トランジスタＴ２１のゲートに接続されている。ノア回路３７は、信号Ｓ３と遅延信号ＳＤを否定論理和演算して生成した信号Ｓ４を第１トランジスタＴ２１のゲートに印加する。
【００３９】
この信号Ｓ４は、遅延信号ＳＤの立ち下がり即ち外部入力信号ＶＩＮの立ち下がりから所定時間経過後から、信号Ｓ３の立ち上がり即ち外部出力信号ＶＯＵＴがスレッショルド電圧Ｖt2よりも低くなるまでの間、Ｈレベルとなる。この信号Ｓ４に応答してＰＭＯＳトランジスタよりなる第１トランジスタＴ２１がオン・オフする。
【００４０】
従って、第１トランジスタＴ２１は、遅延信号ＳＤの立ち下がりから信号Ｓ３が立ち上がるまでの間オフする。言換えれば、信号生成回路３３は、外部入力信号ＶＩＮの立ち下がりから所定時間第１トランジスタＴ２１をオンさせ、一旦第１トランジスタＴ２１をオフさせた後、外部出力信号ＶＯＵＴのレベルに応じて再び第１トランジスタＴ２１をオンさせる。
【００４１】
この第１トランジスタＴ２１のオン・オフは、制御信号ＶＮの立ち上がり波形、ひいては外部出力信号ＶＯＵＴの立ち下がり波形を決定する。即ち、第３トランジスタＴ１３がオンしている間、制御信号ＶＮは急峻な立ち上がり波形となり、第１トランジスタＴ２１がオフしている間は抵抗素子として機能する第４トランジスタＴ２４のオン抵抗により緩やかに変化する。これにより、外部出力信号ＶＯＵＴは、先ず外部入力信号ＶＩＮの立ち下がり時に第１トランジスタＴ２１がオンすることで急速に動作開始点に達し、次に第１トランジスタＴ２１がオフすることで緩やかに立ち下がり、そしてスレッショルド電圧Ｖt2を越えると第１トランジスタＴ２１が再びオンすることで急速にＬレベルまで立ち下がる。
【００４２】
次に、上記のように構成された出力バッファ回路３１の作用を図２に従って説明する。
（１）外部入力信号ＶＩＮがＬレベルからＨレベルに変化するとき、第２制御回路１３の第２トランジスタＴ２２は直ちにオフし、第３トランジスタＴ２３はオンするため、制御信号ＶＮはＨレベルからＬレベルへと急速に立ち下がる。よって、第２出力トランジスタＴ２は直ちにオフする。
【００４３】
一方、第１制御回路１２の第１トランジスタＴ１１は直ちにオフし、第２トランジスタＴ１２はオンするが、第３トランジスタＴ１３のオン・オフはナンド回路３６の出力信号Ｓ２に依存する。そのナンド回路３６には、遅延回路３２を通じて外部入力信号ＶＩＮの遅延信号ＳＤが入力されるが、外部入力信号ＶＩＮの変化直後は遅延作用により変化前のＬレベルが印加されており、ナンド回路３６には第１インバータ回路３４を通じてＨレベルの信号Ｓ１が入力されるため、その結果、第３トランジスタＴ１３はゲートに入力されるＨレベルの信号Ｓ２に応答してオンする。よって、第３トランジスタＴ１３は、制御信号ＶＰをＨレベルからＬレベルへと急速に立ち下げようとする。
【００４４】
ここで、遅延回路３２の遅延時間は、制御信号ＶＰがＨレベルから第１出力トランジスタＴ１のスレッショルド電圧に達するまでの時間に設定されているため、やがて制御信号ＶＰがその電圧に達すると遅延回路３２の出力はＬレベルからＨレベルに変化し、ナンド回路３６の出力はＨレベルからＬレベルに変化する。従って、第３トランジスタＴ１３もオフし、オン抵抗の極めて大きい第４トランジスタＴ１４が制御信号ＶＰを緩やかに立ち下げ、それに従って外部出力信号ＶＯＵＴが緩やかに立ち上がり始める。
【００４５】
その後、外部出力信号ＶＯＵＴが第１インバータ回路３４のスレッショルド電圧Ｖt1まで上昇すると、インバータ回路３４の出力はＨレベルからＬレベルに変化するため、ナンド回路３６の出力は再びＬレベルからＨレベルに変化し、第３トランジスタＴ１３がオンする。故に、オンした第３トランジスタＴ１３によって再び制御信号ＶＰは急速に立ち下がり、Ｌレベルに達する。それにより、外部出力信号ＶＯＵＴも急速にＨレベルまで立ち上がる。
【００４６】
（２）外部入力信号ＶＩＮがＨレベルからＬレベルに変化するとき、第１制御回路１２の第２トランジスタＴ１２は直ちにオフし、第１トランジスタＴ１１はオンするため、制御信号ＶＰはＬレベルからＨレベルへと急速に立ち上がる。よって、第１出力トランジスタＴ１は直ちにオフする。
【００４７】
一方、第２制御回路１３の第３トランジスタＴ２３は直ちにオフし、第２トランジスタＴ２２はオンするが、第１トランジスタＴ２１のオン・オフはノア回路３７の出力信号Ｓ４に依存する。そのノア回路３７には、遅延回路３２を通じて外部入力信号ＶＩＮの遅延信号ＳＤが入力されるが、外部入力信号ＶＩＮの変化直後は遅延作用により変化前のＨレベルが印加されており、ノア回路３７には第２インバータ回路３５を通じてＬレベルの信号Ｓ３が入力されるため、その結果第１トランジスタＴ２１はゲートに入力されるＬレベルの信号Ｓ４に応答してオンする。よって、第１トランジスタＴ２１は、制御信号ＶＮをＬレベルからＨレベルへと急速に立ち上げようとする。
【００４８】
ここで、遅延回路３２の遅延時間は、制御信号ＶＮがＬレベルから第２出力トランジスタＴ２のスレッショルド電圧に達するまでの時間に設定されているため、やがて制御信号ＶＮがその電圧に達すると遅延回路３２の出力はＨレベルからＬレベルに変化し、ノア回路３７の出力はＬレベルからＨレベルに変化する。従って、第１トランジスタＴ２１もオフし、オン抵抗の極めて大きい第４トランジスタＴ２４が制御信号ＶＮを緩やかに立ち上げ、それにより、外部出力信号ＶＯＵＴも緩やかに立ち下がり始める。
【００４９】
その後、外部出力信号ＶＯＵＴがインバータ回路３５のスレッショルド電圧Ｖt2まで下降すると、インバータ回路３５の出力はＬレベルからＨレベルに変化するため、ノア回路３７の出力は再びＨレベルからＬレベルに変化し、第１トランジスタＴ２１がオンする。故に、オンした第１トランジスタＴ２１によって再び制御信号ＶＮは急速に立ち上がり、Ｈレベルに達する。それにより、外部出力信号ＶＯＵＴも急速にＬレベルまで立ち下がる。
【００５０】
この様に、第１及び第２制御回路１２，１３及び信号生成回路３３は、制御信号ＶＰ，ＶＮを外部出力信号ＶＯＵＴのレベルに応じて急峻に立ち上げ又は立ち下げる。このため、ＰＴＶばらつきの影響は、制御信号ＶＰ，ＶＮ及び外部出力信号ＶＯＵＴの立ち上がり及び立ち下がり位置を時間的に変更するのみにとどまる。そのため、パルス幅はＰＴＶばらつきの影響を受けない。
【００５１】
また、制御信号ＶＰ，ＶＮ及び外部出力信号ＶＯＵＴをフルスイングさせることができるため、この出力バッファ回路３１は、高速な（高い周波数にて）データ転送に対応することが出来る。
【００５２】
例えば、図３（ａ）に示すように、Ｈレベルパルス幅Ｗａの短い外部入力信号ＶＩＮが入力されると、それに応答して制御信号ＶＰ，ＶＮを次に信号が変化するまでにレベル又はＬレベルまで確実に到達させ、これにより制御信号ＶＰ，ＶＮがフルスイングする。その結果、図３（ｃ）に示すように、外部出力信号ＶＯＵＴがフルスイングし、外部入力信号ＶＩＮのＨレベルパルス幅Ｗａとほぼ等しいパルス幅Ｗｂが確保される。
【００５３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）入力信号ＶＩＮに基づいて第１及び第２出力トランジスタＴ１，Ｔ２のオン・オフ状態を切替えるときに、制御信号ＶＰ（又はＶＮ）に基づいて出力トランジスタＴ１（又はＴ２）を直ちにオフさせ、制御信号ＶＮ（又はＶＰ）を緩やかに変化させて出力トランジスタＴ２（又はＴ１）をオンさせるようにした。その結果、第１及び第２出力トランジスタＴ１，Ｔ２が同時にオン状態にならないため、出力トランジスタＴ１，Ｔ２に流れる電流（貫通電流）は極めて少なくなり、消費電流を低減することが出来る。
【００５４】
（２）遅延回路３２の遅延時間分だけ第１及び第２制御回路１２，１３のトランジスタＴ１３，Ｔ２１をオンさせるようにしたため、制御信号ＶＰ，ＶＮの立上がりが急峻な波形となる。これにより、外部出力信号ＶＯＵＴの立ち上がり及び立ち下がり反応を速めることができ、出力バッファ回路３１の伝播遅延時間Ｔｐｄを速めることができる。
【００５５】
（３）外部出力信号ＶＯＵＴのレベルに基づいて、制御信号ＶＰ，ＶＮを緩やかに立ち上げ又は立ち下げている途中で急峻に立ち上げ又は立ち下げるようにした。その結果、制御信号ＶＰ，ＶＮを短時間でＨレベル及びＬレベルまで変化させてフルスイングさせることができ、それにより外部出力信号ＶＯＵＴをフルスイングさせることができる。このため、高速な（周波数の高い）データ転送にも対応すること出来、広い周波数帯域を持つ出力バッファ回路３１を提供することができる。
【００５６】
（４）制御信号ＶＰ，ＶＮ及び外部出力信号ＶＯＵＴをフルスイングさせることができるため、ＰＴＶばらつき等の要因によるパルス幅の変化を極めて少なく抑え、入力信号ＶＩＮのパルス幅とほぼ同じパルス幅を持つ外部出力信号ＶＯＵＴを出力することができる。
【００５７】
（５）外部出力信号ＶＯＵＴを低いスレッショルド電圧（バッファのＬ出力インタフェース規格ＶＯＬ＿ｍａｘ程度）の第１インバータ回路３４と、高いスレッショルド電圧（バッファのＨ出力インタフェース規格ＶＯＨ＿ｍｉｎ程度）の第２インバータ回路３５にて帰還するようにしたため、外部出力信号ＶＯＵＴのＨレベルあるいはＬレベル付近で波形の変曲点が現れる、即ち中間電位付近での変曲は無いので、ノイズ等による受信側とのインタフェース障害の可能性を少なくすることができる。
【００５８】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４，図５に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００５９】
図４は、本実施形態の出力バッファ回路の回路図である。
出力バッファ回路４１は、第１及び第２出力駆動用トランジスタ（単に出力トランジスタという）Ｔ１，Ｔ２と、それらを外部入力信号ＶＩＮに応答してオン・オフ制御する第１及び第２スルーレート制御回路（単に制御回路という）１２，１３、遅延回路３２及び信号生成回路４２を備えている。
【００６０】
信号生成回路４２は、ナンド回路３６、ノア回路３７及びシュミットインバータ回路４３により構成され、インバータ回路４３には外部出力信号ＶＯＵＴが入力されている。このインバータ回路４３はヒステリシス特性を持ち、それにより外部出力信号ＶＯＵＴを論理反転して生成した信号Ｓ１１をナンド回路３６及びノア回路３７に出力する。
【００６１】
このインバータ回路４３のヒステリシス幅は広く、Ｌ側スレッショルド電圧ＶtLは出力バッファ回路４１のＬレベル出力インタフェース規格ＶＯＬ＿ｍａｘ程度に設定され、Ｈ側スレッショルド電圧ＶtHはＨレベル出力インタフェース規格ＶＯＨ＿ｍｉｎ程度に設定されている。
【００６２】
次に、上記のように構成された出力バッファ回路４１の作用を図５に従って説明する。
（１）外部入力信号ＶＩＮがＬレベルからＨレベルに変化するとき、制御信号ＶＰは、オン状態の第３トランジスタＴ１３によりＨレベルから第１出力トランジスタＴ１のスレッショルド電圧に達するまで急速に立ち下がり、その後第３トランジスタＴ１３がオフすることで第４トランジスタＴ１４のオン抵抗により緩やかに立ち下がる。それにより、外部出力信号ＶＯＵＴも緩やかに立ち上がり始める。
【００６３】
シュミットインバータ回路４３のヒステリシス幅は広く、Ｈ側スレッショルド電圧ＶtHはバッファのＨ出力インタフェース規格ＶＯＨ＿ｍｉｎ程度に設定している。よって、外部出力信号ＶＯＵＴがその電圧に達するとシュミットインバータ回路４３の出力はＨレベルからＬレベルに変化し、ナンド回路３６の出力信号Ｓ１２は再びＬレベルからＨレベルに変化し、第３トランジスタＴ１３がオンする。故に、オンした第３トランジスタＴ１３によって再び制御信号ＶＰは急速に立ち下がり、Ｌレベルに達する。
【００６４】
（２）外部入力信号ＶＩＮがＨレベルからＬレベルに変化するとき、オンした第１トランジスタＴ２１により制御信号ＶＮはＬレベルから第２出力トランジスタＴ２のスレッショルド電圧に達するまで急速に立ち上がり、その後第１トランジスタＴ２１がオフすることで第４トランジスタＴ２４のオン抵抗により緩やかに立ち上がる。それにより、外部出力信号ＶＯＵＴも緩やかに立ち下がり始める。
【００６５】
シュミットインバータ回路４３のヒステリシス幅は広く、Ｌ側スレッショルド電圧ＶtLはバッファのＬ出力インタフェース規格ＶＯＬ＿ｍａｘ程度に設定している。よって、外部出力信号ＶＯＵＴがその電圧に達するとシュミットインバータ回路４３の出力はＬレベルからＨレベルに変化し、ノア回路３７の出力信号Ｓ１３は再びＬレベルからＨレベルに変化し、第１トランジスタＴ２１がオンする。故に、オンした第１トランジスタＴ２１によって再び制御信号ＶＮは急速に立ち上がり、Ｈレベルに達する。
【００６６】
以上記述したように、本実施の形態によれば、上記第一実施形態の効果に加えて、以下の効果を奏する。
（１）低速かつ緩やかなスルーレートの最大・最小規格を定義した外部インタフェース仕様に準拠する場合、シュミットインバータ回路のヒステリシス幅及びスレッショルド電圧や、遅延回路の遅延時間を調整することによって、制御信号ＶＰ，ＶＮの急峻→鈍化→急峻と変化するそれぞれのポイントを調整し、規格を満足できる外部出力信号ＶＯＵＴのスルーレートを作り出すことができる。
【００６７】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記各実施形態は非反転型出力バッファ回路に具体化したが、反転型出力バッファ回路に具体化してもよい。その構成例として、例えば入力端子の直後にインバータ回路を挿入接続する、又は第１及び第２制御回路１２，１３、遅延回路３２、及び信号生成回路３３の構成を適宜変更して実施する。このように構成しても、上記各実施形態と同様の作用効果を奏する。
【００６８】
【発明の効果】
以上詳述したように、本発明によれば、出力トランジスタの制御端子に供給する制御信号を外部出力信号のレベルに基づいて緩やかに変化する途中から急峻に変化させることで、制御信号及び外部出力信号をフルスイングさせることができ、動作周波数の変更に対応することができるスルーレート制御型出力バッファ回路を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の出力バッファ回路の回路図である。
【図２】 出力バッファ回路の動作波形図である。
【図３】 周波数が高い場合の動作波形図である。
【図４】 第二実施形態の出力バッファの回路図である。
【図５】 出力バッファ回路の動作波形図である。
【図６】 従来の出力バッファ回路の回路図である。
【図７】 従来回路の動作波形図である。
【図８】 周波数が高い場合の動作波形図である。
【符号の説明】
１２ 第１スルーレート制御回路
１３ 第２スルーレート制御回路
３２ 遅延回路
３３，４２ 信号生成回路
３４ 第１インバータ回路
３５ 第２インバータ回路
４３ シュミットインバータ回路
Ｓ２，Ｓ１２ 第１の信号
Ｓ４，Ｓ１３ 第２の信号
Ｔ１ 第１出力駆動用トランジスタ
Ｔ２ 第２出力駆動用トランジスタ
ＶＩＮ 入力信号
ＶＯＵＴ 外部出力信号
ＶＰ 第１の制御信号
ＶＮ 第２の制御信号
【発明の属する技術分野】
本発明は、半導体装置に用いられるスルーレート制御型出力バッファ回路に関するものである。
【０００２】
半導体装置には、スルーレート制御型出力バッファ回路が設けられているものがある。この出力バッファ回路は、出力駆動用トランジスタのゲート入力波形の傾き（スルーレート）を調整する機能を有し、出力信号変化時の消費電流を低減する目的などに使用される。
【０００３】
近年、半導体装置は、動作周波数が高速化しており、それに伴って入出力の周波数が高い仕様が設定されるようになってきている。そのため、仕様の変更に応じて低速から高速まで幅広い周波数帯域に対応できる出力バッファ回路が求められている。
【０００４】
【従来の技術】
図６は、スルーレート制御型出力バッファ回路の従来例を示す回路図である。
この出力バッファ回路１１は、出力駆動用トランジスタ（単に出力トランジスタという）Ｔ１，Ｔ２と、それらを外部入力信号ＶＩＮに応答してオン・オフ制御するスルーレート制御回路（単に制御回路という）１２，１３及び遅延回路１４を備えている。
【０００５】
第１出力トランジスタＴ１と、ＮチャネルＭＯＳトランジスタからなる第２出力トランジスタＴ２は、高電位電源ＶDDと低電位電源ＶSSの間に直列接続され、それらトランジスタＴ１，Ｔ２のドレインから外部出力信号ＶＯＵＴが出力される。即ち、第１出力トランジスタＴ１はＰチャネルＭＯＳトランジスタからなり、ソースが高電位電源ＶDDに接続され、ドレインが出力端子１５に接続され、ゲートに第１制御回路１２から制御信号ＶＰが印加される。第２出力トランジスタＴ２は、ソースが低電位電源ＶSSに接続され、ドレインが出力端子１５に接続され、ゲートに第２制御回路１３から制御信号ＶＮが印加される。
【０００６】
第１制御回路１２は、高電位電源ＶDDと低電位電源ＶSSの間に直列接続されたＰＭＯＳトランジスタＴ１１及びＮＭＯＳトランジスタＴ１２，Ｔ１３と、その第３トランジスタＴ１３に並列接続されたＮＭＯＳトランジスタＴ１４とから構成されている。第１トランジスタＴ１１のソースは高電位電源ＶDDに接続され、ドレインは第２トランジスタＴ１２のドレインに接続され、両トランジスタＴ１１，Ｔ１２のゲートには外部入力信号ＶＩＮが印加されている。第２トランジスタＴ１２のソースは第３トランジスタＴ１３のドレインに接続され、第３トランジスタＴ１３のソースは低電位電源ＶSSに接続されている。第４トランジスタＴ１４はオン抵抗値が大きく設定され、ゲートは高電位電源ＶDDに接続され、常時オン状態になって抵抗素子として機能する。
【０００７】
第２制御回路１３は、高電位電源ＶDDと低電位電源ＶSSの間に直列接続されたＰＭＯＳトランジスタＴ２１，Ｔ２２及びＮＭＯＳトランジスタＴ２３と、その第１トランジスタＴ２１に並列接続されたＰＭＯＳトランジスタＴ２４とから構成されている。第１トランジスタＴ２１のソースは高電位電源ＶDDに接続され、ドレインは第２トランジスタＴ２２のソースに接続され、両トランジスタＴ２１，Ｔ２２のゲートには外部入力信号ＶＩＮが印加されている。第２トランジスタＴ２２のドレインは第３トランジスタＴ２３のドレインに接続され、第３トランジスタＴ２３のソースは低電位電源ＶSSに接続されている。第４トランジスタＴ２４はオン抵抗が大きく設定され、ゲートは低電位電源ＶSSに接続され、常時オン状態になって抵抗素子として機能する。
【０００８】
遅延回路１４はインバータ回路よりなり、入力端子には外部入力信号ＶＩＮが印加され、出力端子は第１制御回路１２の第３トランジスタＴ１３のゲートと第２制御回路１３の第１トランジスタＴ２１のゲートに接続されている。
【０００９】
上記のように構成された出力バッファ回路１１は、以下のように動作する。
（１）外部入力信号ＶＩＮがＬレベル（低電位電源ＶSSレベル）からＨレベル（高電位電源ＶDDレベル）に変化する時、それに応答して、第２制御回路１３の第２トランジスタＴ２２は直ちにオフし、第３トランジスタＴ２３はオンするため、制御信号ＶＮはＨレベルからＬレベルへと急速に立ち下がる。よって、出力トランジスタＴ２は直ちにオフする。
【００１０】
同様に、外部入力信号ＶＩＮの変化に応答して、第１制御回路１２の第１トランジスタＴ１１は直ちにオフし、第２トランジスタＴ１２はオンするが、第３トランジスタＴ１３のゲートには遅延回路１４から遅延された外部入力信号ＶＩＮが印加され、所定時間変化前のＨレベルが印加される。そのため、第３トランジスタＴ１３は遅延回路１４の遅延時間分オンし、図７に※印で示すように、制御信号ＶＰをＨレベルから急速に立ち下げる。そして、所定時間経過後に、遅延回路１４の出力がＨレベルからＬレベルに変化し第３トランジスタＴ１３がオフするため、その後はオン抵抗の大きい第４トランジスタＴ１４が制御信号ＶＰを緩やかに立ち下げる。
【００１１】
よって、第１出力トランジスタＴ１が完全にオンするまでの時間は、第２出力トランジスタＴ２がオフする時間よりも長くなり、外部出力信号ＶＯＵＴがＬレベルからＨレベルへと変化する波形は、通常のＣＭＯＳインバータ出力に比べて緩やかになる。
【００１２】
（２）外部入力信号ＶＩＮがＨレベルからＬレベルに変化する時、それに応答して、第１制御回路１２の第２トランジスタＴ１２は直ちにオフ、Ｔ１１はオンするため、制御信号ＶＰはＬレベルからＨレベルへと急速に立ち上がる。よって、第１出力トランジスタＴ１は直ちにオフする。
【００１３】
同様に、外部入力信号ＶＩＮの変化に応答して、第２制御回路１３の第３トランジスタＴ２３は直ちにオフし、第２トランジスタＴ２２はオンするが、第１トランジスタＴ２１のゲートには遅延回路１４から遅延された外部入力信号ＶＩＮが印加され、所定時間変化前のＬレベルが印加される。そのため、第１トランジスタＴ２１は遅延回路１４の遅延時間分オンし、図７に※印で示すように、制御信号ＶＮをＬレベルから急速に立ち上げる。そして、所定時間経過後に、遅延回路１４の出力がＬレベルからＨレベルに変化し第１トランジスタＴ２１がオフするため、その後はオン抵抗の大きい第４トランジスタＴ２４が制御信号ＶＮを緩やかに立ち上げる。
【００１４】
よって、第２出力トランジスタＴ２が完全にオンするまでの時間は、第１出力トランジスタＴ１がオフする時間よりも長くなり、外部出力信号ＶＯＵＴがＨレベルからＬレベルへと変化する波形は、通常のＣＭＯＳインバータ出力に比べて緩やかになる。
【００１５】
図７は、各制御信号ＶＰ，ＶＮ、外部出力信号ＶＯＵＴの波形及び出力トランジスタＴ１，Ｔ２に流れるスイッチング電流Ｉの波形を示す。
図７に示すように、外部出力信号ＶＯＵＴがＬレベルからＨレベルに変化する時、制御信号ＶＰ，ＶＮが図のように変化することにより出力トランジスタＴ１，Ｔ２が同時にオン状態になるのを防ぐ。また、外部出力信号ＶＯＵＴがＨレベルからＬレベルに変化するときも同様である。よって、スイッチング時に出力トランジスタＴ１，Ｔ２に流れる電流Ｉは極めて少なくなるため、この出力バッファ回路１１は低消費電流型であると言える。
【００１６】
また、前記回路動作説明の通り、スイッチング時に第１制御回路１２の第３トランジスタＴ１３と第２制御回路１３の第１トランジスタＴ２１を遅延回路１４の遅延時間分オンさせている影響で、制御信号ＶＰ，ＶＮは図の※印部分のように急峻な動作をする。この動作時間（つまり遅延回路１４の遅延時間）は、制御信号ＶＰ，ＶＮのレベルが出力トランジスタＴ１，Ｔ２のスレッショルド電圧に達するまでの時間にあわせているため、外部出力信号ＶＯＵＴの立ち上がり及び立ち下がり反応が早まり、出力バッファ回路１１の伝播遅延時間Ｔｐｄを小さくする効果がある。
【００１７】
ただし、外部出力信号ＶＯＵＴのスルーレートが通常のＣＭＯＳインバータ出力に比べて緩やかになるため、この出力バッファ回路１１は低速（低周波数）なデータ転送に向いている。
【００１８】
【発明が解決しようとする課題】
しかしながら、仕様変更等によりこの出力バッファ回路１１にて高い周波数のデータ転送を行う必要がある。しかし、制御信号ＶＰ，ＶＮの変化が高い周波数に追従できず、フルスイング出来なくなる。例えば、図８（ａ）に示す外部入力信号ＶＩＮに対して、図８（ｂ）に示すように、制御信号ＶＰ，ＶＮがＨレベル及びＬレベルに到達する前に次の外部入力信号ＶＩＮの変化が起きる。その結果、図８（ｃ）に示すように、外部出力信号ＶＯＵＴがＨレベル（高電位電源ＶDDレベル）まで到達しなくなってしまう。これにより、外部入力信号ＶＩＮのＨレベルパルス幅Ｗ１に比べて外部出力信号ＶＯＵＴのＨレベルパルス幅Ｗ２が小さく所定のパルス幅を確保できなくなってデータ転送に誤りを引き起す場合がある。そして、プロセス・温度・電源電圧のばらつき（ＰＴＶばらつき）は、更にパルス幅Ｗ２を縮めるように作用し、動作不良を引き起す。
【００１９】
また、現在の動作速度よりも低速な仕様に対応しようとした場合、制御信号ＶＰ，ＶＮの電圧を出力トランジスタＴ１，Ｔ２のスレッショルド電圧付近から中間電位を長く維持するように変更する必要がある。このことは、現在の動作速度又はそれ以上の場合に、上記と同様の問題を引き起す。
【００２０】
本発明は上記問題点を解決するためになされたものであって、その目的は動作周波数の変更に対応することができるスルーレート制御型出力バッファ回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１又は第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１又は第２の制御信号を生成し、前記第１又は第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１又は第２の制御信号を生成する第１及び第２のスルーレート制御回路と、前記入力信号の遅延信号を出力する遅延回路と、前記遅延信号と前記外部出力信号とに基づいて、前記第１又は第２の出力トランジスタをオンさせる期間内に、前記第１又は第２のスルーレート制御回路のスイッチング素子をオン・オフ・オンと制御する第１又は第２の信号を生成する信号生成回路と、を備え、前記第１又は第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１又は第２の制御信号を生成し、前記第１又は第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１又は第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１又は第２の制御信号を急峻に立上げ又は立ち下げるようにした。
【００２２】
このように、遅延信号と外部出力信号とに基づいて、第１又は第２の出力トランジスタをオンさせる期間内に、第１又は第２のスルーレート制御回路のスイッチング素子をオン・オフ・オンと制御し、第１及び第２の制御信号を緩やかに立ち上げ又は立ち下げている途中で急峻に立ち上げ又は立ち下げるようにしたため、第１及び第２の制御信号が短時間でＨレベル及びＬレベルまで変化してフルスイングする。それにより、外部出力信号がフルスイングする。
【００２３】
請求項２に記載の発明のように、第１の電源と第２の電源との間に直列接続される第１の出力トランジスタと第２の出力トランジスタとの接続点から外部出力信号を出力する出力バッファ回路において、並列接続されたスイッチング素子と抵抗素子とを有し、前記スイッチング素子のオンオフ制御に応じて、前記第１の出力トランジスタの制御端子に印加する第１制御信号のスルーレートを制御するスルーレート制御回路と、前記出力バッファ回路に入力される入力信号と前記外部出力信号とに応じて、前記スイッチング素子の制御端子に印加する第２制御信号を生成する信号生成回路と、を有し、前記信号生成回路は、前記第１制御信号の論理が１回変化するために要する期間内に、前記第２制御信号の論理を２回変化させる回路である。
請求項３に記載の発明は、前記第１の電源は前記第２の電源よりも高電位であって、前記第１トランジスタは前記第２トランジスタに対して前記第１の電源側に接続され、前記信号生成回路は、前記第１制御信号が立ち上がる場合の前記期間内に、前記第２制御信号を立ち下げた後、さらに立ち上げるようにした。
請求項４に記載の発明は、前記第１の電源は前記第２の電源よりも低電位であって、前記第１トランジスタは前記第２トランジスタに対して前記第１の電源側に接続され、前記信号生成回路は、前記第１制御信号が立ち下がる場合の前記期間内に、前記第２制御信号を立ち下げた後、さらに立ち上げるようにした。
請求項５に記載の発明は、前記信号生成回路は、前記入力信号を遅延させた第１遅延信号と前記外部出力信号を遅延させた第２遅延信号とに応じて、前記第２制御信号の論理を変化させ、前記第２遅延信号の遅延量は、前記第１遅延回路の遅延量よりも大きい出力バッファ回路である。
【００２４】
信号生成回路は、請求項６に記載の発明のように、前記外部出力信号が入力されスレッショルド電圧が低く設定された第１のインバータ回路と、前記外部出力信号が入力されスレッショルド電圧が高く設定された第２のインバータ回路と、前記遅延信号と前記第１のインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、前記遅延信号と前記第２のインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路とから構成される。
【００２５】
信号生成回路は、請求項７に記載の発明のように、前記外部出力信号が入力され、ヒステリシス特性を有するシュミットインバータ回路と、前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路とから構成される。
【００２６】
請求項８に記載の発明は、第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１及び第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１及び第２の制御信号を生成する第１及び第２のスルーレート制御回路と、前記入力信号の遅延信号を出力する遅延回路と、前記遅延信号と前記外部出力信号とに基づいて前記第１及び第２のスルーレート制御回路のスイッチング素子をオンオフ制御する第１及び第２の信号を生成する信号生成回路と、を備え、前記信号生成回路は、前記外部出力信号が入力されスレッショルド電圧が低く設定された第１のインバータ回路と、前記外部出力信号が入力されスレッショルド電圧が高く設定された第２のインバータ回路と、前記遅延信号と前記第１のインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、前記遅延信号と前記第２のインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路とから構成され、前記第１及び第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１及び第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１及び第２の制御信号を急峻に立上げ又は立ち下げるようにした力バッファ回路である。
請求項９に記載の発明は、第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１及び第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１及び第２の制御信号を生成する第１及び第２のスルーレート制御回路と、前記入力信号の遅延信号を出力する遅延回路と、前記遅延信号と前記外部出力信号とに基づいて前記第１及び第２のスルーレート制御回路のスイッチング素子をオンオフ制御する第１及び第２の信号を生成する信号生成回路と、を備え、前記信号生成回路は、前記外部出力信号が入力され、ヒステリシス特性を有するシュミットインバータ回路と、前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路とから構成され、前記第１及び第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１及び第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１及び第２の制御信号を急峻に立上げ又は立ち下げるようにした出力バッファ回路である。
半導体装置には、請求項１０に記載の発明のように、請求項１乃至４のうちの何れか一項に記載の出力バッファ回路が備えられる。
【００２７】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００２８】
尚、説明の便宜上、図６の従来例と同様の構成については同一の符号を付してその説明を一部省略する。
図１は、本実施形態のスルーレート制御型出力バッファ回路の回路図である。
【００２９】
この出力バッファ回路３１は、第１及び第２出力駆動用トランジスタ（単に出力トランジスタという）Ｔ１，Ｔ２と、それらを外部入力信号ＶＩＮに応答してオン・オフ制御する第１及び第２スルーレート制御回路（単に制御回路という）１２，１３、遅延回路３２及び信号生成回路３３を備えている。
【００３０】
外部入力信号ＶＩＮは遅延回路３２に入力される。本実施形態の遅延回路３２はバッファ回路よりなり、従来例の遅延回路１４と同じ遅延時間だけ外部入力信号ＶＩＮを遅延させた遅延信号ＳＤを信号生成回路３３に出力する。
【００３１】
信号生成回路３３には、前記遅延信号ＳＤとともに外部出力信号ＶＯＵＴが入力される。信号生成回路３３は、第１及び第２インバータ回路３４，３５、ナンド回路３６及びノア回路３７から構成されている。
【００３２】
第１及び第２インバータ回路３４，３５には外部出力信号ＶＯＵＴが入力されている。第１インバータ回路３４は低いスレッショルド電圧Ｖt1（出力バッファ回路３１のＬレベル出力インタフェース規格であるＶＯＬ＿ｍａｘ程度）を持ち、それにより外部出力信号ＶＯＵＴを論理反転した信号Ｓ１をナンド回路３６に出力する。この信号Ｓ１は、外部出力信号ＶＯＵＴがスレッショルド電圧Ｖt1より大きい間Ｌレベルである。
【００３３】
ナンド回路３６は第１インバータ回路３４からの信号Ｓ１と遅延信号ＳＤが入力され、出力端子は第１制御回路１２のスイッチング素子としての第３トランジスタＴ１３のゲートに接続されている。ナンド回路３６は、信号Ｓ１と遅延信号ＳＤを否定論理積演算して生成した信号Ｓ２を第３トランジスタＴ１３のゲートに印加する。
【００３４】
この信号Ｓ２は、遅延信号ＳＤの立ち上がり即ち外部入力信号ＶＩＮの立ち上がりから所定時間経過後から、信号Ｓ１の立ち下がり即ち外部出力信号ＶＯＵＴがスレッショルド電圧Ｖt1よりも高くなるまでの間、Ｌレベルとなる。この信号Ｓ２に応答してＮＭＯＳトランジスタよりなる第３トランジスタＴ１３がオン・オフする。
【００３５】
従って、第３トランジスタＴ１３は、遅延信号ＳＤの立ち上がりから信号Ｓ１が立ち下がるまでの間オフする。言換えれば、信号生成回路３３は、外部入力信号ＶＩＮの立ち上がりから所定時間第３トランジスタＴ１３をオンさせ、一旦第３トランジスタＴ１３をオフさせた後、外部出力信号ＶＯＵＴのレベルに応じて再び第３トランジスタＴ１３をオンさせる。
【００３６】
この第３トランジスタＴ１３のオン・オフは、制御信号ＶＰの立ち下がり波形、ひいては外部出力信号ＶＯＵＴの立ち上がり波形を決定する。即ち、第３トランジスタＴ１３がオンしている間、制御信号ＶＰは急峻な立ち下がり波形となり、第３トランジスタＴ１３がオフしている間は抵抗素子として機能する第４トランジスタＴ１４のオン抵抗により緩やかに変化する。これにより、外部出力信号ＶＯＵＴは、先ず外部入力信号ＶＩＮの立ち上がり時に第３トランジスタＴ１３がオンすることで急速に動作開始点に達し、次に第３トランジスタＴ１３がオフすることで緩やかに立ち上がり、そしてスレッショルド電圧Ｖt1を越えると第３トランジスタＴ１３が再びオンすることで急速にＨレベルまで立ち上がる。
【００３７】
第２インバータ回路３５は高いスレッショルド電圧Ｖt2（出力バッファ回路３１のＨレベル出力インタフェース規格であるＶＯＨ＿ｍｉｎ程度）を持ち、それにより外部出力信号ＶＯＵＴを論理反転した信号Ｓ３をノア回路３７に出力する。この信号Ｓ３は外部出力信号ＶＯＵＴがインバータ回路３５のスレッショルド電圧Ｖt2より小さい間Ｈレベルである。
【００３８】
ノア回路３７は第２インバータ回路３５からの信号Ｓ３と遅延信号ＳＤが入力され、出力端子は第２制御回路１３のスイッチング素子としての第１トランジスタＴ２１のゲートに接続されている。ノア回路３７は、信号Ｓ３と遅延信号ＳＤを否定論理和演算して生成した信号Ｓ４を第１トランジスタＴ２１のゲートに印加する。
【００３９】
この信号Ｓ４は、遅延信号ＳＤの立ち下がり即ち外部入力信号ＶＩＮの立ち下がりから所定時間経過後から、信号Ｓ３の立ち上がり即ち外部出力信号ＶＯＵＴがスレッショルド電圧Ｖt2よりも低くなるまでの間、Ｈレベルとなる。この信号Ｓ４に応答してＰＭＯＳトランジスタよりなる第１トランジスタＴ２１がオン・オフする。
【００４０】
従って、第１トランジスタＴ２１は、遅延信号ＳＤの立ち下がりから信号Ｓ３が立ち上がるまでの間オフする。言換えれば、信号生成回路３３は、外部入力信号ＶＩＮの立ち下がりから所定時間第１トランジスタＴ２１をオンさせ、一旦第１トランジスタＴ２１をオフさせた後、外部出力信号ＶＯＵＴのレベルに応じて再び第１トランジスタＴ２１をオンさせる。
【００４１】
この第１トランジスタＴ２１のオン・オフは、制御信号ＶＮの立ち上がり波形、ひいては外部出力信号ＶＯＵＴの立ち下がり波形を決定する。即ち、第３トランジスタＴ１３がオンしている間、制御信号ＶＮは急峻な立ち上がり波形となり、第１トランジスタＴ２１がオフしている間は抵抗素子として機能する第４トランジスタＴ２４のオン抵抗により緩やかに変化する。これにより、外部出力信号ＶＯＵＴは、先ず外部入力信号ＶＩＮの立ち下がり時に第１トランジスタＴ２１がオンすることで急速に動作開始点に達し、次に第１トランジスタＴ２１がオフすることで緩やかに立ち下がり、そしてスレッショルド電圧Ｖt2を越えると第１トランジスタＴ２１が再びオンすることで急速にＬレベルまで立ち下がる。
【００４２】
次に、上記のように構成された出力バッファ回路３１の作用を図２に従って説明する。
（１）外部入力信号ＶＩＮがＬレベルからＨレベルに変化するとき、第２制御回路１３の第２トランジスタＴ２２は直ちにオフし、第３トランジスタＴ２３はオンするため、制御信号ＶＮはＨレベルからＬレベルへと急速に立ち下がる。よって、第２出力トランジスタＴ２は直ちにオフする。
【００４３】
一方、第１制御回路１２の第１トランジスタＴ１１は直ちにオフし、第２トランジスタＴ１２はオンするが、第３トランジスタＴ１３のオン・オフはナンド回路３６の出力信号Ｓ２に依存する。そのナンド回路３６には、遅延回路３２を通じて外部入力信号ＶＩＮの遅延信号ＳＤが入力されるが、外部入力信号ＶＩＮの変化直後は遅延作用により変化前のＬレベルが印加されており、ナンド回路３６には第１インバータ回路３４を通じてＨレベルの信号Ｓ１が入力されるため、その結果、第３トランジスタＴ１３はゲートに入力されるＨレベルの信号Ｓ２に応答してオンする。よって、第３トランジスタＴ１３は、制御信号ＶＰをＨレベルからＬレベルへと急速に立ち下げようとする。
【００４４】
ここで、遅延回路３２の遅延時間は、制御信号ＶＰがＨレベルから第１出力トランジスタＴ１のスレッショルド電圧に達するまでの時間に設定されているため、やがて制御信号ＶＰがその電圧に達すると遅延回路３２の出力はＬレベルからＨレベルに変化し、ナンド回路３６の出力はＨレベルからＬレベルに変化する。従って、第３トランジスタＴ１３もオフし、オン抵抗の極めて大きい第４トランジスタＴ１４が制御信号ＶＰを緩やかに立ち下げ、それに従って外部出力信号ＶＯＵＴが緩やかに立ち上がり始める。
【００４５】
その後、外部出力信号ＶＯＵＴが第１インバータ回路３４のスレッショルド電圧Ｖt1まで上昇すると、インバータ回路３４の出力はＨレベルからＬレベルに変化するため、ナンド回路３６の出力は再びＬレベルからＨレベルに変化し、第３トランジスタＴ１３がオンする。故に、オンした第３トランジスタＴ１３によって再び制御信号ＶＰは急速に立ち下がり、Ｌレベルに達する。それにより、外部出力信号ＶＯＵＴも急速にＨレベルまで立ち上がる。
【００４６】
（２）外部入力信号ＶＩＮがＨレベルからＬレベルに変化するとき、第１制御回路１２の第２トランジスタＴ１２は直ちにオフし、第１トランジスタＴ１１はオンするため、制御信号ＶＰはＬレベルからＨレベルへと急速に立ち上がる。よって、第１出力トランジスタＴ１は直ちにオフする。
【００４７】
一方、第２制御回路１３の第３トランジスタＴ２３は直ちにオフし、第２トランジスタＴ２２はオンするが、第１トランジスタＴ２１のオン・オフはノア回路３７の出力信号Ｓ４に依存する。そのノア回路３７には、遅延回路３２を通じて外部入力信号ＶＩＮの遅延信号ＳＤが入力されるが、外部入力信号ＶＩＮの変化直後は遅延作用により変化前のＨレベルが印加されており、ノア回路３７には第２インバータ回路３５を通じてＬレベルの信号Ｓ３が入力されるため、その結果第１トランジスタＴ２１はゲートに入力されるＬレベルの信号Ｓ４に応答してオンする。よって、第１トランジスタＴ２１は、制御信号ＶＮをＬレベルからＨレベルへと急速に立ち上げようとする。
【００４８】
ここで、遅延回路３２の遅延時間は、制御信号ＶＮがＬレベルから第２出力トランジスタＴ２のスレッショルド電圧に達するまでの時間に設定されているため、やがて制御信号ＶＮがその電圧に達すると遅延回路３２の出力はＨレベルからＬレベルに変化し、ノア回路３７の出力はＬレベルからＨレベルに変化する。従って、第１トランジスタＴ２１もオフし、オン抵抗の極めて大きい第４トランジスタＴ２４が制御信号ＶＮを緩やかに立ち上げ、それにより、外部出力信号ＶＯＵＴも緩やかに立ち下がり始める。
【００４９】
その後、外部出力信号ＶＯＵＴがインバータ回路３５のスレッショルド電圧Ｖt2まで下降すると、インバータ回路３５の出力はＬレベルからＨレベルに変化するため、ノア回路３７の出力は再びＨレベルからＬレベルに変化し、第１トランジスタＴ２１がオンする。故に、オンした第１トランジスタＴ２１によって再び制御信号ＶＮは急速に立ち上がり、Ｈレベルに達する。それにより、外部出力信号ＶＯＵＴも急速にＬレベルまで立ち下がる。
【００５０】
この様に、第１及び第２制御回路１２，１３及び信号生成回路３３は、制御信号ＶＰ，ＶＮを外部出力信号ＶＯＵＴのレベルに応じて急峻に立ち上げ又は立ち下げる。このため、ＰＴＶばらつきの影響は、制御信号ＶＰ，ＶＮ及び外部出力信号ＶＯＵＴの立ち上がり及び立ち下がり位置を時間的に変更するのみにとどまる。そのため、パルス幅はＰＴＶばらつきの影響を受けない。
【００５１】
また、制御信号ＶＰ，ＶＮ及び外部出力信号ＶＯＵＴをフルスイングさせることができるため、この出力バッファ回路３１は、高速な（高い周波数にて）データ転送に対応することが出来る。
【００５２】
例えば、図３（ａ）に示すように、Ｈレベルパルス幅Ｗａの短い外部入力信号ＶＩＮが入力されると、それに応答して制御信号ＶＰ，ＶＮを次に信号が変化するまでにレベル又はＬレベルまで確実に到達させ、これにより制御信号ＶＰ，ＶＮがフルスイングする。その結果、図３（ｃ）に示すように、外部出力信号ＶＯＵＴがフルスイングし、外部入力信号ＶＩＮのＨレベルパルス幅Ｗａとほぼ等しいパルス幅Ｗｂが確保される。
【００５３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）入力信号ＶＩＮに基づいて第１及び第２出力トランジスタＴ１，Ｔ２のオン・オフ状態を切替えるときに、制御信号ＶＰ（又はＶＮ）に基づいて出力トランジスタＴ１（又はＴ２）を直ちにオフさせ、制御信号ＶＮ（又はＶＰ）を緩やかに変化させて出力トランジスタＴ２（又はＴ１）をオンさせるようにした。その結果、第１及び第２出力トランジスタＴ１，Ｔ２が同時にオン状態にならないため、出力トランジスタＴ１，Ｔ２に流れる電流（貫通電流）は極めて少なくなり、消費電流を低減することが出来る。
【００５４】
（２）遅延回路３２の遅延時間分だけ第１及び第２制御回路１２，１３のトランジスタＴ１３，Ｔ２１をオンさせるようにしたため、制御信号ＶＰ，ＶＮの立上がりが急峻な波形となる。これにより、外部出力信号ＶＯＵＴの立ち上がり及び立ち下がり反応を速めることができ、出力バッファ回路３１の伝播遅延時間Ｔｐｄを速めることができる。
【００５５】
（３）外部出力信号ＶＯＵＴのレベルに基づいて、制御信号ＶＰ，ＶＮを緩やかに立ち上げ又は立ち下げている途中で急峻に立ち上げ又は立ち下げるようにした。その結果、制御信号ＶＰ，ＶＮを短時間でＨレベル及びＬレベルまで変化させてフルスイングさせることができ、それにより外部出力信号ＶＯＵＴをフルスイングさせることができる。このため、高速な（周波数の高い）データ転送にも対応すること出来、広い周波数帯域を持つ出力バッファ回路３１を提供することができる。
【００５６】
（４）制御信号ＶＰ，ＶＮ及び外部出力信号ＶＯＵＴをフルスイングさせることができるため、ＰＴＶばらつき等の要因によるパルス幅の変化を極めて少なく抑え、入力信号ＶＩＮのパルス幅とほぼ同じパルス幅を持つ外部出力信号ＶＯＵＴを出力することができる。
【００５７】
（５）外部出力信号ＶＯＵＴを低いスレッショルド電圧（バッファのＬ出力インタフェース規格ＶＯＬ＿ｍａｘ程度）の第１インバータ回路３４と、高いスレッショルド電圧（バッファのＨ出力インタフェース規格ＶＯＨ＿ｍｉｎ程度）の第２インバータ回路３５にて帰還するようにしたため、外部出力信号ＶＯＵＴのＨレベルあるいはＬレベル付近で波形の変曲点が現れる、即ち中間電位付近での変曲は無いので、ノイズ等による受信側とのインタフェース障害の可能性を少なくすることができる。
【００５８】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４，図５に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００５９】
図４は、本実施形態の出力バッファ回路の回路図である。
出力バッファ回路４１は、第１及び第２出力駆動用トランジスタ（単に出力トランジスタという）Ｔ１，Ｔ２と、それらを外部入力信号ＶＩＮに応答してオン・オフ制御する第１及び第２スルーレート制御回路（単に制御回路という）１２，１３、遅延回路３２及び信号生成回路４２を備えている。
【００６０】
信号生成回路４２は、ナンド回路３６、ノア回路３７及びシュミットインバータ回路４３により構成され、インバータ回路４３には外部出力信号ＶＯＵＴが入力されている。このインバータ回路４３はヒステリシス特性を持ち、それにより外部出力信号ＶＯＵＴを論理反転して生成した信号Ｓ１１をナンド回路３６及びノア回路３７に出力する。
【００６１】
このインバータ回路４３のヒステリシス幅は広く、Ｌ側スレッショルド電圧ＶtLは出力バッファ回路４１のＬレベル出力インタフェース規格ＶＯＬ＿ｍａｘ程度に設定され、Ｈ側スレッショルド電圧ＶtHはＨレベル出力インタフェース規格ＶＯＨ＿ｍｉｎ程度に設定されている。
【００６２】
次に、上記のように構成された出力バッファ回路４１の作用を図５に従って説明する。
（１）外部入力信号ＶＩＮがＬレベルからＨレベルに変化するとき、制御信号ＶＰは、オン状態の第３トランジスタＴ１３によりＨレベルから第１出力トランジスタＴ１のスレッショルド電圧に達するまで急速に立ち下がり、その後第３トランジスタＴ１３がオフすることで第４トランジスタＴ１４のオン抵抗により緩やかに立ち下がる。それにより、外部出力信号ＶＯＵＴも緩やかに立ち上がり始める。
【００６３】
シュミットインバータ回路４３のヒステリシス幅は広く、Ｈ側スレッショルド電圧ＶtHはバッファのＨ出力インタフェース規格ＶＯＨ＿ｍｉｎ程度に設定している。よって、外部出力信号ＶＯＵＴがその電圧に達するとシュミットインバータ回路４３の出力はＨレベルからＬレベルに変化し、ナンド回路３６の出力信号Ｓ１２は再びＬレベルからＨレベルに変化し、第３トランジスタＴ１３がオンする。故に、オンした第３トランジスタＴ１３によって再び制御信号ＶＰは急速に立ち下がり、Ｌレベルに達する。
【００６４】
（２）外部入力信号ＶＩＮがＨレベルからＬレベルに変化するとき、オンした第１トランジスタＴ２１により制御信号ＶＮはＬレベルから第２出力トランジスタＴ２のスレッショルド電圧に達するまで急速に立ち上がり、その後第１トランジスタＴ２１がオフすることで第４トランジスタＴ２４のオン抵抗により緩やかに立ち上がる。それにより、外部出力信号ＶＯＵＴも緩やかに立ち下がり始める。
【００６５】
シュミットインバータ回路４３のヒステリシス幅は広く、Ｌ側スレッショルド電圧ＶtLはバッファのＬ出力インタフェース規格ＶＯＬ＿ｍａｘ程度に設定している。よって、外部出力信号ＶＯＵＴがその電圧に達するとシュミットインバータ回路４３の出力はＬレベルからＨレベルに変化し、ノア回路３７の出力信号Ｓ１３は再びＬレベルからＨレベルに変化し、第１トランジスタＴ２１がオンする。故に、オンした第１トランジスタＴ２１によって再び制御信号ＶＮは急速に立ち上がり、Ｈレベルに達する。
【００６６】
以上記述したように、本実施の形態によれば、上記第一実施形態の効果に加えて、以下の効果を奏する。
（１）低速かつ緩やかなスルーレートの最大・最小規格を定義した外部インタフェース仕様に準拠する場合、シュミットインバータ回路のヒステリシス幅及びスレッショルド電圧や、遅延回路の遅延時間を調整することによって、制御信号ＶＰ，ＶＮの急峻→鈍化→急峻と変化するそれぞれのポイントを調整し、規格を満足できる外部出力信号ＶＯＵＴのスルーレートを作り出すことができる。
【００６７】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記各実施形態は非反転型出力バッファ回路に具体化したが、反転型出力バッファ回路に具体化してもよい。その構成例として、例えば入力端子の直後にインバータ回路を挿入接続する、又は第１及び第２制御回路１２，１３、遅延回路３２、及び信号生成回路３３の構成を適宜変更して実施する。このように構成しても、上記各実施形態と同様の作用効果を奏する。
【００６８】
【発明の効果】
以上詳述したように、本発明によれば、出力トランジスタの制御端子に供給する制御信号を外部出力信号のレベルに基づいて緩やかに変化する途中から急峻に変化させることで、制御信号及び外部出力信号をフルスイングさせることができ、動作周波数の変更に対応することができるスルーレート制御型出力バッファ回路を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の出力バッファ回路の回路図である。
【図２】 出力バッファ回路の動作波形図である。
【図３】 周波数が高い場合の動作波形図である。
【図４】 第二実施形態の出力バッファの回路図である。
【図５】 出力バッファ回路の動作波形図である。
【図６】 従来の出力バッファ回路の回路図である。
【図７】 従来回路の動作波形図である。
【図８】 周波数が高い場合の動作波形図である。
【符号の説明】
１２ 第１スルーレート制御回路
１３ 第２スルーレート制御回路
３２ 遅延回路
３３，４２ 信号生成回路
３４ 第１インバータ回路
３５ 第２インバータ回路
４３ シュミットインバータ回路
Ｓ２，Ｓ１２ 第１の信号
Ｓ４，Ｓ１３ 第２の信号
Ｔ１ 第１出力駆動用トランジスタ
Ｔ２ 第２出力駆動用トランジスタ
ＶＩＮ 入力信号
ＶＯＵＴ 外部出力信号
ＶＰ 第１の制御信号
ＶＮ 第２の制御信号
Claims (10)
- 第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、
それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１又は第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１又は第２の制御信号を生成し、前記第１又は第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１又は第２の制御信号を生成する第１及び第２のスルーレート制御回路と、
前記入力信号の遅延信号を出力する遅延回路と、
前記遅延信号と前記外部出力信号とに基づいて、前記第１又は第２の出力トランジスタをオンさせる期間内に、前記第１又は第２のスルーレート制御回路のスイッチング素子をオン・オフ・オンと制御する第１又は第２の信号を生成する信号生成回路と、
を備え、
前記第１又は第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１又は第２の制御信号を生成し、
前記第１又は第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１又は第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１又は第２の制御信号を急峻に立上げ又は立ち下げるようにしたことを特徴とする出力バッファ回路。 - 第１の電源と第２の電源との間に直列接続される第１の出力トランジスタと第２の出力トランジスタとの接続点から外部出力信号を出力する出力バッファ回路において、
並列接続されたスイッチング素子と抵抗素子とを有し、前記スイッチング素子のオンオフ制御に応じて、前記第１の出力トランジスタの制御端子に印加する第１制御信号のスルーレートを制御するスルーレート制御回路と、
前記出力バッファ回路に入力される入力信号と前記外部出力信号とに応じて、前記スイッチング素子の制御端子に印加する第２制御信号を生成する信号生成回路と、
を有し、
前記信号生成回路は、前記第１制御信号の論理が１回変化するために要する期間内に、前記第２制御信号の論理を２回変化させる回路であることを特徴とする出力バッファ回路。 - 前記第１の電源は前記第２の電源よりも高電位であって、前記第１トランジスタは前記第２トランジスタに対して前記第１の電源側に接続され、
前記信号生成回路は、前記第１制御信号が立ち上がる場合の前記期間内に、前記第２制御信号を立ち下げた後、さらに立ち上げることを特徴とする請求項２に記載の出力バッファ回路。 - 前記第１の電源は前記第２の電源よりも低電位であって、前記第１トランジスタは前記第２トランジスタに対して前記第１の電源側に接続され、
前記信号生成回路は、前記第１制御信号が立ち下がる場合の前記期間内に、前記第２制御信号を立ち下げた後、さらに立ち上げることを特徴とする請求項２に記載の出力バッファ回路。 - 前記信号生成回路は、前記入力信号を遅延させた第１遅延信号と前記外部出力信号を遅延させた第２遅延信号とに応じて、前記第２制御信号の論理を変化させ、
前記第２遅延信号の遅延量は、前記第１遅延回路の遅延量よりも大きいことを特徴とする請求項２〜４のうちの何れか一項に記載の出力バッファ回路。 - 前記信号生成回路は、
前記外部出力信号が入力されスレッショルド電圧が低く設定された第１のインバータ回路と、
前記外部出力信号が入力されスレッショルド電圧が高く設定された第２のインバータ回路と、
前記遅延信号と前記第１のインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、
前記遅延信号と前記第２のインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路と
から構成されたことを特徴とする請求項１に記載の出力バッファ回路。 - 前記信号生成回路は、
前記外部出力信号が入力され、ヒステリシス特性を有するシュミットインバータ回路と、
前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、
前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路と
から構成されたことを特徴とする請求項１に記載の出力バッファ回路。 - 第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、
それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１及び第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１及び第２の制御信号を生成する第１及び第２のスルーレート制御回路と、
前記入力信号の遅延信号を出力する遅延回路と、
前記遅延信号と前記外部出力信号とに基づいて前記第１及び第２のスルーレート制御回路のスイッチング素子をオンオフ制御する第１及び第２の信号を生成する信号生成回路と、
を備え、
前記信号生成回路は、
前記外部出力信号が入力されスレッショルド電圧が低く設定された第１のインバータ回路と、
前記外部出力信号が入力されスレッショルド電圧が高く設定された第２のインバータ回路と、
前記遅延信号と前記第１のインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、
前記遅延信号と前記第２のインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路と
から構成され、
前記第１及び第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、
前記第１及び第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１及び第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１及び第２の制御信号を急峻に立上げ又は立ち下げるようにしたことを特徴とする出力バッファ回路。 - 第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを備え、各出力トランジスタの制御端子に印加する第１及び第２の制御信号のスルーレートを制御して両出力トランジスタの間からスルーレートを制御した外部出力信号を出力する出力バッファ回路において、
それぞれスイッチング素子と抵抗素子の並列回路を有し、前記第１及び第２の出力トランジスタをオフさせる場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、前記第１及び第２の出力トランジスタをオンさせる場合には前記スイッチング素子のオンオフに基づいて前記第１及び第２の制御信号を生成する第１及び第２のスルーレート制御回路と、
前記入力信号の遅延信号を出力する遅延回路と、
前記遅延信号と前記外部出力信号とに基づいて前記第１及び第２のスルーレート制御回路のスイッチング素子をオンオフ制御する第１及び第２の信号を生成する信号生成回路と、
を備え、
前記信号生成回路は、
前記外部出力信号が入力され、ヒステリシス特性を有するシュミットインバータ回路と、
前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第１の信号を出力するナンド回路と、
前記遅延信号と前記シュミットインバータ回路の出力信号とが入力され、前記第２の信号を出力するノア回路と
から構成され、
前記第１及び第２の出力トランジスタをオフ制御する場合には前記入力信号に基づいて前記第１及び第２の制御信号を生成し、
前記第１及び第２の出力トランジスタをオン制御する場合に前記入力信号と前記外部出力信号とに基づいて生成する前記第１及び第２の制御信号を、前記入力信号の変化に応答して急峻に立ち上げ又は立ち下げた後、所定時間経過した後は緩やかに立ち上げ又は立ち下げた後、それに応答した前記第１又は第２の出力トランジスタのレベルに基づいて前記第１及び第２の制御信号を急峻に立上げ又は立ち下げるようにしたことを特徴とする出力バッファ回路。 - 請求項１乃至９のうちの何れか一項に記載の出力バッファ回路を備えた半導体装置。
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