JP6985079B2

JP6985079B2 - 半導体装置

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Publication number: JP6985079B2
Application number: JP2017181671A
Authority: JP
Inventors: 俊成佐藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2017-09-21
Filing date: 2017-09-21
Publication date: 2021-12-22
Anticipated expiration: 2037-09-21
Also published as: JP2019057843A

Description

本開示は、半導体装置、例えばＵＳＢ（ユニバーサル・シリアル・バス）インタフェースを搭載するバッファ回路に適用して有効な技術に関する。

ＵＳＢは、パーソナルコンピュータシステムなどのホストシステムと、それの周辺機器例えばプリンタ、スキャナ、ディジタルカメラ、及びマウスなどとの間でデータのやり取りを可能とする。ＵＳＢにおいて信号のやり取りを行う部分をＵＳＢトランシーバと称する。

このＵＳＢトランシーバは、ホストシステム側と周辺機器側とに設けられる。ＵＳＢトランシーバは、送信を可能とする送信系回路と受信を可能とする受信系回路とを含んで成り、ホストシステムと周辺機器との双方に設けられる。

この点で、送信系回路には出力バッファ回路が設けられており、種々の回路が提案されている（特許文献１〜３）。

特開２０００−０４９５８５号公報特許第５７６２４３９号公報特許第３８３４１９２号公報

一方で、出力バッファ回路に搭載されているトランジスタの閾値のばらつき幅に起因して、データ転送に利用される２本のデータ線の電圧が互いに反対側に遷移する場合のクロスポイント（ＶＣＲＯＳＳ特性）が劣化し、データ転送に支障が生じるという課題がある。

本開示は、上記の課題を解決するためになされたものであって、簡易な方式で安定的なデータ転送が可能な半導体装置を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のある局面に従う半導体装置は、ソース側が第１電位と接続された、第１導電型の第１トランジスタと、ソース側が第２電位と接続され、第１導電型の第１トランジスタと接続された第２導電型の第２トランジスタとを含む出力段回路を含む。また、半導体装置は、データ信号の入力を受けて第１トランジスタを駆動する第１プリバッファ回路と、データ信号の入力を受けて第２トランジスタを駆動する第２プリバッファ回路とを含む。また、半導体装置は、第１トランジスタと第２トランジスタとの間の出力ノードと、第１トランジスタの制御端子との間に設けられた第１ミラー容量と、出力ノードと、第２トランジスタの制御端子との間に設けられた第２ミラー容量とを含む。また、半導体装置は、第１トランジスタの制御端子と、第２電位との間に設けられた第１スイッチと、第２トランジスタの制御端子と、第１電位との間に設けられた第２スイッチと、第１トランジスタの制御端子の状態に基づいて、第１スイッチを制御する第１監視センサと、第２トランジスタの制御端子の状態に基づいて、第２スイッチを制御する第２監視センサとを含む。

一実施例によれば、半導体装置は、簡易な方式で安定的なデータ転送が可能である。

実施形態１に基づく半導体集積回路２０の構成を説明する図である。実施形態１に基づく出力バッファ回路１００の機能ブロック図である。実施形態１に基づく出力バッファ回路１００の出力段に設けられたトランジスタの閾値電圧のばらつきについて説明する図である。実施形態１に基づく出力バッファ回路１００のＶＣＲＯＳＳ特性について説明する図である。実施形態１に基づく出力バッファ回路１００の具体的構成について説明する図である。実施形態１に基づく制御論理回路３０２，３１２と、ゲート監視センサ３０３，３１３の構成を説明する図である。データ信号ＤＡＴＡの入力に従う出力バッファ回路１０１Ｐの制御タイミングについて説明する図である。実施形態１に基づくゲート監視センサの構成を説明する図である。実施形態１の変形例に基づく出力バッファ回路１０１＃Ｐの構成を説明する図である。実施形態２に基づく出力バッファ回路１０１ＡＰの構成を説明する図である。データ信号ＤＡＴＡの入力に従う出力バッファ回路１０１ＡＰの制御タイミングについて説明する図である。実施形態２の変形例１に基づく出力バッファ回路１０１ＢＰの構成を説明する図である。データ信号ＤＡＴＡの入力に従う出力バッファ回路１０１ＢＰの制御タイミングについて説明する図である。実施形態２の変形例２に基づく出力バッファ回路１０１ＣＰの構成を説明する図である。データ信号ＤＡＴＡの入力に従う出力バッファ回路１０１ＣＰの制御タイミングについて説明する図である。

実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

（実施形態１）
図１は、実施形態１に基づく半導体集積回路２０の構成を説明する図である。

図１に示されるように、半導体集積回路２０は、特に制限されないが、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）とされ、ユーザ論理２１と、このユーザ論理２１と外部との間でデータのやり取りを可能とするＵＳＢコントローラ２２とを含む。公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。

ＵＳＢコントローラ２２は、特に制限されないが、インタフェースロジック２３、シリアルインタフェースエンジン２４、及びＵＳＢトランシーバ２５とを含む。

インタフェースロジック２３は、ユーザ論理２１との間で各種データのやり取りを可能とする。

ユーザ論理２１は図示されないホストシステムに結合される。
シリアルインタフェースエンジン２４は、ＵＳＢによるデータ通信のプロトコル制御を行う。

ＵＳＢトランシーバ２５は、半導体集積回路２０の外部との間でデータのやり取りを可能とするもので、送信系回路２５Ａ及び受信系回路２５Ｂを含む。

送信系回路２５Ａには、外部負荷を駆動するための出力バッファ回路が含まれる。
図２は、実施形態１に基づく出力バッファ回路１００の機能ブロック図である。

図２に示されるように、出力バッファ回路１００は、データ信号を受けて２本のデータ線ＤＰ，ＤＭを駆動する。

出力バッファ回路１００は、特に制限されないが、正極側出力バッファ回路１０１Ｐと、この正極側出力バッファ回路１０１Ｐとの関係で差動出力可能な負極側出力バッファ回路１０１Ｍと（以下、単に出力バッファ回路１０１Ｐ，１０１Ｍと称する）を含む。

出力バッファ回路１０１Ｐは、データ信号の入力を受けて、接続されたデータ線ＤＰを駆動する。

出力バッファ回路１０１Ｍは、インバータＩＶを介するデータ信号の反転信号の入力を受けて、接続されたデータ線ＤＭを駆動する。

図３は、実施形態１に基づく出力バッファ回路１００の出力段に設けられたトランジスタの閾値電圧のばらつきについて説明する図である。

図３（Ａ）には、トランジスタの閾値電圧のばらつきに従って、ＰチャネルＭＯＳトランジスタの閾値（ＰｃｈＶｔｈ）が通常のＰチャネルＭＯＳトランジスタの閾値よりも低い場合と、ＮチャネルＭＯＳトランジスタの閾値（ＮｃｈＶｔｈ）が通常のＮチャネルＭＯＳトランジスタよりも低い場合が示されている。

これにより、ＮチャネルＭＯＳトランジスタについて閾値電圧に到達する時間がＰチャネルＭＯＳトランジスタよりも早いため、ＮチャネルＭＯＳトランジスタの方がＰチャネルＭＯＳトランジスタよりも先にオンする場合が示されている。

図３（Ｂ）には、トランジスタの閾値電圧のばらつきに従って、ＰチャネルＭＯＳトランジスタの閾値（ＰｃｈＶｔｈ）が通常のＰチャネルＭＯＳトランジスタの閾値よりも高い場合と、ＮチャネルＭＯＳトランジスタの閾値（ＮｃｈＶｔｈ）が通常のＮチャネルＭＯＳトランジスタよりも高い場合が示されている。

これにより、ＰチャネルＭＯＳトランジスタについて閾値電圧に到達する時間がＮチャネルＭＯＳトランジスタよりも早いため、ＰチャネルＭＯＳトランジスタの方がＮチャネルＭＯＳトランジスタよりも先にオンする場合が示されている。

図４は、実施形態１に基づく出力バッファ回路１００のＶＣＲＯＳＳ特性について説明する図である。

図４に示されるように、ここでは、２本のデータ線ＤＰ，ＤＭの遷移状態が示されている。

具体的には、出力バッファ回路１０１Ｐおよび出力バッファ回路１０１Ｍのそれぞれの出力段のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタがオンすることにより、一方のデータ線が立ち上がり、他方のデータ線が立ち下がる場合が示されている。

当該状態の場合において、図３（Ｂ）のトランジスタ特性を有する出力バッファ回路１０１Ｐおよび出力バッファ回路１０１Ｍの場合には、それぞれのトランジスタがオンするタイミングにずれが生じる。

具体的には、ＰチャネルＭＯＳトランジスタの方がＮチャネルＭＯＳトランジスタよりも先にオンする。

これにより、データ線ＤＰ，ＤＭの立ち上がりの開始点と立ち下がりの開始点とがずれる。具体的には、データ線ＤＰの立ち上がりの開始点がデータ線ＤＭの立ち下がりの開始点よりも早くなる。

したがって、互いの信号が交差するクロスポイントにずれが生じて、ＶＣＲＯＳＳ特性が悪化する。これによりデータ転送に支障が生じる可能性がある。

実施形態１においては、図３（Ａ）および（Ｂ）に示されるように、出力段のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極に対して早くチャージし、それぞれのトランジスタがオンするタイミングである閾値Ｖｔｈに到達する時間をともに短縮する。

これにより、２本のデータ線ＤＰ，ＤＭの遷移の開始時点のずれを抑制することが可能となり、ＶＣＲＯＳＳ特性の悪化を抑制することが可能となる。すなわち、データ転送に支障が出る影響を抑制することが可能となる。

図５は、実施形態１に基づく出力バッファ回路１００の具体的構成について説明する図である。

図５に示されるように、ここでは、出力バッファ回路１０１Ｐ，１０１Ｍの構成について説明する。出力バッファ回路１０１Ｐ，１０１Ｍは、共に同じ回路構成であるので出力バッファ回路１０１Ｐの構成について説明する。

出力バッファ回路１０１Ｐは、外部負荷を駆動するための出力段回路１０３Ｐと、この出力段回路１０３Ｐの前段に配置され、出力段回路１０３Ｐを駆動するためのプリバッファ回路１０２Ｐとを含む。

出力段回路１０３Ｐは、ＰチャネルＭＯＳトランジスタ１２０と、ＮチャネルＭＯＳトランジスタ２２０と、抵抗素子Ｒ１，Ｒ２とを含む。

ＰチャネルＭＯＳトランジスタ１２０のソース電極は高電位側の電源電圧ＶＤＤに結合される。ＰチャネルＭＯＳトランジスタ１２０のゲート電極（制御端子とも称される）にはプリバッファ回路１０２Ｐからの出力信号が伝達される。

ＮチャネルＭＯＳトランジスタのソース電極は低電位側の接地電圧ＧＮＤに結合される。ＮチャネルＭＯＳトランジスタ２２０のゲート電極にはプリバッファ回路１０２Ｐからの出力信号が伝達される。

抵抗素子Ｒ１は、一方がＰチャネルＭＯＳトランジスタ１２０のドレイン電極と接続され、他方が出力ノードと接続される。抵抗素子Ｒ２は、一方がＮチャネルＭＯＳトランジスタ２２０のドレイン電極と接続され、他方が出力ノードと接続される。なお、抵抗素子Ｒ１，Ｒ２を設けない構成とすることも可能である。

出力ノードと、ＰチャネルＭＯＳトランジスタ１２０のゲート電極との間には、ミラー容量１２１が設けられる。

また、出力ノードと、ＮチャネルＭＯＳトランジスタ２２０のゲート電極との間には、ミラー容量２２１が設けられる。

出力ノードとデータ線ＤＰとが接続される。
プリバッファ回路１０２Ｐは、出力段回路１０３ＰにおけるＰチャネルＭＯＳトランジスタ１２０を駆動するための第１回路１０４Ｐと、ＮチャネルＭＯＳトランジスタ２２０を駆動するための第２回路１０５Ｐとを含む。

第１回路１０４Ｐは、入力信号を取り込むためのインバータであり、ＰチャネルＭＯＳトランジスタ１１３と、ＮチャネルＭＯＳトランジスタ１１４と、電流源ＣＤ３とを含む。

電源電圧ＶＤＤと電流源ＣＤ３との間にＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１１４とが直列に接続される。

第２回路１０５Ｐは、入力信号を取り込むためのインバータであり、ＰチャネルＭＯＳトランジスタ２１３と、ＮチャネルＭＯＳトランジスタ２１４と、電流源ＣＤ１とを含む。

電流源ＣＤ１と接地電圧ＧＮＤとの間にＰチャネルＭＯＳトランジスタ２１３およびＮチャネルＭＯＳトランジスタ２１４とが直列に接続される。

出力バッファ回路１０１Ｐは、ＰチャネルＭＯＳトランジスタ１２０のゲート電極の電圧レベルを監視するゲート監視センサ３１３と、ＮチャネルＭＯＳトランジスタ２２０のゲート電極の電圧レベルを監視するゲート監視センサ３０３とを含む。また、出力バッファ回路１０１Ｐは、制御論理回路３０２，３１２と、スイッチ３０１，３１１と、電流源ＣＤ２，ＣＤ４とを含む。

スイッチ３０１と、電流源ＣＤ２とは直列に電源電圧ＶＤＤとＮチャネルＭＯＳトランジスタ２２０のゲート電極との間に接続される。

制御論理回路３０２は、データ信号ＤＡＴＡと、ゲート監視センサ３０３のセンサ信号との入力に基づいてスイッチ３０１を制御する。

スイッチ３１１と、電流源ＣＤ４とは直列にＰチャネルＭＯＳトランジスタ１２０のゲート電極と接地電圧ＧＮＤとの間に接続される。

制御論理回路３１２は、データ信号ＤＡＴＡと、ゲート監視センサ３１３のセンサ信号との入力に基づいてスイッチ３１１を制御する。

図６は、実施形態１に基づく制御論理回路３０２，３１２と、ゲート監視センサ３０３，３１３の構成を説明する図である。

図６に示されるように、ゲート監視センサは、本例においては一例としてインバータを用いる。

具体的には、ゲート監視センサ３０３は、インバータ３０３Ａを含む。ゲート監視センサ３１３は、インバータ３１３Ａを含む。

制御論理回路３０２は、インバータ３０２Ａと、ＮＡＮＤ回路３０２Ｂとを含む。
制御論理回路３１２は、インバータ３１２Ａと、ＮＡＮＤ回路３１２Ｂとを含む。

ＮＡＮＤ回路３０２Ｂは、データ信号ＤＡＴＡの入力を受けるインバータ３０２Ａの反転信号と、インバータ３０３Ａの反転信号との入力を受けてＮＡＮＤ論理演算結果をスイッチ３０１に出力する。

ＮＯＲ回路３１２Ｂは、データ信号ＤＡＴＡの入力を受けるインバータ３１２Ａの反転信号と、インバータ３１３Ａの反転信号との入力を受けてＮＯＲ論理演算結果をスイッチ３１１に出力する。

図７は、データ信号ＤＡＴＡの入力に従う出力バッファ回路１０１Ｐの制御タイミングについて説明する図である。

図７（Ａ）には、時刻Ｔ１においてデータ信号ＤＡＴＡが「Ｌ」レベルから「Ｈ」レベル、データ信号／ＤＡＴＡが「Ｈ」レベルから「Ｌ」レベルに遷移する場合が示されている。

制御論理回路３０２，３１２は、データ信号ＤＡＴＡ，／ＤＡＴＡの遷移に従ってスイッチ３０１，３１１をオンする。

また、ゲート監視センサ３１３（インバータ３１３Ａ）は、ＰチャネルＭＯＳトランジスタ１２０がオンする閾値電圧に下がるまでＰチャネルＭＯＳトランジスタ１２０のゲート電圧を監視する。

制御論理回路３１２は、スイッチ３１１をオンしているため電流源ＣＤ４を介してＰチャネルＭＯＳトランジスタ１２０のゲート電圧が下がるのをサポートする。

ＰチャネルＭＯＳトランジスタ１２０がオンする閾値電圧まで低下した時刻Ｔ２において、ゲート監視センサ３１３（インバータ３１３Ａ）の出力信号は、「Ｌ」レベルから「Ｈ」レベルに設定される。ＰチャネルＭＯＳトランジスタ１２０のゲート電圧と電源電圧ＶＤＤとの電位差がＰチャネルＭＯＳトランジスタ１２０の閾値電圧以上となった場合にスイッチ３１１をオフする。

これに伴い、制御論理回路３１２は、スイッチ３１１をオフする。
以降は、電流源ＣＤ３を介してＰチャネルＭＯＳトランジスタのゲート電圧が低下する。これに伴い、データ線ＤＰが立ち上がる（立ち上がり区間）。

そして、データ線ＤＰが「Ｈ」レベルに立ち上がった後、ゲート電圧はさらに低下する。

なお、スイッチ３１１は、時刻Ｔ１と時刻Ｔ２との間のみオンする。すなわち、ＰチャネルＭＯＳトランジスタ１２０が閾値電圧に到達するまでの間のみオンする。

図７（Ｂ）には、時刻Ｔ３においてデータ信号ＤＡＴＡが「Ｈ」レベルから「Ｌ」レベル、データ信号／ＤＡＴＡが「Ｌ」レベルから「Ｈ」レベルに遷移する場合が示されている。

また、ゲート監視センサ３０３（インバータ３０３Ａ）は、ＮチャネルＭＯＳトランジスタ２２０がオンする閾値電圧に上がるまでＮチャネルＭＯＳトランジスタ２２０のゲート電圧を監視する。

制御論理回路３０２は、スイッチ３０１をオンしているため電流源ＣＤ２を介してＮチャネルＭＯＳトランジスタのゲート電圧が上がるのをサポートする。

ＮチャネルＭＯＳトランジスタ２２０がオンする閾値電圧まで上昇した時刻Ｔ４において、ゲート監視センサ３０３（インバータ３０３Ａ）の出力信号は、「Ｈ」レベルから「Ｌ」レベルに設定される。ＮチャネルＭＯＳトランジスタ２２０のゲート電圧と接地電圧ＧＮＤとの電位差がＮチャネルＭＯＳトランジスタ２２０の閾値電圧以上となった場合にスイッチ３１１をオフする。

これに伴い、制御論理回路３０２は、スイッチ３０１をオフする。
以降は、電流源ＣＤ１を介してＮチャネルＭＯＳトランジスタ２２０のゲート電圧が上昇する。これに伴い、データ線ＤＰが立ち下がる（立ち下がり区間）。

そして、データ線ＤＰが「Ｈ」レベルに立ち下がった後、ゲート電圧はさらに上昇する。

なお、スイッチ３０１は、時刻Ｔ３と時刻Ｔ４との間のみオンする。すなわち、ＮチャネルＭＯＳトランジスタ２２０が閾値電圧に到達するまでの間のみオンする。

実施形態１に基づく出力バッファ回路１０１Ｐの構成に従い出力段回路１０３ＰのＰチャネルＭＯＳトランジスタ１２０およびＮチャネルＭＯＳトランジスタ２２０のそれぞれのトランジスタがオンする閾値電圧に到達するまで他の電流源を用いてサポートする。これにより、データ線ＤＰが立ち上がり、立ち下がる期間を早めることが可能となる。

本例においては、データ信号ＤＡＴＡに従って駆動するデータ線ＤＰについて説明したが、データ信号／ＤＡＴＡに従って駆動するデータ線ＤＭについても同様である。

すなわち、これにより、２本のデータ線ＤＰ，ＤＭの遷移の開始時点のずれを抑制することが可能となるためＶＣＲＯＳＳ特性の悪化を抑制することが可能となる。すなわち、データ転送に支障が出る影響を抑制することが可能となる。簡易な方式で安定的なデータ転送が可能となる。

図８は、実施形態１に基づくゲート監視センサの構成を説明する図である。
図８に示されるように、ゲート監視センサ３０３，３１３は、インバータである。当該インバータもトランジスタで構成されているため当該トランジスタの閾値電圧のばらつきを抑制する必要がある。

図８（Ａ）には、ゲート監視センサ３０３Ａのトランジスタの構成が示されている。
具体的には、複数のＰチャネルＭＯＳトランジスタを互いに直列に接続する。これによりＰチャネルＭＯＳトランジスタ側の長さＬを長くし、幅Ｗを小さくする。

複数のＮチャネルＭＯＳトランジスタを互いに並列に接続する。これによりＮチャネルＭＯＳトランジスタ側の長さＬを短くし、幅Ｗを大きくする。

したがって、ＮチャネルＭＯＳトランジスタ側を強くして、ＰチャネルＭＯＳトランジスタ側を弱く設計することが可能である。ＰチャネルＭＯＳトランジスタ側の影響を抑制することが可能である。

図８（Ｂ）には、ゲート監視センサ３１３Ａのトランジスタの構成が示されている。
具体的には、複数のＰチャネルＭＯＳトランジスタを並列に接続する。これによりＰチャネルＭＯＳトランジスタ側の長さＬを短くし、幅Ｗを大きくする。

複数のＮチャネルＭＯＳトランジスタを互いに直列に接続する。これによりＮチャネルＭＯＳトランジスタ側の長さＬを長くし、幅Ｗを小さくする。

したがって、ＰチャネルＭＯＳトランジスタ側を強くして、ＮチャネルＭＯＳトランジスタ側を弱く設計することが可能である。ＮチャネルＭＯＳトランジスタ側の影響を抑制することが可能である。

当該構成によりトランジスタの閾値のばらつきを抑制した感度の高いゲート監視センサを実現することが可能である。

なお、本例は、複数のトランジスタを用いてゲート監視センサを実現する方式について説明したが、トランジスタの長さＬおよび幅Ｗのサイズを調整することも可能である。

（変形例１）
図９は、実施形態１の変形例に基づく出力バッファ回路１０１＃Ｐの構成を説明する図である。

図９に示されるように出力バッファ回路１０１＃Ｐは、出力バッファ回路１０１＃と比較して、電流源ＣＤ２，ＣＤ４を削除した構成である。

具体的には、ＰチャネルＭＯＳトランジスタ３０１のソース電極側を電源電圧ＶＤＤと接続する。また、ＮチャネルＭＯＳトランジスタ３１１のソース電極側を接地電圧ＧＮＤと接続する。

その他の構成については実施形態１と同様の構成であるのでその詳細な説明については繰り返さない。

当該構成により出力バッファ回路の部品点数を削減して、面積効率を改善することが可能である。

（実施形態２）
図１０は、実施形態２に基づく出力バッファ回路１０１ＡＰの構成を説明する図である。

図１０に示されるように、出力バッファ回路１０１ＡＰは、出力バッファ回路１０１＃と比較して、ＰチャネルＭＯＳトランジスタ３０１およびＮチャネルＭＯＳトランジスタ３１１の接続構成が異なる。

具体的には、ＰチャネルＭＯＳトランジスタ３０１のドレイン電極側は、第２回路１０５ＰのＰチャネルＭＯＳトランジスタ２１３のソース電極側と接続される。

また、ＮチャネルＭＯＳトランジスタ３１１のドレイン電極側は、第１回路１０４ＰのＮチャネルＭＯＳトランジスタ１１４のソース電極側と接続される。

スイッチ３１１がオンすることにより第１回路１０４ＰがＰチャネルＭＯＳトランジスタ１２０のゲート電極を駆動する駆動力が上がる。

スイッチ３０１がオンすることにより第２回路１０５ＰがＮチャネルＭＯＳトランジスタ２２０のゲート電極を駆動する駆動力が上がる。

図１１は、データ信号ＤＡＴＡの入力に従う出力バッファ回路１０１ＡＰの制御タイミングについて説明する図である。

図１１（Ａ）には、時刻Ｔ５においてデータ信号ＤＡＴＡが「Ｌ」レベルから「Ｈ」レベルに遷移する場合が示されている。

これに伴いＮチャネルＭＯＳトランジスタ１１４がオンする。
したがって、電流源ＣＤ３がオンし、ＰチャネルＭＯＳトランジスタ１２０のゲート電極の電位が下がり始める。

制御論理回路３１２は、データ信号ＤＡＴＡの遷移に従ってスイッチ３１１をオンする。

制御論理回路３１２は、データ信号ＤＡＴＡが「Ｌ」レベルから「Ｈ」レベルに遷移するに従ってスイッチ３１１をオンする。

これに伴い、スイッチ３１１を介してＰチャネルＭＯＳトランジスタ１２０のゲート電圧が下がるのをサポートする。

ＰチャネルＭＯＳトランジスタ１２０がオンする閾値電圧まで低下した時刻Ｔ６において、ゲート監視センサ３１３（インバータ３１３Ａ）の出力信号は、「Ｌ」レベルから「Ｈ」レベルに設定される。

これに伴い、制御論理回路３１２は、スイッチ３１１をオフする。
以降は、電流源ＣＤ３を介してＰチャネルＭＯＳトランジスタ１２０のゲート電圧が低下する。これに伴い、データ線ＤＰが立ち上がる（立ち上がり区間）。

なお、スイッチ３１１は、時刻Ｔ５と時刻Ｔ６との間のみオンする。すなわち、ＰチャネルＭＯＳトランジスタ１２０が閾値電圧に到達するまでの間のみオンする。

図１１（Ｂ）には、時刻Ｔ７において、データ信号ＤＡＴＡが「Ｈ」レベルから「Ｌ」レベルに遷移する場合が示されている。

これに伴いＰチャネルＭＯＳトランジスタ２１３がオンする。
したがって、電流源ＣＤ１がオンし、ＮチャネルＭＯＳトランジスタ２２０のゲート電極の電位が上がり始める。

制御論理回路３０２は、データ信号ＤＡＴＡの遷移に従ってスイッチ３０１をオンする。

制御論理回路３０２は、データ信号ＤＡＴＡが「Ｈ」レベルから「Ｌ」レベルに遷移するに従ってスイッチ３０１をオンする。

これに伴い、スイッチ３０１を介してＮチャネルＭＯＳトランジスタ２２０がオンする閾値電圧に上がるのをサポートする。

ＮチャネルＭＯＳトランジスタ２２０がオンする閾値電圧まで上昇した時刻Ｔ８において、ゲート監視センサ３０３（インバータ３０３Ａ）の出力信号は、「Ｈ」レベルから「Ｌ」レベルに設定される。

そして、データ線ＤＰが「Ｌ」レベルに立ち下がった後、ゲート電圧はさらに上昇する。

なお、スイッチ３０１は、時刻Ｔ７と時刻Ｔ８との間のみオンする。すなわち、ＮチャネルＭＯＳトランジスタ２２０が閾値電圧に到達するまでの間のみオンする。

実施形態２に基づく出力バッファ回路１０１ＡＰの構成に従い出力段回路１０３ＰのＰチャネルＭＯＳトランジスタ１２０およびＮチャネルＭＯＳトランジスタ２２０のそれぞれのトランジスタがオンするまで、それぞれのゲート電極を駆動する駆動力を上げる。これによりトランジスタがオンする期間を早めることが可能となる。トランジスタがオンする期間がともに早くなることにより、データ線ＤＰが立ち上がり、立ち下がる期間を早めることが可能となる。

すなわち、これにより、２本のデータ線ＤＰ，ＤＭの遷移の開始時点のずれを抑制することが可能となるためＶＣＲＯＳＳ特性の悪化を抑制することが可能となる。すなわち、データ転送に支障が出る影響を抑制することが可能となる。また、特性の合わせ込みが容易な回路構成となるためプロセスポーディングが容易となる。

（変形例１）
図１２は、実施形態２の変形例１に基づく出力バッファ回路１０１ＢＰの構成を説明する図である。

図１２に示されるように出力バッファ回路１０１ＢＰは、出力バッファ回路１０１ＡＰと比較して、インバータ３０２ＡおよびＮＡＮＤ回路３０２Ｂの代わりに、インバータ３０２Ｃを設けた点が異なる。また、インバータ３１２ＡおよびＮＯＲ回路３１２Ｂの代わりに、インバータ３１２Ｃを設けた点が異なる。

インバータ３０３Ａ，３１３Ａの代わりにインバータ３０３Ｂ，３１３Ｂを設けた点が異なる。

また、インバータ３０３Ｂ，３１３Ｂは、データ信号ＤＡＴＡの論理レベルに従って動作する。具体的には、インバータ３１３Ｂは、データ信号ＤＡＴＡが「Ｈ」レベルの場合に動作し、「Ｌ」レベルの場合には動作しない。

一方、インバータ３０３Ｂは、データ信号ＤＡＴＡの反転信号の論理レベルに従って動作する。具体的には、データ信号ＤＡＴＡが「Ｌ」レベルの場合に動作し、「Ｈ」レベルの場合には動作しない。

図１３は、データ信号ＤＡＴＡの入力に従う出力バッファ回路１０１ＢＰの制御タイミングについて説明する図である。

図１３（Ａ）には、時刻Ｔ９においてデータ信号ＤＡＴＡが「Ｌ」レベルから「Ｈ」レベルに遷移する場合が示されている。

インバータ３１３Ｂは、データ信号ＤＡＴＡの遷移に従って活性化される。
この場合、インバータ３１３Ｂの出力信号は、初期状態において「Ｌ」レベルに設定される。したがって、インバータ３１２Ｃの出力信号は、「Ｈ」レベルに設定される。そのため、スイッチ３１１をオンする。

また、ゲート監視センサ３１３（インバータ３１３Ｂ）は、ＰチャネルＭＯＳトランジスタ１２０がオンする閾値電圧に下がるまでＰチャネルＭＯＳトランジスタ１２０のゲート電圧を監視する。

ＰチャネルＭＯＳトランジスタ１２０がオンする閾値電圧まで低下した時刻Ｔ１０において、ゲート監視センサ３１３（インバータ３１３Ｂ）の出力信号は、「Ｌ」レベルから「Ｈ」レベルに設定される。

これに伴い、インバータ３１２Ｃの出力信号は、「Ｌ」レベルに設定され、スイッチ３１１をオフする。

以降は、電流源ＣＤ３を介してＰチャネルＭＯＳトランジスタ１２０のゲート電圧が低下する。これに伴い、データ線ＤＰが立ち上がる（立ち上がり区間）。

なお、スイッチ３１１は、時刻Ｔ９と時刻Ｔ１０との間のみオンする。すなわち、ＰチャネルＭＯＳトランジスタ１２０が閾値電圧に到達するまでの間のみオンする。

図１３（Ｂ）には、時刻Ｔ１１において、データ信号ＤＡＴＡが「Ｈ」レベルから「Ｌ」レベルに遷移する場合が示されている。

インバータ３０３Ｂは、データ信号ＤＡＴＡの遷移に従って活性化される。
この場合、インバータ３０３Ｂの出力信号は、初期状態において「Ｈ」レベルに設定される。したがって、インバータ３０２Ｃの出力信号は、「Ｌ」レベルに設定される。そのため、スイッチ３０１をオンする。

これに伴い、スイッチ３０１を介してＮチャネルＭＯＳトランジスタ２２０のゲート電圧が上がるのをサポートする。

また、ゲート監視センサ３０３（インバータ３０３Ｂ）は、ＮチャネルＭＯＳトランジスタ２２０がオンする閾値電圧に上がるまでＮチャネルＭＯＳトランジスタ２２０のゲート電圧を監視する。

ＮチャネルＭＯＳトランジスタ２２０がオンする閾値電圧まで上昇した時刻Ｔ１２において、ゲート監視センサ３０３（インバータ３０３Ｂ）の出力信号は、「Ｈ」レベルから「Ｌ」レベルに設定される。

これに伴い、インバータ３０２Ｃの出力信号は、「Ｈ」レベルに設定され、スイッチ３０１をオフする。

以降は、電流源ＣＤ１を介してＮチャネルＭＯＳトランジスタ２２０のゲート電圧が上昇する。これに伴い、データ線ＤＰが立ち下がる（立ち下がり区間）。

なお、スイッチ３０１は、時刻Ｔ１１と時刻Ｔ１２との間のみオンする。すなわち、ＮチャネルＭＯＳトランジスタ２２０が閾値電圧に到達するまでの間のみオンする。

実施形態２の変形例１に基づく出力バッファ回路１０１ＢＰの構成に従い出力段回路１０３ＰのＰチャネルＭＯＳトランジスタ１２０およびＮチャネルＭＯＳトランジスタ２２０のそれぞれのトランジスタがオンするまで、それぞれのゲート電極を駆動する駆動力を上げる。これによりトランジスタがオンする期間を早めることが可能となる。トランジスタがオンする期間がともに早くなることにより、データ線ＤＰが立ち上がり、立ち下がる期間を早めることが可能となる。

すなわち、これにより、２本のデータ線ＤＰ，ＤＭの遷移の開始時点のずれを抑制することが可能となるためＶＣＲＯＳＳ特性の悪化を抑制することが可能となる。すなわち、データ転送に支障が出る影響を抑制することが可能となる。

また、当該構成により部品点数を削減して、面積効率を改善することが可能である。
（変形例２）
図１４は、実施形態２の変形例２に基づく出力バッファ回路１０１ＣＰの構成を説明する図である。

図１４に示されるように出力バッファ回路１０１ＣＰは、出力バッファ回路１０１ＡＰと比較して、インバータ３０２ＡおよびＮＡＮＤ回路３０２Ｂの代わりに、インバータ３０２Ｃを設けた点が異なる。また、インバータ３１２ＡおよびＮＯＲ回路３１２Ｂの代わりに、インバータ３１２Ｃを設けた点が異なる。

図１５は、データ信号ＤＡＴＡの入力に従う出力バッファ回路１０１ＣＰの制御タイミングについて説明する図である。

図１５（Ａ）には、時刻Ｔ１３においてデータ信号ＤＡＴＡが「Ｌ」レベルから「Ｈ」レベルに遷移する場合が示されている。

時刻Ｔ１３前のデータ信号ＤＡＴＡが「Ｌ」レベルの際、ＰチャネルＭＯＳトランジスタ１１３がオンしている。したがって、ＰチャネルＭＯＳトランジスタ１２０のゲート電極は「Ｈ」レベルに設定されている。

したがって、インバータ３１３Ａの出力信号は、「Ｌ」レベルに設定される。インバータ３１２Ｃの出力信号は、「Ｈ」レベルに設定される。そのため、スイッチ３１１をオンしている。

データ信号ＤＡＴＡが「Ｌ」レベルから「Ｈ」レベルに遷移するに従い、ＮチャネルＭＯＳトランジスタ１１４がオンする。

したがって、電流源ＣＤ３がオンし、ＰチャネルＭＯＳトランジスタ１２０のゲート電極の電位が下がり始める。

さらに、スイッチ３１１を介してＰチャネルＭＯＳトランジスタ１２０のゲート電圧が下がるのをサポートする。

ＰチャネルＭＯＳトランジスタ１２０がオンする閾値電圧まで低下した時刻Ｔ１４において、ゲート監視センサ３１３（インバータ３１３Ａ）の出力信号は、「Ｌ」レベルから「Ｈ」レベルに設定される。

なお、スイッチ３１１は、時刻Ｔ１３と時刻Ｔ１４との間のみオンする。すなわち、ＰチャネルＭＯＳトランジスタ１２０が閾値電圧に到達するまでの間のみオンする。

図１５（Ｂ）には、時刻Ｔ１５において、データ信号ＤＡＴＡが「Ｈ」レベルから「Ｌ」レベルに遷移する場合が示されている。

時刻Ｔ１５前のデータ信号ＤＡＴＡが「Ｈ」レベルの際、ＮチャネルＭＯＳトランジスタ２１４がオンしている。したがって、ＮチャネルＭＯＳトランジスタ２２０のゲート電極は「Ｌ」レベルに設定されている。

したがって、インバータ３０３Ａの出力信号は、「Ｈ」レベルに設定される。インバータ３０２Ｃの出力信号は、「Ｌ」レベルに設定される。そのため、スイッチ３０１をオンしている。

データ信号ＤＡＴＡが「Ｈ」レベルから「Ｌ」レベルに遷移するに従い、ＰチャネルＭＯＳトランジスタ２１３がオンする。

したがって、電流源ＣＤ１がオンし、ＮチャネルＭＯＳトランジスタ２２０のゲート電極の電位が上がり始める。

さらに、スイッチ３０１を介してＮチャネルＭＯＳトランジスタ２２０のゲート電圧が上がるのをサポートする。

ＮチャネルＭＯＳトランジスタ２２０がオンする閾値電圧まで上昇した時刻Ｔ１２において、ゲート監視センサ３０３（インバータ３０３Ａ）の出力信号は、「Ｈ」レベルから「Ｌ」レベルに設定される。

なお、スイッチ３０１は、時刻Ｔ１５と時刻Ｔ１６との間のみオンする。すなわち、ＮチャネルＭＯＳトランジスタ２２０が閾値電圧に到達するまでの間のみオンする。

実施形態２の変形例２に基づく出力バッファ回路１０１ＣＰの構成に従い出力段回路１０３ＰのＰチャネルＭＯＳトランジスタ１２０およびＮチャネルＭＯＳトランジスタ２２０のそれぞれのトランジスタがオンするまで、それぞれのゲート電極を駆動する駆動力を上げる。これによりトランジスタがオンする期間を早めることが可能となる。トランジスタがオンする期間がともに早くなることにより、データ線ＤＰが立ち上がり、立ち下がる期間を早めることが可能となる。

また、当該構成により部品点数を削減して、面積効率を改善することが可能である。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

２０半導体集積回路、２１ユーザ論理、２２ＵＳＢコントローラ、２３インタフェースロジック、２４シリアルインタフェースエンジン、２５トランシーバ、２５Ａ送信系回路、２５Ｂ受信系回路、１００，１０１，１０１ＡＰ，１０１ＢＰ，１０１ＣＰ，１０１Ｍ，１０１Ｐ出力バッファ回路、１０２Ｐプリバッファ回路、１０３Ｐ出力段回路、１０４Ｐ第１回路、１０５Ｐ第２回路、３０１，３１１スイッチ、３０２，３１２制御論理回路、３０２Ｂ，３１２Ｂ制御論理回路、３０３，３１３ゲート監視センサ。

Claims

ソース側が第１電位と接続された、第１導電型の第１トランジスタと、ソース側が第２電位と接続され、前記第１導電型の第１トランジスタと接続された第２導電型の第２トランジスタとを含む出力段回路と、
データ信号の入力を受けて前記第１トランジスタを駆動する第１プリバッファ回路と、
前記データ信号の入力を受けて前記第２トランジスタを駆動する第２プリバッファ回路と、
前記第１トランジスタと前記第２トランジスタとの間の出力ノードと、前記第１トランジスタの制御端子との間に設けられた第１ミラー容量と、
前記出力ノードと、前記第２トランジスタの制御端子との間に設けられた第２ミラー容量とを含み、
前記第１プリバッファ回路は、
制御端子に前記データ信号の入力を受け、ソース側が前記第１電位と接続された、第１導電型の第３トランジスタと、
制御端子に前記データ信号の入力を受け、ソース側が第１電流源と接続され、前記第１導電型の第３トランジスタと接続された第２導電型の第４トランジスタと、
前記第１電流源と並列に前記第２電位との間に設けられた第１スイッチと、
前記第１トランジスタの制御端子の状態に基づいて、前記第１スイッチを制御する第１監視センサとを含み、
前記第２プリバッファ回路は、
制御端子に前記データ信号の入力を受け、ソース側が第２電流源と接続された、第１導電型の第５トランジスタと、
制御端子に前記データ信号の入力を受け、ソース側が前記第２電位と接続され、前記第１導電型の第５トランジスタと接続された第２導電型の第６トランジスタと、
前記第２電流源と並列に前記第１電位との間に設けられた第２スイッチと、
前記第２トランジスタの制御端子の状態に基づいて、前記第２スイッチを制御する第２監視センサとを含み、
前記第１監視センサは、前記データ信号と、前記第１トランジスタの制御端子との信号に基づいて前記第１スイッチを制御する第１論理回路を含み、
前記第２監視センサは、前記データ信号と、前記第２トランジスタの制御端子との信号に基づいて前記第２スイッチを制御する第２論理回路を含み、
前記第１論理回路は、
前記データ信号の入力に応じて、前記第１トランジスタの制御端子の信号を反転させる第１インバータと、
前記第１インバータの信号を反転させて前記第１スイッチのゲートに出力する第２インバータとを含み、
前記第２論理回路は、
前記データ信号の入力に応じて、前記第２トランジスタの制御端子の信号を反転させる第３インバータと、
前記第３インバータの信号を反転させて前記第２スイッチのゲートに出力する第４インバータとを含む、半導体装置。