TW201924211A - 與通用型輸入輸出(gpio)相容之低電壓晶體振盪器電路 - Google Patents
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Abstract
本發明揭示具有原生NMOS電晶體之低電壓晶體振盪器，其用於耦合至GPIO/與GPIO去耦。該等原生NMOS電晶體在導通時(低電阻)以一低供應電壓正常運作且在關斷時(高電阻)以一高供應電壓正常運作。振盪器Gm驅動器偏壓電阻器經重設目的來使該等原生NMOS電晶體在關斷時退化，由此減少其等之洩漏電流(振盪器電路與GPIO節點去耦)。此確保在處於一高供應電壓之一外部時脈(EC)模式期間符合CMOS IIH洩漏電流規格。
Description
本發明係關於振盪器且特定言之，係關於與共用之通用型輸入輸出(GPIO)節點之互補金屬氧化物半導體(CMOS)輸入洩漏高(IIH)規格相容之低電壓晶體振盪器電路。
與通用型輸入輸出(GPIO)節點(例如，一積體電路(IC)之連接墊)耦合之低電壓晶體振盪器電路之操作係當今積體電路產品(offerings)中之一所要特徵。然而，一基於N通道金屬氧化物半導體(NMOS) Gm驅動器之晶體振盪器電路之低電壓操作受限於導通晶體振盪器電路與GPIO墊之間的串聯隔離開關所需之最小Vdd (供應電壓)(參見圖1)。所需電壓至少係：1-NMOS二極體+NMOS開關之臨限電壓(Vt)。通常，將此等隔離開關實施為3.3 V能力標準Vt NMOS開關以在被停用時保證最低洩漏電流，由此去耦晶體振盪器Gm驅動器電路與IC之GPIO墊。此確保當除作為一外部頻率判定晶體及其相關聯組件之連接件之外亦在其他組態中使用GPIO墊時滿足CMOS IIH規格。
但為保證晶體振盪器以約2 V操作電壓運作，需要使用3.3 V能力原生NMOS (低Vt)之電晶體替代標準VT NMOS電晶體開關。然而，當與晶體振盪器電路相關聯之GPIO墊在處於一「外部時脈」模式時由CMOS邏輯驅動時或當此等GPIO墊作其他用途時，使用一原生NMOS電晶體開關將無法充分地隔離振盪器Gm驅動器電晶體以防止過多電流洩漏路徑。因此，無法滿足CMOS IIH洩漏電流規格。
因此，需要一種具有一隔離電路之低電壓晶體振盪器，該低電壓晶體振盪器與共用之通用型輸入輸出(GPIO)墊之互補金屬氧化物半導體(CMOS)輸入洩漏高(IIH)規格相容且仍以或低於兩(2)伏DC運作。
根據一實施例，一種具有低洩漏電流隔離之晶體振盪器電路可包括：一Gm驅動器電晶體；一恆定電流源，其經耦合於一電壓源與該NMOS Gm驅動器電晶體之一汲極之間；第一Gm驅動器偏壓電阻器及第二Gm驅動器偏壓電阻器，其等串聯耦合於該NMOS Gm驅動器電晶體之該汲極與一閘極之間；一電流洩漏減少電晶體，其經耦合於該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一接面與一電壓源共地(voltage source common)之間；第一連接節點及第二連接節點，其等經調適用於耦合至一頻率判定晶體；一第一隔離電晶體，其經耦合於該第一連接節點與該Gm驅動器電晶體之該閘極之間；一第二隔離電晶體，其經耦合於該第二連接節點與該Gm驅動器電晶體之該汲極之間；其中當該第一隔離電晶體及該第二隔離電晶體可導通時，該Gm驅動器電晶體之該閘極及該汲極可分別耦合至該第一連接節點及該第二連接節點，且該電流洩漏減少電晶體可關斷，且當該第一隔離電晶體及該第二隔離電晶體可關斷時，該Gm驅動器電晶體之該閘極及該汲極可分別與該第一連接節點及該第二連接節點去耦，且該電流洩漏減少電晶體可導通，該電流洩漏減少電晶體將該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之該接面耦合至該電壓源共地，藉此該第一隔離電晶體及該第二隔離電晶體自限制通過其等之電流。
根據一進一步實施例，該Gm驅動器電晶體可為一N通道金屬氧化物半導體場效應電晶體(NMOS FET)。根據一進一步實施例，該電流洩漏減少電晶體可為一N通道金屬氧化物半導體場效應電晶體(NMOS FET)。根據一進一步實施例，該第一隔離電晶體及該第二隔離電晶體可為N通道金屬氧化物半導體場效應電晶體(NMOS FET)。根據一進一步實施例，該第一隔離電晶體及該第二隔離電晶體可為低臨限電壓原生NMOS FET。根據一進一步實施例，該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一組合串聯電阻可為約七(7)兆歐。根據一進一步實施例，該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一組合串聯電阻可係從約五(5)兆歐至約十(10)兆歐。
根據一進一步實施例，一時脈緩衝器可具有耦合至該Gm驅動器電晶體之輸入及一時脈輸出。根據一進一步實施例，當該第一隔離電晶體及該第二隔離電晶體可關斷時，其等之洩漏電流可滿足共用之通用型輸入輸出(GPIO)節點之一互補金屬氧化物半導體(CMOS)輸入洩漏高(IIH)規格。根據一進一步實施例，該第一連接節點及該第二連接節點可分別經調適為第一通用型輸入輸出(GPIO)節點及第二通用型輸入輸出(GPIO)節點。
根據另一實施例，一種微處理器可包括：一中央處理單元(CPU)及記憶體；具有低洩漏電流隔離之一晶體振盪器電路，其可包括：一Gm驅動器電晶體；一恆定電流源，其經耦合於一電壓源與該NMOS Gm驅動器電晶體之一汲極之間；第一Gm驅動器偏壓電阻器及第二Gm驅動器偏壓電阻器，其等串聯耦合於該NMOS Gm驅動器電晶體之該汲極與一閘極之間；一電流洩漏減少電晶體，其經耦合於該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一接面與一電壓源共地之間；第一連接節點及第二連接節點，其等經調適用於耦合至一頻率判定晶體；一第一隔離電晶體，其經耦合於該第一連接節點與該Gm驅動器電晶體之該閘極之間；一第二隔離電晶體，其經耦合於該第二連接節點與該Gm驅動器電晶體之該汲極之間；其中當該第一隔離電晶體及該第二隔離電晶體可導通時，該Gm驅動器電晶體之該閘極及該汲極可分別耦合至該第一連接節點及該第二連接節點，且該電流洩漏減少電晶體可關斷，且當該第一隔離電晶體及該第二隔離電晶體可關斷時，該Gm驅動器電晶體之該閘極及該汲極可分別與該第一連接節點及該第二連接節點去耦，且該電流洩漏減少電晶體可導通，該電流洩漏減少電晶體將該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之該接面耦合至該電壓源共地，藉此該第一隔離電晶體及該第二隔離電晶體自限制通過其等之電流；及至少一個功能模組，其中該至少一個功能模組可透過隔離開關耦合至該第一連接節點及該第二連接節點，藉此該振盪器電路或該至少一個功能模組使用該第一連接節點及該第二連接節點來耦合至其。
根據一進一步實施例，該至少一個功能模組可為一類比功能模組。根據一進一步實施例，該至少一個功能模組可為一數位功能模組。根據一進一步實施例，一積體電路封裝可具有經調適作為該積體電路封裝上之外部連接件之該第一連接節點及該第二連接節點。根據一進一步實施例，一頻率判定晶體可經耦合至該積體電路封裝上之該等外部連接件。
根據又一實施例，一種耦合及去耦一晶體振盪器與低電阻導通及高電阻關斷隔離開關之方法可包括以下步驟：提供一晶體振盪器，其包括一Gm驅動器電晶體；第一Gm驅動器偏壓電阻器及第二Gm驅動器偏壓電阻器，其等串聯耦合於該NMOS Gm驅動器電晶體之該汲極與一閘極之間；及一恆定電流源，其經耦合於一電壓源與該NMOS Gm驅動器電晶體之一汲極之間；提供一隔離電路，其包括一電流洩漏減少電晶體，其經耦合於該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一接面與一電壓源共地之間；第一連接節點及第二連接節點，其等經調適用於耦合至一頻率判定晶體；一第一隔離電晶體，其經耦合於該第一連接節點與該Gm驅動器電晶體之該閘極之間；一第二隔離電晶體，其經耦合於該第二連接節點與該Gm驅動器電晶體之該汲極之間；當該第一隔離電晶體及該第二隔離電晶體可導通且該電流洩漏減少電晶體可關斷時，分別將該Gm驅動器電晶體之該閘極及該汲極耦合至該第一連接節點及該第二連接節點；及當該第一隔離電晶體及該第二隔離電晶體可關斷且該電流洩漏減少電晶體可導通時，分別去耦該Gm驅動器電晶體之該閘極及該汲極與該第一連接節點及該第二連接節點。
根據該方法之一進一步實施例，可包括當該電流洩漏減少電晶體可導通時對該第一隔離電晶體及該第二隔離電晶體進行電流自限制之步驟。根據該方法之一進一步實施例，可包括使用一時脈緩衝器緩衝該Gm驅動器電晶體之一輸出之步驟。根據該方法之一進一步實施例，可包括分別將該第一連接節點及該第二連接節點耦合至第一通用型輸入輸出(GPIO)節點及第二通用型輸入輸出(GPIO)節點之步驟。根據該方法之一進一步實施例，可包括提供其上具有外部連接件作為該第一通用型輸入輸出(GPIO)節點及該第二通用型輸入輸出(GPIO)節點之一積體電路封裝之步驟。
相關專利申請案 本申請案主張2017年8月7日申請之共同擁有之美國臨時專利申請案第62/542,050號之優先權；該案針對所有目的以引用方式併入本文中。
本發明之各項實施例可經組態以依小於一場效應電晶體(FET)臨限值(2-Vt)之一電源供應電壓(Vdd)啟用晶體振盪器功能。FET臨限值(2-Vt)可為在FET之源極與汲極之間產生一低電阻路徑所需之最小閘極至源極電壓。在一些實施例中，可以小於FET臨限值之一Vdd啟用晶體振盪器功能。在進一步實施例中，晶體振盪器功能可以小於FET臨限值之Vdd啟用，同時保持一共用GPIO特徵。Vdd及AVdd (類比Vdd)在本文中將互換地使用。一金屬氧化物半導體場效應電晶體(MOSFET)之Gm (跨導)係汲極電流變化除以閘極/源極電壓小變化與一恆定汲極/源極電壓。
現參考圖式，示意地繪示實例性實施例之細節。圖式中之相同元件將由相同數字表示，且類似元件將由具有一不同小寫字母後綴之相同數字表示。
現參考圖1，描繪根據本發明之教示之具有隔離開關之一基於NMOS電晶體驅動器之晶體振盪器電路之一示意圖。具有隔離開關之一晶體振盪器電路(通常由數字100表示)可包括一時脈緩衝器114、一恆定電流源110、一Gm驅動器電晶體112、一Gm驅動器偏壓電阻器106、隔離開關104及108、GPIO節點116及118、及一振盪器頻率判定晶體102。被展示為耦合至晶體102以及GPIO節點116及118之電容器可包含於一晶體振盪器設計中，但本文中不進一步論述。
當GPIO節點116及118 (分別係OSCI及OSCO)用來將晶體102耦合至Gm驅動器電晶體112時，隔離開關104及108閉合。且當GPIO節點116及118用於另一電路功能時，隔離開關104及108斷開。隔離開關104及108僅係代表性的，且N型金屬氧化物半導體(NMOS)電晶體將用於此等隔離開關。通常，此等NMOS電晶體隔離開關將實施為3.3 V能力標準Vt NMOS電晶體以在被停用(關斷)時保證最低洩漏電流。然而，基於NMOS Gm驅動器(電晶體112)之晶體振盪器電路100之低電壓操作受限於導通串聯隔離開關104及108 (1-NMOS二極體+1 Vt NMOS開關)所需之最小Vdd，該等串聯隔離開關104及108透過GPIO墊116及118將振盪器電路耦合至外部頻率判定晶體102。由於信號可為約接近於AVSS (類比共地(analog common)或接地)之NMOS Vt，故一NMOS+PMOS互補開關(全傳輸閘)將不工作。
在導通時對隔離開關104及108之最低電阻之一隱含要求係供應一至少2伏之AVDD以保證振盪器電路功能。一種實現低於2伏之低電壓操作之解決方案係將隔離開關實施為3.3 V能力原生NMOS (具有低Vt)之電晶體而非標準Vt NMOS電晶體。然而，簡單地將原生NMOS電晶體用於隔離開關104及108可能無法充分地去耦(隔離)振盪器Gm驅動器電晶體112，若GPIO墊116及/或118由CMOS邏輯驅動(例如，在一外部時脈(EC)模式中)則可能引起額外洩漏路徑，且原生電晶體歸因於其等之極低臨限電壓Vt而甚至在被停用時仍洩漏。
現參考圖2，描繪根據本發明之一特定實例性實施例之具有原生NMOS電晶體隔離開關之一基於NMOS電晶體驅動器之晶體振盪器電路之一示意圖。具有用於隔離開關之原生NMOS電晶體之一晶體振盪器電路(通常由數字200表示)可包括一時脈緩衝器114、一恆定電流源110、一Gm驅動器電晶體112、Gm驅動器偏壓電阻器206a及206b、一電流洩漏減少電晶體216、原生NMOS電晶體204及208、GPIO節點116及118、及一振盪器頻率判定晶體102。被展示為耦合至晶體102以及GPIO節點116及118之電容器可包含於一晶體振盪器設計中，但本文中不進一步論述。
為解決在原生NMOS電晶體204及208 (隔離開關)關斷時之過量洩漏電流問題，本發明之實施例可將Gm驅動器偏壓電阻器206a及206b重設目的來減少關斷狀態原生NMOS電晶體204及208之洩漏電流，且由此確保符合CMOS IIH洩漏電流規格。當NMOS電晶體204及208關斷時(EN處於一邏輯「0」)，電流洩漏減少電晶體216導通(/EN處於一邏輯「1」)且Gm驅動器偏壓電阻器206a及206b之共同節點經耦合至電源供應器共地(power supply common)，例如Vss。此組態將使用作隔離開關之原生NMOS電晶體204及208退化，以在關斷時(例如在一「外部時脈(EC)」模式期間)自限制通過其等之電流。
當EN處於一邏輯「1」時，NMOS電晶體204及208隔離開關以最低可能操作電壓Vdd達成一極低導通電阻。當EN處於一邏輯「0」時，NMOS電晶體204及208隔離開關處於一實質上較低之洩漏電流，此歸因於NMOS電晶體204及208在Gm驅動器偏壓電阻器206a及206b之共同節點由電流洩漏減少電晶體216拉至VSS時退化而在CMOS EC模式期間可容易滿足CMOS IIH洩漏電流規格。
因此，圖2中所展示之隔離電路可滿足隔離開關之兩個另外沖突之要求，即，在被啟用時Vdd最小值下之最低導通電阻及在振盪器電路被停用時Vdd最大值下之一高關斷電阻。當一振盪器被停用時，Vdd最大值下之一高關斷電阻可對應於使用(若干) GPIO節點之另一裝置。因此，本文中所揭示之實施例可藉由僅將Gm驅動器偏壓電阻器206a及206b重設目的且添加一電流洩漏減少電晶體216來實現此兩個要求。可選擇Gm驅動器偏壓電阻器206a及206b之電阻值以確保Gm驅動器電晶體112的正常操作，且可具有例如但不限於從約五(5)兆歐至約十(10)兆歐且甚至可更低(例如，幾兆歐)之一組合電阻。但一較低電阻Gm驅動器偏壓電阻意謂著在停用模式中之較高洩漏。實際上，一高電阻範圍可受限於矽晶粒面積及振盪器啟動時間。
現參考圖3，描繪根據本發明之特定實例性實施例之包括圖2之晶體振盪器電路之一微控制器之一示意方塊圖。根據圖2中所展示之電路，一微控制器積體電路302可包括一中央處理單元(CPU)及記憶體304 (例如，程式及資料記憶體)、至少一個類比及/或數位功能模組306、及具有隔離開關之一晶體振盪器200。晶體振盪器200及至少一個功能模組306可經耦合至GPIO-1及GPIO-2且交替地使用此等GPIO節點。微控制器積體電路302可包括其上具有外部連接墊(例如，GPIO-1及GPIO-2)之一積體電路封裝。
據此，本發明之實施例可在Vdd小於FET臨限電壓時保證晶體振盪器功能。此可為對深度睡眠解決方案之一要求。此外，本發明之實施例可保持以此等低操作電壓符合GPIO規格。例如，一鋰電池在被充電時可具有3.65 V之一電壓，且在被放電時可具有僅1.9 V之一電壓，此反映其潛在壽命之約50%。能夠以此低供應電壓運作之振盪器電路200係極有利的。
已關於一或多項較佳實施例描述本發明，且應明白，除明確陳述之彼等(例如，製造方法、程序產品等等)之外的諸多等效物、替代物、變動及修改係可能的且在本發明之範疇內。
100‧‧‧晶體振盪器電路
102‧‧‧振盪器頻率判定晶體晶體
104‧‧‧隔離開關
106‧‧‧Gm驅動器偏壓電阻器
108‧‧‧隔離開關
110‧‧‧ 恆定電流源
112‧‧‧Gm驅動器電晶體
114‧‧‧時脈緩衝器
116‧‧‧通用型輸入輸出(GPIO)節點/GPIO墊
118‧‧‧通用型輸入輸出(GPIO)節點/GPIO墊
200‧‧‧晶體振盪器電路
204‧‧‧原生N通道金屬氧化物半導體(NMOS)電晶體
206a‧‧‧Gm驅動器偏壓電阻器
206b‧‧‧Gm驅動器偏壓電阻器
208‧‧‧原生NMOS電晶體
216‧‧‧電流洩漏減少電晶體
302‧‧‧微控制器積體電路
304‧‧‧中央處理單元(CPU)及記憶體
306‧‧‧類比及/或數位功能模組
藉由參考結合隨附圖式所作之下文描述，可獲得對本發明之更全面理解，其中：
圖1繪示根據本發明之教示之具有隔離開關之一基於NMOS電晶體驅動器之晶體振盪器電路之一示意圖；
圖2繪示根據本發明之一特定實例性實施例之具有原生NMOS電晶體隔離開關之一基於NMOS電晶體驅動器之晶體振盪器電路之一示意圖；且
圖3繪示根據本發明之特定實例性實施例之包括圖2之晶體振盪器電路之一微控制器之一示意方塊圖。
雖然本發明易於進行各種修改及替換形式，但其特定實例性實施例已在圖式中展示且在本文中詳細描述。然而，應理解，本文中對特定實例性實施例之描述並非意欲於將本發明限於本文中所揭示之形式。
Claims (20)
- 一種具有低洩漏電流隔離之晶體振盪器電路，其包括： 一Gm驅動器電晶體； 一恆定電流源，其經耦合於一電壓源與該NMOS Gm驅動器電晶體之一汲極之間； 第一Gm驅動器偏壓電阻器及第二Gm驅動器偏壓電阻器，其等串聯耦合於該NMOS Gm驅動器電晶體之該汲極與一閘極之間； 一電流洩漏減少電晶體，其經耦合於該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一接面與一電壓源共地之間； 第一連接節點及第二連接節點，其等經調適用於耦合至一頻率判定晶體； 一第一隔離電晶體，其經耦合於該第一連接節點與該Gm驅動器電晶體之該閘極之間； 一第二隔離電晶體，其經耦合於該第二連接節點與該Gm驅動器電晶體之該汲極之間； 其中 當該第一隔離電晶體及該第二隔離電晶體導通時，該Gm驅動器電晶體之該閘極及該汲極分別耦合至該第一連接節點及該第二連接節點，且該電流洩漏減少電晶體關斷，且 當該第一隔離電晶體及該第二隔離電晶體關斷時，該Gm驅動器電晶體之該閘極及該汲極分別與該第一連接節點及該第二連接節點去耦，且該電流洩漏減少電晶體導通，該電流洩漏減少電晶體將該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之該接面耦合至該電壓源共地，藉此該第一隔離電晶體及該第二隔離電晶體自限制通過其等之電流。
- 如請求項1之晶體振盪器電路，其中該Gm驅動器電晶體係一N通道金屬氧化物半導體場效應電晶體(NMOS FET)。
- 如請求項1之晶體振盪器電路，其中該電流洩漏減少電晶體係一N通道金屬氧化物半導體場效應電晶體(NMOS FET)。
- 如請求項1之晶體振盪器電路，其中該第一隔離電晶體及該第二隔離電晶體係N通道金屬氧化物半導體場效應電晶體(NMOS FET)。
- 如請求項4之晶體振盪器電路，其中該第一隔離電晶體及該第二隔離電晶體係低臨限電壓原生NMOS FET。
- 如請求項1之晶體振盪器電路，其中該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一組合串聯電阻係約七(7)兆歐。
- 如請求項1之晶體振盪器電路，其中該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一組合串聯電阻係從約五(5)兆歐至約十(10)兆歐。
- 如請求項1之晶體振盪器電路，其進一步包括一時脈緩衝器，該時脈緩衝器具有耦合至該Gm驅動器電晶體之輸入及一時脈輸出。
- 如請求項1之晶體振盪器電路，其中當該第一隔離電晶體及該第二隔離電晶體關斷時，其等之洩漏電流滿足共用之通用型輸入輸出(GPIO)節點之一互補金屬氧化物半導體(CMOS)輸入洩漏高(IIH)規格。
- 如請求項1之晶體振盪器電路，其中該第一連接節點及該第二連接節點分別經調適為第一通用型輸入輸出(GPIO)節點及第二通用型輸入輸出(GPIO)節點。
- 一種微處理器，其包括： 一中央處理單元(CPU)及記憶體； 具有低洩漏電流隔離之一晶體振盪器電路，其包括 一Gm驅動器電晶體； 一恆定電流源，其經耦合於一電壓源與該NMOS Gm驅動器電晶體之一汲極之間； 第一Gm驅動器偏壓電阻器及第二Gm驅動器偏壓電阻器，其等串聯耦合於該NMOS Gm驅動器電晶體之該汲極與一閘極之間； 一電流洩漏減少電晶體，其經耦合於該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一接面與一電壓源共地之間； 第一連接節點及第二連接節點，其等經調適用於耦合至一頻率判定晶體； 一第一隔離電晶體，其經耦合於該第一連接節點與該Gm驅動器電晶體之該閘極之間； 一第二隔離電晶體，其經耦合於該第二連接節點與該Gm驅動器電晶體之該汲極之間； 其中 當該第一隔離電晶體及該第二隔離電晶體導通時，該Gm驅動器電晶體之該閘極及該汲極分別耦合至該第一連接節點及該第二連接節點，且該電流洩漏減少電晶體關斷，且 當該第一隔離電晶體及該第二隔離電晶體關斷時，該Gm驅動器電晶體之該閘極及該汲極分別與該第一連接節點及該第二連接節點去耦，且該電流洩漏減少電晶體導通，該電流洩漏減少電晶體將該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之該接面耦合至該電壓源共地，藉此該第一隔離電晶體及該第二隔離電晶體自限制通過其等之電流；及 至少一個功能模組，其中該至少一個功能模組透過隔離開關耦合至該第一連接節點及該第二連接節點，藉此該振盪器電路或該至少一個功能模組使用該第一連接節點及該第二連接節點來耦合至其。
- 如請求項11之微處理器，其中該至少一個功能模組係一類比功能模組。
- 如請求項11之微處理器，其中該至少一個功能模組係一數位功能模組。
- 如請求項11之微處理器，其進一步包括一積體電路封裝且具有經調適為該積體電路封裝上之外部連接件之該第一連接節點及該第二連接節點。
- 如請求項14之微處理器，其進一步包括一頻率判定晶體，該頻率判定晶體經耦合至該積體電路封裝上之該等外部連接件。
- 一種耦合及去耦一晶體振盪器與低電阻導通及高電阻關斷隔離開關之方法，該方法包括以下步驟： 提供一晶體振盪器，其包括 一Gm驅動器電晶體； 第一Gm驅動器偏壓電阻器及第二Gm驅動器偏壓電阻器，其等串聯耦合於該NMOS Gm驅動器電晶體之該汲極與一閘極之間；及 一恆定電流源，其經耦合於一電壓源與該NMOS Gm驅動器電晶體之一汲極之間； 提供一隔離電路，其包括 一電流洩漏減少電晶體，其經耦合於該第一Gm驅動器偏壓電阻器及該第二Gm驅動器偏壓電阻器之一接面與一電壓源共地之間； 第一連接節點及第二連接節點，其等經調適用於耦合至一頻率判定晶體； 一第一隔離電晶體，其經耦合於該第一連接節點與該Gm驅動器電晶體之該閘極之間； 一第二隔離電晶體，其經耦合於該第二連接節點與該Gm驅動器電晶體之該汲極之間； 當該第一隔離電晶體及該第二隔離電晶體導通且該電流洩漏減少電晶體關斷時，分別將該Gm驅動器電晶體之該閘極及該汲極耦合至該第一連接節點及該第二連接節點；及 當該第一隔離電晶體及該第二隔離電晶體關斷且該電流洩漏減少電晶體導通時，分別去耦該Gm驅動器電晶體之該閘極及該汲極與該第一連接節點及該第二連接節點。
- 如請求項16之方法，其進一步包括當該電流洩漏減少電晶體導通時對該第一隔離電晶體及該第二隔離電晶體進行電流自限制之步驟。
- 如請求項16之方法，其進一步包括使用一時脈緩衝器緩衝該Gm驅動器電晶體之一輸出之步驟。
- 如請求項16之方法，其進一步包括分別將該第一連接節點及該第二連接節點耦合至第一通用型輸入輸出(GPIO)節點及第二通用型輸入輸出(GPIO)節點之步驟。
- 如請求項19之方法，其進一步包括提供其上具有外部連接件作為該第一通用型輸入輸出(GPIO)節點及該第二通用型輸入輸出(GPIO)節點之一積體電路封裝之步驟。
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