JP4404589B2 - ヒューズ回路 - Google Patents

Description

本発明はヒューズ回路に関し、特にスイッチ手段としてＭＯＳトランジスタを使用するヒューズ回路に関する。

半導体集積回路（ＩＣ）、特に極めて多数のデバイスをウエハ上に形成する大規模集積回路（ＬＳＩ）においては、材料および／又は製造工程のばらつき等により抵抗、コンデンサ等の特性を所定値に正確に形成することが困難である。その結果、製造されたＩＣやＬＳＩの動作特性が仕様に合致せず製造の歩留まりが低下する虞がある。斯かる事態を改善するために、ヒューズ回路は、ウエハ状態でヒューズを切断することにより、出力を「Ｌ」から「Ｈ」に固定する。そして、その出力をデコード回路に入力して、抵抗、コンデンサ等の製造上のばらつきをＬＳＩ内部で調整する。これにより、ヒューズ切断をウエハ状態で行い、外部から特性を調整するための調整端子を少なくすることが可能である。また、ヒューズの信頼性を考慮して、リセット回路を使用し、ヒューズ未切断／切断に拘らずヒューズには電流が流れないように構成されている。

図５〜図８を参照して、従来のヒューズ回路の構成および動作を簡単に説明する。図５は、ヒューズ未切断状態のヒューズ回路の回路図である。図６は、図５に示すヒューズ回路の動作を説明するタイミングチャートである。図７は、図５に示すヒューズ回路のヒューズ切断状態を示す回路図である。図８は、図７の動作を説明するタイミングチャートである。

このヒューズ回路は、主電流路が並列接続された１対のｐチャネルＭＯＳトランジスタ１−２、これらのＭＯＳトランジスタ１−２のドレインにドレインが直列接続されたｎチャネルＭＯＳトランジスタ３、このＭＯＳトランジスタ３のソースに直列接続された抵抗６およびヒューズ８、ＭＯＳトランジスタ１、２および３のドレインに入力端が接続され、出力端がＭＯＳトランジスタ２のゲートおよび出力端子５に接続されたインバータ回路１１および出力端がＭＯＳトランジスタ１および３のゲートに接続されたパワーオンリセット回路４により構成される。そして、ＭＯＳトランジスタ１、２のソースは電源端子７に接続され、ヒューズ８の抵抗６との接続端はヒューズ切断用パッド１０に接続され、ヒューズ８の他端はＧＮＤ（接地）端子９に接地されている。

図５に示すヒューズ８が未切断状態におけるヒューズ回路の動作を、図６のタイミングチャートを参照して説明する。パワーオンリセット回路４は、電源端子７の電源が投入され電源電圧（図６（ａ）参照）が時点ｔ０に上昇を開始してから一定時間パワーオンリセット信号４１（図６（ｂ）参照）が発生し、一定時間後の時点ｔ１に、そのパワーオンリセット信号４１が「Ｈ」（高レベル）となる。この時点ｔ１に、インバータ回路１１の入力端子１００の電圧は、「Ｈ」から「Ｌ」（低レベル）へ移行する。そして、インバータ回路１１の入力端子１００の電圧は、時点ｔ２にインバータしきい値以下となり、その出力であるヒューズ回路の出力端子５の電圧（図６（ｅ）参照）は「Ｌ」から「Ｈ」となり、その後「Ｈ」に固定される。尚、ヒューズ切断用パッド１０の電圧（図６（ｄ）参照）は、ヒューズ８が未切断であるので、実質的に接地電圧である「Ｌ」のままである。

次に、ヒューズ切断用パッド１０からヒューズ８に電流を流してヒューズ８が切断された状態の図７に示すヒューズ回路の動作を、図８のタイミングチャートを参照して説明する。電源端子７の電源投入時点ｔ０から時点ｔ１までは、パワーオンリセット回路４のパワーオンリセット信号４１（図８（ｂ）参照）は「Ｌ」であり、上述した図５および図６の場合と同様に動作する。時点ｔ１にパワーオンリセット信号４１が「Ｈ」になると、ｐチャネルＭＯＳトランジスタ１はＯＦＦとなり、ｎチャネルＭＯＳトランジスタ３はＯＮとなる。このときＭＯＳトランジスタ２および３はＯＮとなっているが、ヒューズ８が切断されているために、ヒューズ８の抵抗が数十〜数百ＭΩの高抵抗となっている。インバータ回路１１の入力端子１００の電位は、図８（ｃ）に示す如く時点ｔ１で「Ｈ」から「Ｌ」へ移行し、インバータしきい値を越える時点ｔ２にヒューズ回路の出力電圧、即ち出力端子５の電圧は「Ｌ」から「Ｈ」へ移行する。

しかし、従来のヒューズ回路では、上述したヒューズ８の高抵抗とヒューズ切断用パッド１０の寄生容量等によりインバータ回路１１の入力端子１００の電圧（図８（ｃ）参照）は徐々に上昇し、時点ｔ３で再度インバータしきい値を超えてヒューズ回路の出力電圧（図８（ｅ）参照）は「Ｌ」となる。このように、ヒューズ切断用パッド１０の寄生容量は、ＭＯＳトランジスタ１、２のリーク電流でしか充電されないので、インバータ回路１１の入力端子１００の電位が「Ｈ」になるまでに非常に長い時間がかかり、時点ｔ３まで実質的に図５および図６と同様に動作する。即ち、時点ｔ２−ｔ３間が不確定の誤動作となる。

前述の課題を解決するため、本発明によるヒューズ回路は、次のような特徴的な構成を採用している。

（１）電源および基準電位源間にパワーオンリセット回路からのリセット信号によりＯＮ／ＯＦＦ動作するスイッチ回路、保護抵抗およびヒューズが直列接続され、前記保護抵抗および前記ヒューズの共通接続点に設けられたヒューズ切断用パッドに、必要に応じて切断電流を流して前記ヒューズを切断し、該ヒューズの切断状態に対応する出力を出力端子から得るヒューズ回路において、
前記スイッチ回路は、前記パワーオンリセット回路がリセット信号を出力する期間中にＯＮ状態となり、前記ヒューズ切断用パッドの寄生容量を充電するスイッチ手段を備え、
前記スイッチ手段は、前記リセット信号によりＯＦＦ状態になるスイッチ回路のスイッチ素子と並列接続されたｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタよりなり、前記スイッチ素子と逆の動作をするヒューズ回路。

（２）主導電路が並列接続された同一導電形の第１および第２ＭＯＳトランジスタ、該第１および第２ＭＯＳトランジスタの一端に主導電路が直列接続された前記第１および第２ＭＯＳトランジスタと異なる導電形の第３ＭＯＳトランジスタ、該第３ＭＯＳトランジスタの一端に接続された保護抵抗およびヒューズの直列回路を電源に接続し、該第１および第３ＭＯＳトランジスタの制御電極にパワーオンリセット回路からのリセット信号が入力され、前記第３ＭＯＳトランジスタの他端にインバータ回路の入力端子が接続され、該インバータ回路の出力端子を前記第２ＭＯＳトランジスタの制御電極に接続するヒューズ回路において、
前記第３ＭＯＳトランジスタと逆のＯＮ／ＯＦＦ動作を行う第４ＭＯＳトランジスタを前記第３ＭＯＳトランジスタに並列接続するヒューズ回路。

（３）前記第１、第２および第４ＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであり、前記第３ＭＯＳトランジスタはｎチャネルＭＯＳトランジスタである上記（２）のヒューズ回路。

（４）前記第１および第４ＭＯＳトランジスタがＯＮ状態で前記第３ＭＯＳトランジスタがＯＦＦ状態のとき、前記インバータ回路の入力端子電圧は「Ｈ」となるように前記各トランジスタのＯＮ抵抗および前記保護抵抗の抵抗等を設定する上記（２）又は（３）のヒューズ回路。

（５）前記インバータ回路の出力端子に前記ヒューズ回路の出力端子を設ける上記（２）、（３）又は（４）の何れかのヒューズ回路。

本発明のヒューズ回路によると、ヒューズ切断状態において、ヒューズ切断用パッド等の寄生容量を充電するための比較的長い誤動作期間が排除でき、動作の安定化が図れるという効果を有する。また、従来のスイッチ回路に１個のスイッチ手段を付加するのみであり、構成が簡単である。

以下、本発明によるヒューズ回路の好適実施例の構成および動作を、添付図面、特に図１乃至図４を参照して詳細に説明する。尚、説明の便宜上、上述した従来回路の構成素子に対応する構成素子には、同様の参照符号を使用する。

先ず、図１は、本発明によるヒューズ回路の好適実施例の回路図であり、ヒューズ未切断状態を示す。このヒューズ回路は、ｐチャネルのＭＯＳトランジスタ（第１ＭＯＳトランジスタ）１、ＭＯＳトランジスタ（第２ＭＯＳトランジスタ）２およびＭＯＳトランジスタ（第４ＭＯＳトランジスタ）１２、ｎチャネルＭＯＳトランジスタ（第３ＭＯＳトランジスタ）３、パワーオンリセット回路４、保護抵抗６、ヒューズ８およびインバータ回路１１により構成される。ここで、ＭＯＳトランジスタ１、２および３は、パワーオンリセット回路４が出力するリセット信号（およびインバータ回路１１の出力信号）でＯＮ／ＯＦＦ動作するスイッチ回路である。

ｐチャネルＭＯＳトランジスタ１および２のソースは、電源端子７に共通接続され、これらＭＯＳトランジスタ１、２のドレインはｎチャネルＭＯＳトランジスタ３のドレイン、ｐチャネルＭＯＳトランジスタ１２のソースおよびインバータ回路１１の入力端子１００に共通接続される。ｎチャネルＭＯＳトランジスタ３のソースおよびｐチャネルＭＯＳトランジスタ１２のドレインは保護抵抗６の一端に共通接続される。保護抵抗６の他端は、ヒューズ切断用パッド１０に接続されると共に、ヒューズ８を介してＧＮＤ端子（基準電位源）９に接地接続される。ｐチャネルＭＯＳトランジスタ１、１２のゲートおよびｎチャネルＭＯＳトランジスタ３のゲートは、パワーオンリセット回路４の出力端子に接続され、パワーオンリセット信号４１が入力される。インバータ回路１１の出力端子は、ヒューズ回路の出力端子５およびｐチャネルＭＯＳトランジスタ２のゲートに接続されている。

図５のヒューズ回路と対比すると明らかな如く、本発明のヒューズ回路は、図５に示すヒューズ回路のｎチャネルＭＯＳトランジスタ３と並列にｐチャネルＭＯＳトランジスタ１２を接続し、これら両ＭＯＳトランジスタ３および１２のゲートにパワーオンリセット回路４の出力端子から出力されるパワーオンリセット信号４１を入力することを特徴とする。この付加されたｐチャネルＭＯＳトランジスタ１２は、ｎチャネルＭＯＳトランジスタ３と逆のＯＮ／ＯＦＦ状態となり、後述する如く、ヒューズ８の切断状態において、ヒューズ切断用パッド１０等の寄生容量を迅速に充電することにより、上述した従来回路における誤動作期間をなくすことにより、誤動作を排除して動作の安定化を図っている。

次に、図２のタイミングチャートを参照して、図１に示すヒューズ回路のヒューズ８の未切断状態における動作を説明する。図２において、（ａ）はｐチャネルＭＯＳトランジスタ１および２のソースに印加される電源７の電源電圧、（ｂ）はパワーオンリセット回路４の出力端子から出力されるパワーオンリセット信号４１、（ｃ）はインバータ回路１１の入力端子１００の入力電圧、（ｄ）はヒューズ切断用パッド１０の電位および（ｅ）はヒューズ回路の出力、即ちインバータ回路１１の出力に接続された出力端子５の出力電圧である。

時点ｔ０に電源７が投入される（図２（ａ）参照）。この電源投入直後は、パワーオンリセット回路４は、回路安定動作のために初期化されて「Ｌ」になっている（図２（ｂ）参照）。そのために、ｐチャネルＭＯＳトランジスタ１および１２はＯＮ状態であり、ｎチャネルＭＯＳトランジスタ３はＯＦＦ状態である。このとき、インバータ回路１１の入力端子１００の電位は、ｐチャネルＭＯＳトランジスタ１のＯＮ抵抗より、ｐチャネルＭＯＳトランジスタ１２のＯＮ抵抗および保護抵抗６の抵抗を大きく設計することにより「Ｈ」となる（図２（ｃ）参照）。そこで、インバータ回路１１の出力電圧（図２（ｅ）参照）は「Ｌ」となる。したがって、ｐチャネルＭＯＳトランジスタ２もＯＮ状態になる。

次に、パワーオンリセット回路４の、例えばワンショット回路等により予め決定される一定時間経過後に時点ｔ１において、その出力端子のパワーオンリセット信号４１が「Ｈ」に移行する（図２（ｂ）参照）。そこで、ｐチャネルＭＯＳトランジスタ１、１２はＯＦＦとなり、ｎチャネルＭＯＳトランジスタ３はＯＮとなる。このとき、ｐチャネルＭＯＳトランジスタ２のＯＮ抵抗を、ｎチャネルＭＯＳトランジスタ３のＯＮ抵抗および保護抵抗６の抵抗より小さく設計することにより、インバータ回路１１の入力端子１００の電位は「Ｌ」へ移行する（図２（ｃ）参照）。そして、このインバータ回路１１の入力電圧がインバータしきい値を超える時点ｔ２で、インバータ回路１１の出力電圧、即ち出力端子５の電圧は「Ｈ」となる（図２（ｅ）参照）。

インバータ回路１１の出力電圧（図２（ｅ）参照）が「Ｈ」となると、ｐチャネルＭＯＳトランジスタ２はＯＦＦとなる。そこで、インバータ回路１１の入力端子１００の電位は「Ｌ］に固定される。また、インバータ回路１１の出力である出力端子５は「Ｈ」に固定される。即ち、このヒューズ回路は、ヒューズ８の未切断状態では、その出力電圧（図２（ｅ）参照）は、電源投入から一定時間（ｔ０〜ｔ１）だけ「Ｌ」であり、時点ｔ１の直後（時点ｔ２）に「Ｈ」に固定される。

次に、ヒューズ切断用パッド１０からヒューズ８に所定電流を流してヒューズ８を切断した、図３に示す状態におけるヒューズ回路の動作を、図４のタイミングチャートを参照して説明する。尚、図４の（ａ）〜（ｅ）は、上述した図２（ａ）〜（ｅ）と同様である。

時点ｔ０に電源７が投入される（図４（ａ）参照）。この時点ｔ０からパワーオンリセット回路４の出力端子のパワーオンリセット信号４１が「Ｈ」へ移行するまでは、図１および図２の場合と同様である。パワーオンリセット回路４の出力端子のパワーオンリセット信号４１が「Ｌ」の間（ｔ０〜ｔ１）、ｐチャネルＭＯＳトランジスタ１、２、１２はＯＮ（一方、ｎチャネルＭＯＳトランジスタ３はＯＦＦ）であり、ヒューズ切断用パッド１０の寄生容量等は、「Ｈ」電圧に充電されている。

しかし、時点ｔ１においてパワーオンリセット回路４の出力電圧が「Ｈ」へ移行すると、ｐチャネルＭＯＳトランジスタ１、１２がＯＦＦとなり、ｎチャネルＭＯＳトランジスタ３がＯＮとなる。ヒューズ８が切断され、上述の如くその抵抗が数十乃至数百ＭΩになっており、インバータ回路１１の入力端子１００の電圧は「Ｈ」に固定される。そして、インバータ回路１１の出力電圧は「Ｌ」になり、ｐチャネルＭＯＳトランジスタ２はＯＮである。そこで、インバータ回路１１の入力端子１００の電圧は「Ｈ」に固定され、その出力電圧は「Ｌ」に固定されるので、従来技術の如き誤動作期間が生じない。

換言すると、本発明のヒューズ回路によると、ｎチャネルＭＯＳトランジスタ３と並列にｐチャネルＭＯＳトランジスタ１２を接続し、パワーオンリセット回路４の出力端子のパワーオンリセット信号４１が「Ｌ」であるｎチャネルＭＯＳトランジスタ３のＯＦＦ期間中に、ｐチャネルＭＯＳトランジスタ１２がＯＮとなり、ヒューズ切断用パッド１０の寄生容量等を充電する。そこで、従来の如くＯＦＦ状態のｎチャネルＭＯＳトランジスタ３によりヒューズ切断用パッド１０の寄生容量を充電する必要性を排除している。

以上、本発明によるヒューズ回路の好適実施例の構成および動作を詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。

本発明によるヒューズ回路の好適実施例のヒューズ未切断状態を示す図である。 図１のヒューズ回路の動作を説明するタイミングチャートである。 図１に示すヒューズ回路のヒューズを切断した状態を示す回路図である。 図３のヒューズ回路の動作を説明するタイミングチャートである。 従来のヒューズ回路のヒューズ未切断状態を示す図である。 図５に示すヒューズ回路の動作を説明するタイミングチャートである。 図５のヒューズ回路のヒューズを切断した状態を示す図である。 図７のヒューズ回路の動作を説明するタイミングチャートである。

符号の説明

１ 第１ＭＯＳトランジスタ（ｐチャネルＭＯＳトランジスタ）
２ 第２ＭＯＳトランジスタ（ｐチャネルＭＯＳトランジスタ）
３ 第３ＭＯＳトランジスタ（ｎチャネルＭＯＳトランジスタ）
１２ スイッチ手段（第４ＭＯＳトランジスタ：ｐチャネルＭＯＳトランジスタ）
４ パワーオンリセット回路
５ 出力端子
６ 保護抵抗
７ 電源端子
８ ヒューズ
９ 基準電位源（接地端子）
１０ ヒューズ切断用パッド
１１ インバータ回路
４１ パワーオンリセット信号
１００ インバータ回路入力端子

Claims (5)

1. 電源および基準電位源間にパワーオンリセット回路からのリセット信号によりＯＮ／ＯＦＦ動作するスイッチ回路、保護抵抗およびヒューズが直列接続され、前記保護抵抗および前記ヒューズの共通接続点に設けられたヒューズ切断用パッドに、必要に応じて切断電流を流して前記ヒューズを切断し、該ヒューズの切断状態に対応する出力を出力端子から得るヒューズ回路において、
   前記スイッチ回路は、前記パワーオンリセット回路がリセット信号を出力する期間中にＯＮ状態となり、前記ヒューズ切断用パッドの寄生容量を充電するスイッチ手段を備え、
   前記スイッチ手段は、前記リセット信号によりＯＦＦ状態になるスイッチ回路のスイッチ素子と並列接続されたｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタよりなり、前記スイッチ素子と逆の動作をすることを特徴とするヒューズ回路。
2. 主導電路が並列接続された同一導電形の第１および第２ＭＯＳトランジスタ、該第１および第２ＭＯＳトランジスタの一端に主導電路が直列接続された前記第１および第２ＭＯＳトランジスタと異なる導電形の第３ＭＯＳトランジスタ、該第３ＭＯＳトランジスタの一端に接続された保護抵抗およびヒューズの直列回路を電源に接続し、該第１および第３ＭＯＳトランジスタの制御電極にパワーオンリセット回路からのリセット信号が入力され、前記第３ＭＯＳトランジスタの他端にインバータ回路の入力端子が接続され、該インバータ回路の出力端子を前記第２ＭＯＳトランジスタの制御電極に接続するヒューズ回路において、
   前記第３ＭＯＳトランジスタと逆のＯＮ／ＯＦＦ動作を行う第４ＭＯＳトランジスタを前記第３ＭＯＳトランジスタに並列接続することを特徴とするヒューズ回路。
3. 前記第１、第２および第４ＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであり、前記第３ＭＯＳトランジスタはｎチャネルＭＯＳトランジスタであることを特徴とする請求項２に記載のヒューズ回路。
4. 前記第１および第４ＭＯＳトランジスタがＯＮ状態で前記第３ＭＯＳトランジスタがＯＦＦ状態のとき、前記インバータ回路の入力端子電圧は「Ｈ」となるように前記各トランジスタのＯＮ抵抗および前記保護抵抗の抵抗等を設定することを特徴とする請求項２又は３に記載のヒューズ回路。
5. 前記インバータ回路の出力端子に前記ヒューズ回路の出力端子を設けることを特徴とする請求項２、３又は４の何れかに記載のヒューズ回路。

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