KR100791071B1 - 일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그동작 방법 - Google Patents

일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그동작 방법 Download PDF

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공준혁
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Abstract

일회 프로그래머블 소자(one time programmable device)의 프로그램 방법을 제공한다. 기판에 배치된 스위칭 소자를 턴온(turn-on)하고, 상기 스위칭 소자에 전기적으로 접속된 퓨즈(fuse)에 프로그램 전류를 인가하여 상기 퓨즈를 절단시킨다. 상기 퓨즈는 상기 스위칭 소자에 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이를 전기적으로 접속하는 칼코게나이드(chalcogenide) 패턴을 구비한다.

Description

일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그 동작 방법{One time programmable device, electronic system including the same and operating method of the same}
도 1은 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자를 구비하는 상변화 메모리소자의 개략적인 블록도이다.
도 2는 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자를 구비하는 잉여전환회로를 설명하기 위한 등가회로도이다.
도 3은 본 발명의 제 2 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 등가회로도이다.
도 4는 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 평면도이다.
도 5 내지 도 7은 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자의 프로그램 동작을 설명하기 위하여 도 4의 절단선 I-I'를 따라 취해진 단면도들이다.
도 8은 본 발명의 제 3 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 평면도이다.
도 9는 본 발명의 제 3 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위하여 도 8의 절단선 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 10은 본 발명의 제 3 실시 예에 따른 일회 프로그래머블 소자의 프로그램 동작을 설명하기 위한 평면도이다.
도 11은 본 발명의 제 3 실시 예에 따른 일회 프로그래머블 소자의 프로그램 동작을 설명하기 위하여 도 10의 절단선 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 12는 본 발명의 제 4 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 등가회로도이다.
도 13은 본 발명의 제 5 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 등가회로도이다.
도 14는 본 발명의 제 4 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 평면도이다.
도 15 및 도 16은 본 발명의 제 4 실시 예에 따른 일회 프로그래머블 소자의 프로그램 동작을 설명하기 위하여 도 14의 절단선 Ⅲ-Ⅲ'를 따라 취해진 단면도들이다.
도 17 및 도 18은 본 발명의 제 6 실시 예에 따른 일회 프로그래머블 소자의 프로그램 동작을 설명하기 위하여 도 14의 절단선 Ⅲ-Ⅲ'를 따라 취해진 단면도들이다.
도 19는 본 발명의 실시 예들에 따른 일회 프로그래머블 소자들을 채택하는 전자 시스템의 개략적인 블록도이다.
도 20은 본 발명의 실시 예들에 따른 일회 프로그래머블 소자의 프로그램 동 작 시험 결과를 보여주는 저항 특성도이다.
**도면의 주요부분에 대한 부호의 설명**
10: 셀 어레이 영역 12: 칼럼 디코더
14: 읽기/쓰기 제어회로 16: 로우 디코더
20: 잉여 셀 어레이 영역(redundancy cell array region)
30: 잉여 전환회로(redundancy repair circuit)
100: 상변화 메모리 셀 100': 잉여 메모리 셀(redundancy memory cell)
200, 200', 200", 300, 300', 300": 일회 프로그래머블 소자
201: 반도체기판 202: 소자분리막
203: 활성영역 204: 드레인 영역
205: 소스 영역 206: 층간절연막
207: 게이트전극
208, 209, 223: 콘택 플러그
211: 제 1 배선 212: 제 3 배선
215, 215', 215", 231: 제 1 전극
216, 232, 232': 칼코게나이드(chalcogenide) 패턴
217, 233: 제 2 전극 224, 234: 제 2 배선
351: p형 반도체 352: n형 반도체
355: 제 4 배선
600: 전자 시스템 602: 상변화 메모리소자
612: 일회 프로그래머블 소자 604: 마이크로프로세서
606: 입/출력 장치
BL: 비트라인 SBL: 전환 비트라인
WL: 워드라인 RP, RP': 상변화 저항체
TA, TA': 액세스 트랜지스터(access transistor)
Vcc: 전원선 Vss: 접지선
IW: 프로그램 전류
RF, RF', RF1, RF1': 퓨즈
TS, TS1, TS2: 스위칭 트랜지스터(switching transistor)
DS, DS1, DS2: 스위칭 다이오드(switching diode)
R2: 고정 저항
TL1, TL2: 부하 트랜지스터(load transistor)
TD1, TD2: 구동 트랜지스터(drive transistor)
TR1, TR2: 리셋 트랜지스터(reset transistor)
N1, N2: 노드(node) W0, W1: 게이트 전원선
S1: 제어신호 라인
본 발명은 반도체소자 및 이를 구비하는 전자 시스템에 관한 것으로, 특히 일회 프로그래머블 소자, 이를 구비하는 상변화 메모리소자, 이를 구비하는 전자 시스템 및 그 동작방법에 관한 것이다.
전자 시스템의 경-박-단-소화 및 다기능화에 따라 다양한 기능을 수행할 수 있는 반도체소자들이 이용되고 있다. 예를 들면, 상기 반도체소자들에는 마이크로프로세서(microprocessor), 입/출력 장치, 프로그래머블 게이트 어레이(programmable gate array), 및 메모리소자가 있다. 상기 메모리소자는 일반적으로 잉여전환회로(redundancy repair circuit)를 구비한다. 상기 프로그래머블 게이트 어레이 또는 상기 잉여전환회로를 구비하는 반도체소자들은 제조된 후에 소정의 프로그램 동작을 수행하여 기능이나 회로의 구성을 변경할 수 있다.
상기 메모리소자는 휘발성 메모리(volatile memory) 및 비휘발성 메모리(nonvolatile memory)로 분류된다. 상기 비휘발성 메모리로서 상변화 메모리소자가 응용되고 있다. 상기 상변화 메모리소자는 반도체기판의 셀 영역에 형성된 수백만 개 이상의 상변화 메모리 셀들(phase change memory cells)을 구비한다. 상기 상변화 메모리 셀은 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 상기 데이터 저장요소는 상/하부 전극들(top/bottom electrodes) 및 이들 사이의 상변화 물질막을 구비하고, 상기 하부전극은 상기 스위칭 소자에 전기적으로 연결된다.
그런데 상기 셀들 중 하나라도 불량 셀이 있는 경우 상기 상변화 메모리소자는 오동작 한다. 이에 대한 대응방안으로, 상기 반도체기판 내에 상기 잉여전환회 로를 형성하는 기술이 널리 채택되고 있다. 상기 잉여전환회로는 퓨즈(fuse)를 구비한다. 상기 반도체기판의 퓨즈 영역에는 복수의 상기 퓨즈들이 서로 이격되도록 배치된다. 테스트 공정을 이용하여 상기 불량 셀을 찾아내고, 수리공정(repair process)을 이용하여 상기 불량 셀에 연결된 퓨즈를 절단한다. 이 경우에, 상기 불량 셀은 상기 잉여전환회로에 의하여 대응하는 예비 메모리 셀(redundancy memory cell)로 대체된다.
상기 퓨즈의 절단 방법에 레이저빔을 조사하여 융단 시키는 방법이 있다. 이 경우에, 상기 불량 셀에 연결된 퓨즈를 절단하는 동안 인접한 퓨즈의 손상을 방지하기 위하여, 상기 퓨즈들의 간격은 상기 레이저빔의 조사영역보다 크게 형성하여야 한다. 즉, 상기 퓨즈들의 간격을 축소하는 것은 상기 레이저빔 조사영역의 크기에 의하여 제한된다. 또한, 상기 퓨즈들 상에는 다른 소자들을 적층 배치할 수 없다. 결과적으로, 상기 레이저빔을 조사하여 상기 퓨즈를 절단하는 방법을 채택하는 것은 상기 반도체소자의 고집적화를 어렵게 한다.
상기와 같은 문제점들을 개선하기 위하여, 전기적인 방법으로 상기 불량 셀에 연결된 퓨즈를 절단하는 방법이 있다. 종래의 상기 퓨즈들은 폴리실리콘막 또는 금속막을 사용하여 형성한다. 이 경우에, 상기 불량 셀에 연결된 퓨즈를 절단하는 데에는 큰 구동전류를 필요로 한다. 상기 큰 구동전류의 필요에 따라 스위칭 소자의 크기 또한 상대적으로 커야한다. 그러므로 낮은 구동전류 만으로도 절단할 수 있는 퓨즈에 대한 개발이 필요하다.
한편, 상기 퓨즈를 형성하는 다른 방법들이 한국공개특허 제2003-0045603호 에 "상전이에 의한 저항치의 변화로 프로그램 되는 프로그래머블 소자"라는 제목으로 도요시마요시아끼에 의해 개시된바 있으며, 상기 퓨즈를 형성하는 또 다른 방법들이 한국공개특허 제10-2005-0003326호에 "3차원 집적회로 구조 및 제작방법"이라는 제목으로 이상윤에 의해 개시된바 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 낮은 프로그램 전류에 의하여 절단될 수 있는 퓨즈를 갖는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 낮은 프로그램 전류에 의하여 절단될 수 있는 퓨즈를 갖는 일회 프로그래머블 소자(one time programmable device)를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 일회 프로그래머블 소자를 구비하는 상변화 메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 일회 프로그래머블 소자를 구비하는 전자 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법을 제공한다. 상기 프로그램 방법은 기판에 배치된 스위칭 소자를 턴온(turn-on)하고, 상기 스위칭 소자에 전기적 으로 접속된 퓨즈(fuse)에 프로그램 전류를 인가하여 상기 퓨즈를 절단시키는 것을 포함한다. 상기 퓨즈는 상기 스위칭 소자에 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이를 전기적으로 접속하는 칼코게나이드(chalcogenide) 패턴을 구비한다.
또한, 본 발명은, 일회 프로그래머블 소자를 제공한다. 이 소자는 기판에 배치된 스위칭 소자를 포함한다. 상기 스위칭 소자에 전기적으로 접속된 퓨즈(fuse)가 제공된다. 상기 퓨즈는 상기 스위칭 소자에 전기적으로 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이에 배치된 칼코게나이드(chalcogenide) 패턴을 구비한다. 상기 스위칭 소자를 턴온(turn-on)하고 상기 퓨즈에 프로그램 전류를 인가하였을 때 상기 퓨즈는 절단된다.
본 발명의 몇몇 실시 예들에 있어서, 상기 스위칭 소자는 상기 퓨즈를 절단시킬 수 있는 전류구동능력을 갖는 것일 수 있다. 또한, 상기 스위칭 소자는 모스 트랜지스터, 서로 간 병렬 접속된 복수의 모스 트랜지스터들, 다이오드, 서로 간 병렬 접속된 복수의 다이오드들, 및 이들의 조합구조로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
다른 실시 예들에 있어서, 상기 제 1 전극 및 상기 칼코게나이드 패턴의 접촉영역은 상기 칼코게나이드 패턴 보다 작은 폭을 갖는 것일 수 있다.
또 다른 실시 예들에 있어서, 상기 칼코게나이드 패턴의 적어도 일부분은 상기 제 1 전극 및 상기 칼코게나이드 패턴의 접촉영역보다 작은 단면적을 갖는 것일 수 있다.
또 다른 실시 예들에 있어서, 상기 프로그램 전류 인가에 의하여 상기 제 1 전극의 일부분이 절단될 수 있다. 이와는 다르게, 상기 프로그램 전류 인가에 의하여 상기 제 1 전극 및 상기 칼코게나이드 패턴의 접촉영역이 절단될 수도 있다. 또 다른 경우에, 상기 프로그램 전류 인가에 의하여 상기 칼코게나이드 패턴의 일부분이 절단될 수도 있다.
또 다른 실시 예들에 있어서, 상기 제 1 전극은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함할 수 있다.
또 다른 실시 예들에 있어서, 상기 칼코게나이드 패턴은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막을 포함할 수 있다.
또한, 본 발명은, 상변화 메모리소자를 제공한다. 이 소자는 셀 어레이 영역, 상기 셀 어레이 영역과 인접한 잉여 셀 어레이 영역 및 상기 잉여 셀 어레이 영역과 인접한 잉여전환회로 영역을 구비하는 기판을 포함한다. 상기 셀 어레이 영역에 상변화 메모리 셀(phase change memory cell)이 배치된다. 상기 잉여 셀 어레이 영역에 잉여 메모리 셀(redundancy memory cell)이 배치된다. 상기 잉여전환회로 영역에 스위칭 소자가 배치된다. 상기 스위칭 소자에 전기적으로 접속된 퓨즈(fuse)가 제공된다. 상기 퓨즈는 상기 스위칭 소자에 전기적으로 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이에 배치된 칼코게나이드(chalcogenide) 패턴을 구비한다. 상기 스위칭 소자를 턴온(turn-on)하고 상기 퓨즈에 프로그램 전류를 인가하였을 때 상기 퓨즈는 절단된 다.
또한, 본 발명은, 마이크로프로세서, 상기 마이크로프로세서와 데이터 통신을 수행하는 입/출력 장치 및 상기 마이크로프로세서와 데이터 통신을 수행하는 일회 프로그래머블 소자를 갖는 전자 시스템을 제공한다. 이 시스템에 있어서, 상기 일회 프로그래머블 소자는 기판에 배치된 스위칭 소자를 포함한다. 상기 스위칭 소자에 전기적으로 접속된 퓨즈(fuse)가 제공된다. 상기 퓨즈는 상기 스위칭 소자에 전기적으로 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이에 배치된 칼코게나이드(chalcogenide) 패턴을 구비한다. 상기 스위칭 소자를 턴온(turn-on)하고 상기 퓨즈에 프로그램 전류를 인가하였을 때 상기 퓨즈는 절단된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
먼저 도 1 및 도 2를 참조하여 본 발명의 제 1 실시 예에 따른 일회 프로그 래머블 소자를 구비하는 상변화 메모리소자 및 잉여전환회로를 설명하기로 한다.
도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자를 구비하는 상변화 메모리소자는 셀 어레이 영역(10), 잉여 셀 어레이 영역(redundancy cell array region; 20), 로우 디코더(16), 읽기/쓰기 제어회로(14), 칼럼 디코더(12) 및 잉여 전환회로 영역(redundancy repair circuit region; 30)을 구비한다.
상기 셀 어레이 영역(10), 즉 메모리 셀 영역은 복수개의 워드라인들(WL), 복수개의 비트라인들(BL) 및 복수개의 상변화 메모리 셀들(100)을 구비한다. 상기 비트라인들(BL)은 상기 워드라인들(WL)과 교차하도록 배치될 수 있고, 상기 상변화 메모리 셀들(100)은 각각 상기 워드라인들(WL) 및 상기 비트라인들(BL)의 교차점들에 배치될 수 있다.
상기 잉여 셀 어레이 영역(20)은 상기 셀 어레이 영역(10)에 인접하게 배치될 수 있다. 상기 복수개의 워드라인들(WL)은 상기 잉여 셀 어레이 영역(20) 내부로 연장될 수 있다. 상기 잉여 셀 어레이 영역(20)은 복수개의 전환 비트라인들(SBL) 및 잉여 메모리 셀들(redundancy memory cells; 100')을 구비할 수 있다.상기 전환 비트라인들(SBL)은 상기 워드라인들(WL)과 교차하도록 배치될 수 있고, 상기 잉여 메모리 셀들(100')은 각각 상기 워드라인들(WL) 및 상기 전환 비트라인들(SBL)의 교차점들에 배치될 수 있다.
상기 상변화 메모리 셀들(100)의 각각은 상기 비트라인들(BL) 중 어느 하나에 전기적으로 접속된 상변화 저항체(phase change resistor; RP) 및 상기 상변화 저항체(RP)에 전기적으로 접속된 셀 스위칭 소자를 포함한다. 상기 상변화 저항체(RP)는 제 1 및 제 2 단자들(terminals)과 아울러서 상기 제 1 및 제 2 단자들 사이에 개재된 상변화 물질막을 포함할 수 있고, 상기 셀 스위칭 소자는 게이트 전극, 소스 영역 및 드레인 영역을 갖는 액세스 트랜지스터(TA)일 수 있다. 이 경우에, 상기 상변화 저항체(RP)의 상기 제 1 단자는 상기 액세스 트랜지스터(TA)의 상기 드레인 영역에 전기적으로 접속되고, 상기 상변화 저항체(RP)의 상기 제 2 단자는 상기 비트라인(BL)에 전기적으로 접속된다. 또한, 상기 액세스 트랜지스터(TA)의 상기 게이트 전극은 상기 워드라인들(WL) 중 어느 하나에 전기적으로 접속되고, 상기 액세스 트랜지스터(TA)의 상기 소스 영역은 소스 라인에 전기적으로 접속된다.
상기 잉여 메모리 셀들(100')의 각각은 상기 전환 비트라인들(SBL) 중 어느 하나에 전기적으로 접속된 다른 상변화 저항체(RP') 및 상기 다른 상변화 저항체(RP')에 전기적으로 접속된 잉여 셀 스위칭 소자를 포함한다. 상기 잉여 셀 스위칭 소자는 게이트 전극, 소스 영역 및 드레인 영역을 갖는 다른 액세스 트랜지스터(TA')일 수 있다.
상기 로우 디코더(16)는 상기 셀 어레이 영역(10)의 한쪽에 배치될 수 있으며, 상기 워드라인들(WL)과 전기적으로 접속될 수 있다. 상기 로우 디코더(16)는 상기 워드라인들(WL)중 어느 하나를 선택하는 역할을 할 수 있다.
상기 칼럼 디코더(12)는 상기 셀 어레이 영역(10)의 다른 한쪽에 배치될 수 있으며, 상기 읽기/쓰기 제어회로(14)를 경유하여 상기 비트라인들(BL)과 전기적으 로 접속될 수 있다. 상기 칼럼 디코더(12)는 상기 비트라인들(BL) 중 어느 하나를 선택하는 역할을 할 수 있다. 상기 읽기/쓰기 제어회로(14)는 상기 칼럼 디코더(12) 및 상기 셀 어레이 영역(10) 사이에 배치될 수 있다.
상기 잉여 전환회로 영역(redundancy repair circuit region; 30)은 상기 읽기/쓰기 제어회로(14)와 인접하여 배치될 수 있다. 상기 잉여 전환회로 영역(30)은 잉여 전환회로를 구비할 수 있다. 상기 잉여 전환회로는 상기 읽기/쓰기 제어회로(14) 및 상기 칼럼 디코더(12)와 전기적으로 접속될 수 있다. 상기 잉여 전환회로는 상기 비트라인들(BL) 중 선택된 하나를 상기 전환 비트라인들(SBL) 중 선택된 하나로 치환하는 역할을 수행할 수 있다. 이 경우에, 상기 상변화 메모리 셀들(100) 중 선택된 하나는 이에 대응하는 상기 잉여 메모리 셀들(100') 중 하나로 치환될 수 있다.
도 2는 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자를 구비하는 잉여전환회로의 일부분을 보여주는 등가회로도이다.
도 2를 참조하면, 상기 잉여전환회로는 일회 프로그래머블 소자(200), 고정 저항(R2), 한쌍의 부하 트랜지스터들(load transistors; TL1, TL2), 한쌍의 구동 트랜지스터들(drive transistors; TD1, TD2), 한쌍의 리셋 트랜지스터들(reset transistors; TR1, TR2)을 포함할 수 있다.
상기 일회 프로그래머블 소자(200)는 스위칭 소자 및 퓨즈(RF)를 포함할 수 있다. 상기 스위칭 소자는 스위칭 트랜지스터(switching transistor; TS)일 수 있다. 상기 스위칭 트랜지스터(TS)의 게이트전극은 게이트 전원선(W1)에 연결될 수 있다. 상기 스위칭 트랜지스터(TS)의 드레인 영역은 제 1 배선(211)을 경유하여 상기 퓨즈(RF)의 일단과 전기적으로 접속될 수 있다. 상기 퓨즈(RF)의 타단은 전원선(Vcc)에 연결될 수 있다. 상기 스위칭 트랜지스터(TS)의 소스 영역은 접지선(Vss) 또는 소스 라인과 접속될 수 있다.
상기 한쌍의 구동 트랜지스터들(drive transistors; TD1, TD2) 및 상기 한쌍의 리셋 트랜지스터들(reset transistors; TR1, TR2)은 모두 NMOS 트랜지스터들일 수 있으며, 상기 한쌍의 부하 트랜지스터들(load transistors; TL1, TL2)은 모두 PMOS 트랜지스터들일 수 있다.
상기 제 1 부하 트랜지스터(TL1)의 소스 영역은 상기 제 1 배선(211)을 경유하여 상기 퓨즈(RF)의 일단과 전기적으로 접속될 수 있다. 상기 제 2 부하 트랜지스터(TL2)의 소스 영역은 상기 고정 저항(R2)의 일단과 접속될 수 있다. 상기 고정 저항(R2)의 타단은 상기 전원선(Vcc)에 연결될 수 있다. 즉, 상기 퓨즈(RF) 및 상기 고정 저항(R2)은 상기 전원선(Vcc)에 전기적으로 연결될 수 있다. 상기 퓨즈(RF)는 상기 고정 저항(R2)보다 낮은 전기저항을 갖는다.
상기 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결될 수 있으며, 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역은 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역과 연결될 수 있다. 이와 마찬가지로, 상기 제 2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지선(Vss)에 연결될 수 있으며, 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역은 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역과 연결될 수 있다.
상기 제 2 부하 트랜지스터(TL2)의 드레인 영역 및 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역은 제 1 노드(N1)에 해당한다. 상기 제 1 노드(N1)는 제어신호 라인(S1)과 접속될 수 있다. 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역 및 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역은 제 2 노드(N2)에 해당한다. 상기 제 1 부하 트랜지스터(TL1)의 게이트전극 및 상기 제 1 구동 트랜지스터(TD1)의 게이트전극은 상기 제 1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제 2 부하 트랜지스터(TL2)의 게이트전극 및 상기 제 2 구동 트랜지스터(TD2)의 게이트전극은 상기 제 2 노드(N2)에 연결될 수 있다.
상기 제 1 리셋 트랜지스터(TR1)의 드레인 영역은 상기 제 2 노드(N2)에 전기적으로 연결될 수 있다. 상기 제 1 리셋 트랜지스터(TR1)의 소스 영역은 상기 접지선(Vss)에 연결될 수 있다. 상기 제 2 리셋 트랜지스터(TR2)의 드레인 영역은 상기 제 1 노드(N1)에 연결될 수 있다. 상기 제 2 리셋 트랜지스터(TR2)의 소스 영역은 상기 접지선(Vss)에 연결될 수 있다. 상기 제 1 리셋 트랜지스터(TR1)의 게이트전극 및 상기 제 2 리셋 트랜지스터(TR2)의 게이트전극은 모두 리셋 게이트 전원선(W0)에 연결될 수 있다.
상기 리셋 게이트 전원선(W0)에 문턱전압보다 높은 리셋 게이트 전압을 인가하면 상기 제 1 리셋 트랜지스터(TR1) 및 상기 제 2 리셋 트랜지스터(TR2)는 턴온(turn on)될 수 있다. 이 경우에, 상기 제 1 노드(N1) 및 상기 제 2 노드(N2)는 상기 접지선(Vss)과 실질적으로 동일한 전위차를 보일 수 있다. 이어서, 상기 리셋 게이트 전압의 공급을 중단하고, 상기 전원선(Vcc)에 전환동작 전압을 인가한다. 이 경우에, 상기 퓨즈(RF)는 상기 고정 저항(R2)보다 낮은 전기저항을 구비하고 있으므로 인하여, 상기 제 2 노드(N2)는 상기 제 1 노드(N1) 보다 상대적으로 높은 전위차를 보인다. 즉, 상기 제어신호 라인(S1)을 통하여 출력신호"0"을 얻을 수 있다.
한편, 상기 게이트 전원선(W1)에 문턱전압보다 높은 프로그램 게이트 전압을 인가하고, 상기 전원선(Vcc)에 프로그램 전압을 인가하면 상기 퓨즈(RF)를 통하여 프로그램 전류(IW)가 흐를 수 있다. 상기 프로그램 전류(IW)는 상기 퓨즈(RF)를 절단시킬 수 있는 충분한 크기인 것이 바람직하다. 이 경우에, 상기 퓨즈(RF)는 상기 프로그램 전류(IW)의 인가에 의하여 절단될 수 있다. 또한, 상기 스위칭 트랜지스터(TS)는 상기 퓨즈(RF)를 절단시킬 수 있는 전류구동능력을 갖는 것일 수 있다.
상술한 바와 같이, 상기 퓨즈(RF)는 상기 고정 저항(R2)보다 낮은 전기저항을 갖는다. 그러나 상기 절단된 퓨즈는 상기 고정 저항(R2)보다 높은 전기저항을 갖는다. 이 경우에, 상기 전원선(Vcc)에 상기 전환동작 전압을 인가하면 상기 제 1 노드(N1)는 상기 제 2 노드(N2) 보다 상대적으로 높은 전위차를 보인다. 즉, 상기 제어신호 라인(S1)을 통하여 출력신호"1"을 얻을 수 있다.
상기 출력신호"0" 및 상기 출력신호"1"은 상기 비트라인들(BL) 중 선택된 하나를 상기 전환 비트라인들(SBL) 중 선택된 하나로 치환하는 역할을 수행할 수 있다. 결과적으로, 상기 잉여 전환회로는 상기 비트라인들(BL) 중 선택된 하나를 상기 전환 비트라인들(SBL) 중 선택된 하나로 치환하는 역할을 수행할 수 있다. 이 경우에, 상기 상변화 메모리 셀들(100) 중 선택된 하나는 이에 대응하는 상기 잉여 메모리 셀들(100') 중 하나로 치환될 수 있다.
도 3은 본 발명의 제 2 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 등가회로도이다.
도 3을 참조하면, 본 발명의 제 2 실시 예에 따른 일회 프로그래머블 소자(200')는 제 1 및 제 2 스위칭 트랜지스터들(TS1, TS2) 및 퓨즈(RF)를 포함할 수 있다. 상기 제 1 및 제 2 스위칭 트랜지스터들(TS1, TS2)은 스위칭 소자의 역할을 할 수 있다.
상기 제 1 및 제 2 스위칭 트랜지스터들(TS1, TS2)의 게이트전극들은 모두 게이트 전원선(W1)에 연결될 수 있다. 상기 제 1 및 제 2 스위칭 트랜지스터들(TS1, TS2)의 드레인 영역들은 모두 제 1 배선(211)을 경유하여 상기 퓨즈(RF)의 일단과 전기적으로 접속될 수 있다. 상기 퓨즈(RF)의 타단은 전원선(Vcc)에 연결될 수 있다. 상기 제 1 및 제 2 스위칭 트랜지스터들(TS1, TS2)의 소스 영역들은 접지선(Vss) 또는 소스 라인과 접속될 수 있다.
상기 제 1 및 제 2 스위칭 트랜지스터들(TS1, TS2)은 서로 병렬 접속된 구조를 갖는다. 이에 따라, 상대적으로 큰 전류구동능력을 확보할 수 있다.
도 2를 참조하여 설명한 바와 같이, 상기 프로그램 전류(IW)는 상기 퓨즈(RF)를 절단시킬 수 있는 충분한 크기인 것이 바람직하다. 그러므로 상기 스위칭 소자는 상기 퓨즈(RF)를 절단시킬 수 있는 전류구동능력을 구비하여야 한다. 이에 따라, 상기 스위칭 소자는 복수의 트랜지스터들을 서로 병렬 접속하여 구현할 수도 있다.
이제 도 4 내지 도 7을 참조하여 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자 및 그 동작방법을 설명하기로 한다.
도 4 및 도 5를 참조하면, 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자(200)는 반도체기판(201)에 활성영역(203)을 한정하는 소자분리막(202)을 구비할 수 있다. 상기 반도체기판(201)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI)기판일 수 있다. 상기 소자분리막(202)은 실리콘산화막과 같은 절연성물질을 포함할 수 있다.
상기 활성영역(203)을 가로지르는 절연된 게이트전극(207)이 배치될 수 있다. 상기 게이트전극(207) 양측에 인접한 상기 활성영역(203)에 드레인 영역(204) 및 소스 영역(205)이 배치될 수 있다. 상기 게이트전극(207)은 폴리실리콘막, 금속막, 및 금속실리사이드막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 드레인 영역(204) 및 상기 소스 영역(205)은 고농도 불순물영역일 수 있다. 상기 게이트전극(207), 상기 활성영역(203), 상기 드레인 영역(204) 및 상기 소스 영역(205)은 스위칭 트랜지스터(TS)를 구성할 수 있다. 상기 게이트전극(207)은 상기 게이트 전원선(도 2의 W1)에 연결될 수 있다.
상기 게이트전극(207), 상기 드레인 영역(204) 및 상기 소스 영역(205)은 층간절연막(206)으로 덮일 수 있다. 상기 층간절연막(206)은 실리콘산화막, 실리콘질화막, 및 실리콘산질화막과 같은 절연막을 포함할 수 있다.
상기 층간절연막(206) 내에 제 1 배선(211)이 배치될 수 있다. 상기 제 1 배선(211)은 제 1 콘택플러그(208)에 의하여 상기 드레인 영역(204)에 전기적으로 접 속될 수 있다. 상기 층간절연막(206) 상에 제 2 배선(224)이 배치될 수 있다. 상기 제 1 배선(211) 및 상기 제 2 배선(224) 사이에 퓨즈(RF)가 제공될 수 있다. 상기 퓨즈(RF)는 상기 층간절연막(206) 내에 배치될 수 있다. 상기 제 2 배선(224)은 전원선(Vcc)에 접속될 수 있다.
상기 퓨즈(RF)는 제 1 전극(215), 제 2 전극(217), 및 칼코게나이드(chalcogenide) 패턴(216)을 구비할 수 있다. 상기 제 1 전극(215)은 상기 제 1 배선(211)에 접촉될 수 있다. 상기 제 2 전극(217)은 상기 제 1 전극(215) 상부에 배치될 수 있다. 상기 칼코게나이드 패턴(216)은 상기 제 1 전극(215) 및 상기 제 2 전극(217) 사이에 배치될 수 있다. 상기 제 1 전극(215) 및 상기 칼코게나이드 패턴(216)의 접촉영역은 상기 칼코게나이드 패턴(216) 보다 작은 폭을 구비할 수 있다. 상기 칼코게나이드 패턴(216)은 상기 제 1 전극(215) 및 상기 제 2 전극(217) 사이를 전기적으로 연결할 수 있다. 상기 제 2 전극(217)은 제 2 콘택플러그(223)에 의하여 상기 제 2 배선(224)에 전기적으로 접속될 수 있다.
상기 제 1 배선(211), 상기 제 1 콘택플러그(208), 상기 제 2 배선(224) 및 상기 제 2 콘택플러그(223)는 폴리실리콘막, 금속막, 및 금속실리사이드막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 제 1 전극(215)은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함할 수 있다. 상기 칼코게나이드 패턴(216)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막일 수 있다. 상기 제 2 전극(217)은 타이타늄 질화막과 같은 도전막일 수 있다.
상기 층간절연막(206) 내에 제 3 배선(212)이 배치될 수 있다. 상기 제 3 배선(212)은 제 3 콘택플러그(209)에 의하여 상기 소스 영역(205)에 전기적으로 접속될 수 있다. 상기 제 3 배선(212) 및 상기 제 3 콘택플러그(209)는 폴리실리콘막, 금속막, 및 금속실리사이드막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 제 3 배선(212)은 접지선(Vss) 또는 소스 라인과 접속될 수 있다.
도 4 및 도 6을 참조하면, 상기 게이트전극(207)에 문턱전압보다 높은 프로그램 게이트 전압을 인가하고, 상기 제 2 배선(224)에 프로그램 전압을 인가할 수 있다. 이 경우에, 상기 퓨즈(RF)를 통하여 프로그램 전류가 흐를 수 있다. 상기 프로그램 전류가 상기 퓨즈(RF)를 절단시킬 수 있는 크기인 경우에, 상기 퓨즈(RF)는 상기 프로그램 전류에 의하여 절단될 수 있다.
도 6에 도시된 바와 같이, 상기 제 1 전극(215)은 상기 칼코게나이드 패턴(216) 보다 작은 단면적을 구비할 수 있다. 또한, 상기 제 1 전극(215)은 굵고 가는 패턴들이 조합된 것일 수도 있다. 상기 제 1 전극(215)은 상기 프로그램 전류에 의하여 절단될 수 있다. 예를 들면, 상기 제 1 전극(215)의 가장 가는 부분이 절단될 수 있다. 상기 스위칭 트랜지스터(TS)는 상기 제 1 전극(215)을 절단시킬 수 있는 전류구동능력을 갖는 것일 수 있다.
상기 절단된 제 1 전극(215')은 상기 칼코게나이드 패턴(216) 및 상기 제 1 배선(211) 사이를 전기적으로 절연시키는 역할을 할 수 있다. 즉, 상기 절단된 제 1 전극(215'), 상기 칼코게나이드 패턴(216) 및 상기 제 2 전극(217)은 절단된 퓨 즈(RF')를 구성할 수 있다. 상기 절단된 퓨즈(RF')는 상기 고정 저항(도 2의 R2)보다 높은 전기저항을 보일 수 있다.
도 4 및 도 7을 참조하면, 상기 제 1 전극(215) 및 상기 칼코게나이드 패턴(216)의 접촉영역은 상기 칼코게나이드 패턴(216) 보다 작은 폭을 구비할 수 있다. 상기 제 1 전극(215) 및 상기 칼코게나이드 패턴(216)의 접촉영역은 프로그램 전류에 의하여 절단될 수 있다.
구체적으로, 상기 게이트전극(207)에 문턱전압보다 높은 프로그램 게이트 전압을 인가하고, 상기 제 2 배선(224)에 프로그램 전압을 인가할 수 있다. 이 경우에, 상기 퓨즈(RF)를 통하여 프로그램 전류가 흐를 수 있다. 상기 프로그램 전류가 상기 퓨즈(RF)를 절단시킬 수 있는 크기인 경우에, 상기 퓨즈(RF)는 상기 프로그램 전류에 의하여 절단될 수 있다.
상기 접촉영역이 절단된 제 1 전극(215"), 상기 칼코게나이드 패턴(216) 및 상기 제 2 전극(217)은 절단된 퓨즈(RF')를 구성할 수 있다. 상기 절단된 퓨즈(RF')는 상기 고정 저항(도 2의 R2)보다 높은 전기저항을 보일 수 있다.
상기 제 1 전극(215) 및 상기 칼코게나이드 패턴(216)의 접촉영역은 종래의 금속막 또는 폴리실리콘막으로 형성된 퓨즈에 비하여 상대적으로 작은 프로그램 전류만으로도 절단될 수 있는 특성을 갖는다. 이에 따라, 상기 스위칭 소자의 크기를 최소화 할 수 있다. 즉, 고집적화에 유리한 일회 프로그래머블 소자를 구현할 수 있다.
도 8 및 도 10은 본 발명의 제 3 실시 예에 따른 일회 프로그래머블 소 자(200") 및 그것의 프로그램 동작을 설명하기 위한 평면도들이고, 도 9 및 도 11은 본 발명의 제 3 실시 예에 따른 일회 프로그래머블 소자(200") 및 그것의 프로그램 동작을 설명하기 위하여 도 8 및 도 10의 절단선 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
도 8 및 도 9를 참조하면, 본 발명의 제 3 실시 예에 따른 일회 프로그래머블 소자(200")는 반도체기판(201)에 활성영역(203)을 한정하는 소자분리막(202)을 구비할 수 있다. 이하에서는, 도 4 내지 도 7을 통하여 설명된 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자(200)와의 차이점만 간략하게 설명하기로 한다.
상기 활성영역(203)을 가로지르는 절연된 게이트전극(207)이 배치될 수 있다. 상기 게이트전극(207) 양측에 인접한 상기 활성영역(203)에 드레인 영역(204) 및 소스 영역(205)이 배치될 수 있다. 상기 게이트전극(207), 상기 활성영역(203), 상기 드레인 영역(204) 및 상기 소스 영역(205)은 스위칭 트랜지스터(TS)를 구성할 수 있다. 상기 게이트전극(207)은 상기 게이트 전원선(도 2의 W1)에 연결될 수 있다.
상기 게이트전극(207), 상기 드레인 영역(204) 및 상기 소스 영역(205)은 층간절연막(206)으로 덮일 수 있다. 상기 층간절연막(206) 내에 제 1 배선(211)이 배치될 수 있다. 상기 제 1 배선(211)은 제 1 콘택플러그(208)에 의하여 상기 드레인 영역(204)에 전기적으로 접속될 수 있다. 상기 층간절연막(206) 상에 제 2 배선(234)이 배치될 수 있다. 상기 제 1 배선(211) 및 상기 제 2 배선(234) 사이에 퓨즈(RF1)가 제공될 수 있다. 상기 퓨즈(RF1)는 상기 층간절연막(206) 내에 배치될 수 있다. 상기 제 2 배선(234)은 전원선(Vcc)에 접속될 수 있다.
상기 퓨즈(RF1)는 제 1 전극(231), 제 2 전극(233), 및 칼코게나이드(chalcogenide) 패턴(232)을 구비할 수 있다. 상기 제 1 전극(231)은 상기 제 1 배선(211)에 접촉될 수 있다. 상기 제 2 전극(233)은 상기 제 1 전극(231) 상부에 배치될 수 있다. 상기 칼코게나이드 패턴(232)은 상기 제 1 전극(231) 및 상기 제 2 전극(233) 사이에 배치될 수 있다. 즉, 상기 칼코게나이드 패턴(232)의 일단은 상기 제 1 전극(231)에 접촉할 수 있으며, 상기 칼코게나이드 패턴(232)의 타단은 상기 제 2 전극(233)에 접촉할 수 있다.
상기 칼코게나이드 패턴(232)은 도 8에 도시된 바와 같이 막대모양일 수 있다. 상기 칼코게나이드 패턴(232)은 상기 제 1 전극(231) 및 상기 제 2 전극(233)의 근처에서 상대적으로 큰 폭을 구비할 수 있다. 또한, 상기 칼코게나이드 패턴(232)은 굵고 가는 패턴들이 조합된 것일 수도 있다. 상기 칼코게나이드 패턴(232)은 상기 제 1 전극(231) 및 상기 제 2 전극(233) 사이를 전기적으로 연결할 수 있다. 상기 제 2 전극(233)은 상기 제 2 배선(234)에 전기적으로 접속될 수 있다.
상기 제 1 전극(231)은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함할 수 있다. 상기 칼코게나이드 패턴(232)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막일 수 있다. 상기 제 2 전극(233)은 타이타늄 질화막과 같은 도전막일 수 있다.
상기 층간절연막(206) 내에 제 3 배선(212)이 배치될 수 있다. 상기 제 3 배선(212)은 제 3 콘택플러그(209)에 의하여 상기 소스 영역(205)에 전기적으로 접속될 수 있다. 상기 제 3 배선(212)은 접지선(Vss) 또는 소스 라인과 접속될 수 있다.
도 10 및 도 11을 참조하면, 상기 게이트전극(207)에 문턱전압보다 높은 프로그램 게이트 전압을 인가하고, 상기 제 2 배선(234)에 프로그램 전압을 인가할 수 있다. 이 경우에, 상기 퓨즈(RF1)를 통하여 프로그램 전류가 흐를 수 있다. 상기 프로그램 전류가 상기 퓨즈(RF1)를 절단시킬 수 있는 크기인 경우에, 상기 퓨즈(RF1)는 상기 프로그램 전류에 의하여 절단될 수 있다.
도 10에 도시된 바와 같이, 상기 칼코게나이드 패턴(232)은 굵고 가는 패턴들이 조합된 것일 수 있다. 상기 칼코게나이드 패턴(232)은 상기 프로그램 전류에 의하여 절단될 수 있다. 예를 들면, 상기 칼코게나이드 패턴(232)의 가장 가는 부분이 절단될 수 있다.
상기 절단된 칼코게나이드 패턴(232')은 상기 제 1 전극(231) 및 상기 제 2 전극(233) 사이를 전기적으로 절연시키는 역할을 할 수 있다. 즉, 상기 절단된 칼코게나이드 패턴(232'), 상기 제 1 전극(231) 및 상기 제 2 전극(233)은 절단된 퓨즈(RF1')를 구성할 수 있다. 상기 절단된 퓨즈(RF1')는 상기 고정 저항(도 2의 R2)보다 높은 전기저항을 보일 수 있다.
상기 칼코게나이드 패턴(232)은 금속막 및 폴리실리콘막에 비하여 상대적으 로 작은 프로그램 전류만으로도 절단될 수 있는 특성을 갖는다. 이에 따라, 상기 스위칭 소자의 크기를 최소화 할 수 있다. 즉, 고집적화에 유리한 일회 프로그래머블 소자를 구현할 수 있다.
도 12는 본 발명의 제 4 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 등가회로도이고, 도 13은 본 발명의 제 5 실시 예에 따른 일회 프로그래머블 소자를 설명하기 위한 등가회로도이다.
도 12를 참조하면, 본 발명의 제 4 실시 예에 따른 일회 프로그래머블 소자(300)는 스위칭 다이오드(DS) 및 퓨즈(RF)를 포함할 수 있다. 상기 스위칭 다이오드(DS)는 스위칭 소자의 역할을 할 수 있다. 상기 스위칭 다이오드(DS)의 일단은 제 1 배선(211)을 경유하여 상기 퓨즈(RF)의 일단과 전기적으로 접속될 수 있다. 상기 퓨즈(RF)의 타단은 전원선(Vcc)에 연결될 수 있다.
도 12를 참조하면, 본 발명의 제 5 실시 예에 따른 일회 프로그래머블 소자(300')는 제 1 및 제 2 스위칭 다이오드들(DS1, DS2) 및 퓨즈(RF)를 포함할 수 있다. 상기 제 1 및 제 2 스위칭 다이오드들(DS1, DS2)은 스위칭 소자의 역할을 할 수 있다. 상기 제 1 및 제 2 스위칭 다이오드들(DS1, DS2)은 제 1 배선(211)을 경유하여 상기 퓨즈(RF)의 일단과 전기적으로 접속될 수 있다. 상기 퓨즈(RF)의 타단은 전원선(Vcc)에 연결될 수 있다.
상기 제 1 및 제 2 스위칭 다이오드들(DS1, DS2)은 서로 병렬 접속된 구조를 갖는다. 이에 따라, 상대적으로 큰 전류구동능력을 확보할 수 있다.
도 2를 참조하여 설명한 바와 같이, 상기 프로그램 전류(IW)는 상기 퓨 즈(RF)를 절단시킬 수 있는 충분한 크기인 것이 바람직하다. 그러므로 상기 스위칭 소자는 상기 퓨즈(RF)를 절단시킬 수 있는 전류구동능력을 구비하여야 한다. 이에 따라, 상기 스위칭 소자는 복수의 다이오드들을 서로 병렬 접속하여 구현할 수도 있다. 더 나아가서, 상기 스위칭 소자는 복수의 다이오드들 및 복수의 트랜지스터들을 서로 조합하여 구현할 수도 있다.
이제 도 14 내지 도 16을 참조하여 본 발명의 제 4 실시 예에 따른 일회 프로그래머블 소자(300) 및 그것의 프로그램 동작을 설명하기로 한다.
도 14 및 도 15를 참조하면, 본 발명의 제 4 실시 예에 따른 일회 프로그래머블 소자(300)는 반도체기판(201)에 제공된 소자분리막(202)을 구비할 수 있다. 이하에서는, 도 4 내지 도 7을 통하여 설명된 본 발명의 제 1 실시 예에 따른 일회 프로그래머블 소자(200)와의 차이점만 간략하게 설명하기로 한다.
상기 소자분리막(202)을 갖는 반도체기판(201)에 제 4 배선(355)이 배치될 수 있다. 상기 제 4 배선(355)은 고농도 불순물 주입영역 또는 도전막일 수 있다. 상기 제 4 배선(355)을 갖는 반도체기판(201)은 층간절연막(206)으로 덮일 수 있다.
상기 층간절연막(206) 내에 스위칭 다이오드(DS), 제 1 배선(211) 및 퓨즈(RF)가 배치될 수 있다. 상기 층간절연막(206) 상에 제 2 배선(224)이 배치될 수 있다.
상기 스위칭 다이오드(DS)는 차례로 적층된 n형 반도체(352) 및 p형 반도체(351)를 구비할 수 있다. 상기 n형 반도체(352)는 상기 제 4 배선(355)에 전기적 으로 연결될 수 있으며, 상기 p형 반도체(351)는 상기 제 1 배선(211)에 연결될 수 있다. 상기 제 1 배선(211) 및 상기 제 2 배선(224) 사이에 상기 퓨즈(RF)가 제공될 수 있다. 상기 제 2 배선(224)은 전원선(Vcc)에 접속될 수 있다.
상기 퓨즈(RF)는 제 1 전극(215), 제 2 전극(217), 및 칼코게나이드(chalcogenide) 패턴(216)을 구비할 수 있다. 상기 제 1 전극(215)은 상기 제 1 배선(211)에 접촉될 수 있다. 상기 제 2 전극(217)은 상기 제 1 전극(215) 상부에 배치될 수 있다. 상기 칼코게나이드 패턴(216)은 상기 제 1 전극(215) 및 상기 제 2 전극(217) 사이에 배치될 수 있다. 상기 제 1 전극(215) 및 상기 칼코게나이드 패턴(216)의 접촉영역은 상기 칼코게나이드 패턴(216) 보다 작은 폭을 구비할 수 있다. 상기 칼코게나이드 패턴(216)은 상기 제 1 전극(215) 및 상기 제 2 전극(217) 사이를 전기적으로 연결할 수 있다. 상기 제 2 전극(217)은 제 2 콘택플러그(223)에 의하여 상기 제 2 배선(224)에 전기적으로 접속될 수 있다.
상기 제 1 전극(215)은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함할 수 있다. 상기 칼코게나이드 패턴(216)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막일 수 있다. 상기 제 2 전극(217)은 타이타늄 질화막과 같은 도전막일 수 있다.
도 14 및 도 16을 참조하면, 상기 제 4 배선(355)을 선택하고, 상기 제 2 배선(224)에 프로그램 전압을 인가할 수 있다. 이 경우에, 상기 퓨즈(RF)를 통하여 프로그램 전류가 흐를 수 있다. 상기 프로그램 전류가 상기 퓨즈(RF)를 절단시킬 수 있는 크기인 경우에, 상기 퓨즈(RF)는 상기 프로그램 전류에 의하여 절단될 수 있다.
도 16에 도시된 바와 같이, 상기 제 1 전극(215)은 상기 칼코게나이드 패턴(216) 보다 작은 단면적을 구비할 수 있다. 또한, 상기 제 1 전극(215)은 굵고 가는 패턴들이 조합된 것일 수도 있다. 상기 제 1 전극(215)은 상기 프로그램 전류에 의하여 절단될 수 있다. 예를 들면, 상기 제 1 전극(215)의 가장 가는 부분이 절단될 수 있다. 상기 스위칭 다이오드(DS)는 상기 제 1 전극(215)을 절단시킬 수 있는 전류구동능력을 갖는 것일 수 있다.
상기 절단된 제 1 전극(215')은 상기 칼코게나이드 패턴(216) 및 상기 제 1 배선(211) 사이를 전기적으로 절연시키는 역할을 할 수 있다. 즉, 상기 절단된 제 1 전극(215'), 상기 칼코게나이드 패턴(216) 및 상기 제 2 전극(217)은 절단된 퓨즈(RF')를 구성할 수 있다. 상기 절단된 퓨즈(RF')는 상기 고정 저항(도 2의 R2)보다 높은 전기저항을 보일 수 있다.
도 17 및 도 18은 본 발명의 제 6 실시 예에 따른 일회 프로그래머블 소자의 프로그램 동작을 설명하기 위하여 도 14의 절단선 Ⅲ-Ⅲ'를 따라 취해진 단면도들이다.
도 17을 참조하면, 본 발명의 제 6 실시 예에 따른 일회 프로그래머블 소자(300")는 반도체기판(201)에 제공된 소자분리막(202)을 구비할 수 있다. 이하에서는, 도 15 및 도 16을 통하여 설명된 본 발명의 제 4 실시 예에 따른 일회 프로그래머블 소자(300)와의 차이점만 간략하게 설명하기로 한다.
상기 소자분리막(202)을 갖는 반도체기판(201)에 제 4 배선(355)이 배치될 수 있다. 상기 제 4 배선(355)은 고농도 불순물 주입영역 또는 도전막일 수 있다. 상기 제 4 배선(355)을 갖는 반도체기판(201)은 층간절연막(206)으로 덮일 수 있다.
상기 층간절연막(206) 내에 스위칭 다이오드(DS), 제 1 배선(211) 및 퓨즈(RF)가 배치될 수 있다. 상기 층간절연막(206) 상에 제 2 배선(224)이 배치될 수 있다.
상기 스위칭 다이오드(DS)는 차례로 적층된 n형 반도체(352) 및 p형 반도체(351)를 구비할 수 있다. 상기 n형 반도체(352)는 상기 제 4 배선(355)에 전기적으로 연결될 수 있으며, 상기 p형 반도체(351)는 상기 제 1 배선(211)에 연결될 수 있다. 상기 제 1 배선(211) 및 상기 제 2 배선(224) 사이에 상기 퓨즈(RF)가 제공될 수 있다. 상기 제 2 배선(224)은 전원선(Vcc)에 접속될 수 있다.
상기 퓨즈(RF)는 제 1 전극(215), 제 2 전극(217), 및 칼코게나이드(chalcogenide) 패턴(216)을 구비할 수 있다. 상기 제 1 전극(215)은 상기 제 1 배선(211)에 접촉될 수 있다. 상기 제 2 전극(217)은 상기 제 1 전극(215) 상부에 배치될 수 있다. 상기 칼코게나이드 패턴(216)은 상기 제 1 전극(215) 및 상기 제 2 전극(217) 사이에 배치될 수 있다.
상기 칼코게나이드 패턴(216)은 연장부(216E)를 구비할 수 있다. 상기 연장부(216E)는 상기 제 1 전극(215)보다 작은 폭을 구비할 수 있다. 상기 연장부(216E)는 상기 제 1 전극(215)과 접촉할 수 있다. 이 경우에, 상기 연장부(216E) 및 상기 제 1 전극(215)의 접촉영역은 상기 제 1 전극(215)의 단면적보다 작을 수 있다. 상기 칼코게나이드 패턴(216)은 상기 제 1 전극(215) 및 상기 제 2 전극(217) 사이를 전기적으로 연결할 수 있다. 상기 제 2 전극(217)은 제 2 콘택플러그(223)에 의하여 상기 제 2 배선(224)에 전기적으로 접속될 수 있다.
상기 제 1 전극(215)은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함할 수 있다. 상기 칼코게나이드 패턴(216)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막일 수 있다. 상기 연장부(216E) 또한 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막일 수 있다. 상기 제 2 전극(217)은 타이타늄 질화막과 같은 도전막일 수 있다.
도 18을 참조하면, 상기 제 4 배선(355)을 선택하고, 상기 제 2 배선(224)에 프로그램 전압을 인가할 수 있다. 이 경우에, 상기 퓨즈(RF)를 통하여 프로그램 전류가 흐를 수 있다. 상기 프로그램 전류가 상기 퓨즈(RF)를 절단시킬 수 있는 크기인 경우에, 상기 퓨즈(RF)는 상기 프로그램 전류에 의하여 절단될 수 있다.
도 18에 도시된 바와 같이, 상기 연장부(216E)는 상기 제 1 전극(215)보다 작은 단면적을 구비할 수 있다. 상기 연장부(216E)는 상기 프로그램 전류에 의하여 절단될 수 있다. 예를 들면, 상기 연장부(216E)의 가장 가는 부분이 절단될 수 있다. 상기 스위칭 다이오드(DS)는 상기 연장부(216E)를 절단시킬 수 있는 전류구동능력을 갖는 것일 수 있다.
상기 절단된 연장부(216E')는 상기 제 1 전극(215) 및 상기 제 2 전극(217) 사이를 전기적으로 절연시키는 역할을 할 수 있다. 즉, 상기 제 1 전극(215), 상기 절단된 연장부(216E'), 상기 칼코게나이드 패턴(216) 및 상기 제 2 전극(217)은 절단된 퓨즈(RF')를 구성할 수 있다. 상기 절단된 퓨즈(RF')는 상기 고정 저항(도 2의 R2)보다 높은 전기저항을 보일 수 있다.
도 19는 본 발명의 실시 예들에 따른 일회 프로그래머블 소자들을 채택하는 전자 시스템(electronic system; 600)의 개략적인 블록 다이아그램(schematic block diagram)이다.
도 19를 참조하면, 상기 전자 시스템(600)은 상변화 메모리소자(602) 및 상기 상변화 메모리소자(602)에 전기적으로 접속된 마이크로프로세서(604)를 포함할 수 있다.
여기서, 상기 상변화 메모리소자(602)는 도 1 내지 도 18을 참조하여 설명된 일회 프로그래머블 소자(612), 상변화 메모리 셀 및 잉여 메모리 셀을 구비할 수 있다. 상기 전자 시스템(600)은 휴대용 노트북 컴퓨터(portable notebook computer), 디지털 비데오 카메라 또는 휴대용 전화기(cellular phone)의 일부에 해당할 수 있다. 이 경우에, 상기 마이크로프로세서(604) 및 상기 상변화 메모리소자(602)는 보드(board) 상에 설치될 수 있으며, 상기 상변화 메모리소자(602)는 상기 마이크로프로세서(604)의 실행을 위한 데이터 저장 매체(data storage media)의 역할을 할 수 있다.
상기 전자 시스템(600)은 입/출력 장치(606)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자 시스템과 데이터를 교환할 수 있다. 상기 입/ 출력 장치(606)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 마이크로프로세서(604) 및 상기 상변화 메모리소자(602) 사이의 데이터 통신과 아울러서 상기 마이크로프로세서(604) 및 상기 입/출력 장치(606) 사이의 데이터 통신은 통상의 컴퓨터 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
도 20은 본 발명의 실시 예들에 따른 일회 프로그래머블 소자의 프로그램 동작 시험 결과를 보여주는 저항 특성도이다. 도 20의 수평축은 저항(R)을 나타내고 눈금의 단위는 Ω이다. 도 20의 수직축은 누적도수(D)를 나타내고 눈금의 단위는 %이다.
도 20을 참조하면, 상기 일회 프로그래머블 소자는 제 1 및 제 2 전극들, 및 상기 제 1 및 제 2 전극들 사이에 형성된 칼코게나이드 패턴을 구비하는 퓨즈를 포함하도록 제작하였다. 상기 제 1전극은 TiAlN을 이용하여 직경 60nm 의 필라(pillar) 구조로 제작하였다. 상기 칼코게나이드 패턴은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막을 이용하여 상기 제 1전극보다 넓은 단면적을 갖도록 제작하였다. 상기 제 2 전극은 TiN을 이용하여 상기 칼코게나이드 패턴을 덮도록 제작하였다.
곡선171은 상기 퓨즈에서 얻어지는 초기저항 측정치를 보여주는 누적도수 분포곡선이고, 곡선 174는 상기 퓨즈에 4 mA 의 전류를 500 ns 동안 인가한 후 얻어지는 저항 측정치를 보여주는 누적도수 분포곡선이며, 곡선 176은 상기 퓨즈에 6 mA 의 전류를 500 ns 동안 인가한 후 얻어지는 저항 측정치를 보여주는 누적도수 분포곡선이다.
곡선 176 및 곡선 174에서 보이는 바와 같이, 상기 퓨즈는 프로그램 전류의 인가에 의하여 절단될 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 스위칭 소자 및 퓨즈를 구비하는 일회 프로그래머블 소자가 제공된다. 상기 퓨즈는 제 1 및 제 2 전극들, 및 상기 제 1 및 제 2 전극들 사이에 형성된 칼코게나이드 패턴을 구비한다. 이에 따라, 상기 퓨즈는 종래의 금속막 또는 폴리실리콘막에 비하여 상대적으로 작은 프로그램 전류만으로도 절단할 수 있다. 즉, 고집적화에 유리한 일회 프로그래머블 소자를 구현할 수 있다.

Claims (29)

  1. 기판에 배치된 스위칭 소자를 턴온(turn-on)하고,
    상기 스위칭 소자에 전기적으로 접속된 퓨즈(fuse)에 프로그램 전류를 인가하여 상기 퓨즈를 절단시키되, 상기 퓨즈는 상기 스위칭 소자에 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이를 전기적으로 접속하는 칼코게나이드(chalcogenide) 패턴을 포함하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 스위칭 소자는 상기 퓨즈를 절단시킬 수 있는 전류구동능력을 갖는 것을 특징으로 하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 스위칭 소자는 모스 트랜지스터, 서로 간 병렬 접속된 복수의 모스 트랜지스터들, 다이오드, 서로 간 병렬 접속된 복수의 다이오드들, 및 이들의 조합구조로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 제 1 전극 및 상기 칼코게나이드 패턴의 접촉영역은 상기 칼코게나이드 패턴 보다 작은 폭을 갖는 것을 특징으로 하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 프로그램 전류 인가에 의하여 상기 제 1 전극의 일부분이 절단되는 것을 특징으로 하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 프로그램 전류 인가에 의하여 상기 제 1 전극 및 상기 칼코게나이드 패턴의 접촉영역이 절단되는 것을 특징으로 하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 프로그램 전류 인가에 의하여 상기 칼코게나이드 패턴의 일부분이 절단되는 것을 특징으로 하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 제 1 전극은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함하는 것을 특징으로 하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  9. 제 1 항에 있어서,
    상기 칼코게나이드 패턴은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막을 포함하는 것을 특징으로 하는 일회 프로그래머블 소자(one time programmable device)의 프로그램 방법.
  10. 기판에 배치된 스위칭 소자; 및
    상기 스위칭 소자에 전기적으로 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이에 배치된 칼코게나이드(chalcogenide) 패턴을 구비하는 퓨즈(fuse)를 포함하되, 상기 스위칭 소자를 턴온(turn-on)하고 상기 퓨즈에 프로그램 전류를 인가하였을 때 상기 퓨즈가 절단되는 일회 프로그래머블 소자.
  11. 제 10 항에 있어서,
    상기 스위칭 소자는 상기 퓨즈를 절단시킬 수 있는 전류구동능력을 갖는 것을 특징으로 하는 일회 프로그래머블 소자.
  12. 제 10 항에 있어서,
    상기 스위칭 소자는 모스 트랜지스터, 서로 간 병렬 접속된 복수의 모스 트랜지스터들, 다이오드, 서로 간 병렬 접속된 복수의 다이오드들, 및 이들의 조합구조로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 일회 프로그래머블 소자.
  13. 제 10 항에 있어서,
    상기 제 1 전극 및 상기 칼코게나이드 패턴의 접촉영역은 상기 칼코게나이드 패턴 보다 작은 폭을 갖는 것을 특징으로 하는 일회 프로그래머블 소자.
  14. 제 10 항에 있어서,
    상기 칼코게나이드 패턴의 적어도 일부분은 상기 제 1 전극 및 상기 칼코게나이드 패턴의 접촉영역보다 작은 단면적을 갖는 것을 특징으로 하는 일회 프로그래머블 소자.
  15. 제 10 항에 있어서,
    상기 프로그램 전류 인가에 의하여 상기 제 1 전극의 일부분이 절단되는 것을 특징으로 하는 일회 프로그래머블 소자.
  16. 제 10 항에 있어서,
    상기 프로그램 전류 인가에 의하여 상기 제 1 전극 및 상기 칼코게나이드 패턴의 접촉영역이 절단되는 것을 특징으로 하는 일회 프로그래머블 소자.
  17. 제 10 항에 있어서,
    상기 프로그램 전류 인가에 의하여 상기 칼코게나이드 패턴의 일부분이 절단 되는 것을 특징으로 하는 일회 프로그래머블 소자.
  18. 제 10 항에 있어서,
    상기 제 1 전극은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함하는 것을 특징으로 하는 일회 프로그래머블 소자.
  19. 제 10 항에 있어서,
    상기 칼코게나이드 패턴은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막을 포함하는 것을 특징으로 하는 일회 프로그래머블 소자.
  20. 셀 어레이 영역, 상기 셀 어레이 영역과 인접한 잉여 셀 어레이 영역 및 상기 잉여 셀 어레이 영역과 인접한 잉여전환회로 영역을 구비하는 기판;
    상기 셀 어레이 영역에 배치된 상변화 메모리 셀(phase change memory cell);
    상기 잉여 셀 어레이 영역에 배치된 잉여 메모리 셀(redundancy memory cell);
    상기 잉여전환회로 영역에 배치된 스위칭 소자; 및
    상기 스위칭 소자에 전기적으로 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이에 배치된 칼코게나이드(chalcogenide) 패턴을 구비하는 퓨즈(fuse)를 포함하되, 상기 스위칭 소자를 턴온(turn-on)하고 상기 퓨즈에 프로그램 전류를 인가하였을 때 상기 퓨즈가 절단되는 상변화 메모리소자.
  21. 제 20 항에 있어서,
    상기 스위칭 소자는 상기 퓨즈를 절단시킬 수 있는 전류구동능력을 갖는 것을 특징으로 하는 상변화 메모리소자.
  22. 제 20 항에 있어서,
    상기 스위칭 소자는 모스 트랜지스터, 서로 간 병렬 접속된 복수의 모스 트랜지스터들, 다이오드, 서로 간 병렬 접속된 복수의 다이오드들, 및 이들의 조합구조로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 상변화 메모리소자.
  23. 제 20 항에 있어서,
    상기 제 1 전극은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함하는 것을 특징으로 하는 상변화 메모리소자.
  24. 제 20 항에 있어서,
    상기 칼코게나이드 패턴은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막을 포함하는 것을 특징으로 하는 상변화 메모리소자.
  25. 마이크로프로세서, 상기 마이크로프로세서와 데이터 통신을 수행하는 입/출력 장치 및 상기 마이크로프로세서와 데이터 통신을 수행하는 일회 프로그래머블 소자를 갖는 전자 장치에 있어서, 상기 일회 프로그래머블 소자는
    기판에 배치된 스위칭 소자; 및
    상기 스위칭 소자에 접속된 제 1 전극, 상기 제 1 전극에 이격된 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이에 배치된 칼코게나이드(chalcogenide) 패턴을 구비하는 퓨즈(fuse)를 포함하되, 상기 스위칭 소자를 턴온(turn-on)하고 상기 퓨즈에 프로그램 전류를 인가하였을 때 상기 퓨즈가 절단되는 전자 장치.
  26. 제 25 항에 있어서,
    상기 스위칭 소자는 상기 퓨즈를 절단시킬 수 있는 전류구동능력을 갖는 것을 특징으로 하는 전자 장치.
  27. 제 25 항에 있어서,
    상기 스위칭 소자는 모스 트랜지스터, 서로 간 병렬 접속된 복수의 모스 트랜지스터들, 다이오드, 서로 간 병렬 접속된 복수의 다이오드들, 및 이들의 조합구조로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 전자 장치.
  28. 제 25 항에 있어서,
    상기 제 1 전극은 Ti, Zr, Hf, V, Nb, Ta, W, TiN, ZrN, HfN, VN, NbN, TaN, WN, CoSi, TiSi, TaSi, NiSi, TiAlN, TiCN, TaCN, TiSiN, 및 TaSiN 으로 이루어진 도전성물질 군에서 선택된 하나를 포함하는 것을 특징으로 하는 전자 장치.
  29. 제 25 항에 있어서,
    상기 칼코게나이드 패턴은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막을 포함하는 것을 특징으로 하는 전자 장치.
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