CN117794234A - 半导体结构及其形成方法 - Google Patents

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Abstract

本公开涉及一种半导体结构及其形成方法。所述半导体结构包括：衬底，所述衬底内包括第一掺杂区；熔丝组件，包括接触插塞和熔丝结构，所述接触插塞包括与所述第一掺杂区电连接的第一端部、以及沿第一方向延伸出所述衬底的第二端部，所述熔丝结构沿所述第一方向位于所述第二端部上方，且所述熔丝结构包括熔丝电极、以及位于所述熔丝电极与所述接触插塞之间的熔丝介质层，所述第一方向与所述衬底的顶面垂直。本公开改善了半导体结构的电性能，且有助于半导体结构的尺寸进一步微缩。

Description

半导体结构及其形成方法
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
熔丝(Fuse)结构作为一次性可编程结构，可以采用电容器实现。但是，动态随机存储器中的熔丝结构的电容器与晶体管中的栅极同步形成，结构也与晶体管中的栅极类似，这不仅增大了熔丝结构的制造复杂度，而且熔丝结构占用了存储单元内较大的面积，不利于半导体结构尺寸的进一步微缩。另外，由于熔丝结构的击穿位置位于衬底内，熔丝结构的击穿电流较小，易出现误判的情况，从而降低了半导体结构的电性能。
因此，如何在改善半导体结构电性能的同时，进一步缩小半导体结构的尺寸，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供的半导体结构及其形成方法，用于在改善半导体结构电性能的同时，进一步缩小半导体结构的尺寸。
根据一些实施例，本公开提供了一种半导体结构，包括：
衬底，所述衬底内包括第一掺杂区；
熔丝组件，包括接触插塞和熔丝结构，所述接触插塞包括与所述第一掺杂区电连接的第一端部、以及沿第一方向延伸出所述衬底的第二端部，所述熔丝结构沿所述第一方向位于所述第二端部上方，且所述熔丝结构包括熔丝电极、以及位于所述熔丝电极与所述接触插塞之间的熔丝介质层，所述第一方向与所述衬底的顶面垂直。
在一些实施例中，所述衬底内还包括沟道区、以及沿第二方向位于所述沟道区远离所述第一掺杂区一侧的第二掺杂区，所述第二方向与所述衬底的顶面平行；所述半导体结构还包括：
位线，与所述第二掺杂区电连接，且所述接触插塞的材料与所述位线的材料相同，且所述接触插塞与所述位线同层设置。
在一些实施例中，所述接触插塞沿所述第一方向延伸，且所述接触插塞的所述第一端部延伸至所述第一掺杂区内部；或者，
所述接触插塞沿所述第一方向延伸，且所述接触插塞的所述第一端部位于所述第一掺杂区的顶面上。
在一些实施例中，所述熔丝结构沿所述第一方向延伸，所述熔丝结构包括沿与所述接触插塞连接的底端、以及沿所述第一方向与所述熔丝结构的底端相对的所述熔丝结构的顶端；
所述熔丝结构的底端沿第二方向的宽度小于所述熔丝结构的顶端沿所述第二方向的宽度，所述第二方向与所述衬底的顶面平行。
在一些实施例中，所述熔丝组件还包括：
第一导电互连层，位于所述接触插塞的所述第二端部上，所述第一导电互连层的一端电连接所述接触插塞、另一端连接所述熔丝结构。
在一些实施例中，所述第一导电互连层沿所述第二方向延伸；所述半导体结构还包括：
晶体管栅极，位于所述沟道区上；
在沿所述第二方向上，所述熔丝结构位于所述第一导电互连层远离所述晶体管栅极的一端。
在一些实施例中，在沿所述第一方向上，所述熔丝结构的底面位于所述晶体管栅极的顶面之上。
在一些实施例中，所述第一导电互连层包括沿第二方向相对分布的第一部分和第二部分；
所述第一部分位于所述接触插塞的所述第二端部上，所述第二部分沿所述第二方向延伸出所述接触插塞，且所述熔丝结构位于所述第二部分上。
在一些实施例中，所述熔丝结构包括：
主体部，沿所述第一方向延伸，且所述主体部至少部分覆盖于所述第二部分的顶面上；
延伸部，与所述主体部连接、且沿所述第一方向延伸出所述主体部，所述延伸部至少覆盖于所述第二部分的侧壁上。
在一些实施例中，还包括：
外围电路，用于接收外部控制信号；
第二导电互连层，位于所述位线的顶面上，所述第二导电互连层一端电连接所述位线、另一端电连接所述外围电路，且所述第二导电互连层与所述第一导电互连层同层设置。
在一些实施例中，所述第一导电互连层在所述衬底的顶面上的投影与所述接触插塞在所述衬底的顶面上的投影完全重合，所述熔丝结构在所述衬底的顶面上的投影与所述第一导电互连层在所述衬底的顶面上的投影完全重合；
所述第一导电互连层沿所述第一方向延伸，且所述第一导电互连层的底面与所述接触插塞的所述第二端部接触电连接、所述第一导电互连层的顶面与所述熔丝结构接触连接。
在一些实施例中，所述熔丝结构中具有凹槽；
所述第一导电互连层沿所述第一方向延伸，且嵌入所述凹槽内。
在一些实施例中，所述熔丝结构沿所述第一方向延伸，且所述熔丝结构沿所述第一方向嵌入所述接触插塞的所述第二端部的内部。
根据另一些实施例，本公开还提供了一种半导体结构的形成方法，包括如下步骤：
形成衬底，所述衬底内包括第一掺杂区；
形成熔丝组件于所述衬底上，所述熔丝组件包括接触插塞和熔丝结构，所述接触插塞包括与所述第一掺杂区电连接的第一端部、以及沿第一方向延伸出所述衬底的第二端部，所述熔丝结构沿所述第一方向位于所述第二端部上方，且所述熔丝结构包括熔丝电极、以及位于所述熔丝电极与所述接触插塞之间的熔丝介质层，所述第一方向与所述衬底的顶面垂直。
在一些实施例中，所述衬底内还包括沟道区、以及沿第二方向位于所述沟道区远离所述第一掺杂区一侧的第二掺杂区，所述第二方向与所述衬底的顶面平行；形成熔丝组件于所述衬底上的步骤包括：
于所述第一掺杂区上方形成沿所述第一方向延伸的所述接触插塞、同时于所述第二掺杂区上方形成沿所述第一方向延伸的位线；
于所述接触插塞上方形成所述熔丝结构。
在一些实施例中，于所述接触插塞上方形成所述熔丝结构的具体步骤包括：
于所述接触插塞的所述第二端部上形成与所述第二端部电连接的第一导电互连层；
于所述第一导电互连层上形成所述熔丝结构。
在一些实施例中，所述第一导电互连层包括沿第二方向相对分布的第一部分和第二部分，所述第一部分位于所述接触插塞的所述第二端部上，所述第二部分沿所述第二方向延伸出所述接触插塞，所述第二方向与所述衬底的顶面平行；于所述第一导电互连层上形成所述熔丝结构的具体步骤包括：
于所述第二部分上形成所述熔丝结构，且所述熔丝结构至少覆盖所述第二部分的顶面和侧壁。
本公开一些实施例提供的半导体结构及其形成方法，通过设置与第一掺杂区电连接的接触插塞、且在接触插塞突出于衬底的第二端部上设置熔丝结构，使得熔丝结构的击穿位置位于所述衬底上方，确保所述熔丝结构中的熔丝介质层被击穿时具有较大的击穿电流，降低了误读的概率，从而改善了半导体结构的电性能。另外，本公开一些实施例中的接触插塞与熔丝结构的结构简单，无需与晶体管栅极结构类似，不仅简化了熔丝组件的制造工艺，降低了半导体结构的制造成本，而且减小了熔丝组件在所述衬底上的占用面积，进而减小了具有熔丝组件的存储单元的尺寸，有助于半导体结构的尺寸进一步微缩。
附图说明
附图1是本公开具体实施方式的第一实施例中半导体结构的截面示意图；
附图2是本公开具体实施方式的第二实施例中半导体结构的截面示意图；
附图3是本公开具体实施方式的第三实施例中半导体结构的截面示意图；
附图4是本公开具体实施方式的第四实施例中半导体结构的截面示意图；
附图5是本公开具体实施方式的第五实施例中半导体结构的截面示意图；
附图6是本公开具体实施方式中半导体结构的形成方法流程图。
具体实施方式
下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本公开具体实施方式的第一实施例中半导体结构的截面示意图，附图2是本公开具体实施方式的第二实施例中半导体结构的截面示意图，附图3是本公开具体实施方式的第三实施例中半导体结构的截面示意图，附图4是本公开具体实施方式的第四实施例中半导体结构的截面示意图，附图5是本公开具体实施方式的第五实施例中半导体结构的截面示意图。如图1-图5所示，所述半导体结构，包括：
衬底10，所述衬底10内包括第一掺杂区11；
熔丝组件，包括接触插塞13和熔丝结构，所述接触插塞13包括与所述第一掺杂区11电连接的第一端部、以及沿第一方向D1延伸出所述衬底10的第二端部，所述熔丝结构沿所述第一方向D1位于所述第二端部上方，且所述熔丝结构包括熔丝电极18、以及位于所述熔丝电极18与所述接触插塞13之间的熔丝介质层17，所述第一方向D1与所述衬底10的顶面垂直。
本具体实施方式中所述的半导体结构可以是但不限于DRAM，以下以所述半导体结构为DRAM为例进行说明。所述衬底10可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。在其他实施例中，所述衬底10还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。举例来说，所述衬底10为包括P型掺杂离子的硅衬底，所述第一掺杂区11包括 N型掺杂离子。在一示例中，所述衬底10还包括N型深阱区19。所述衬底10 上可以包括沿平行于所述衬底10的顶面的方向呈阵列排布的多个存储单元，每个所述存储单元包括晶体管结构和电容结构，以形成1T1C结构，其中，所述晶体管结构作为所述存储单元的开关器件。本具体实施方式中所述衬底10 的顶面是指所述衬底10朝向所述熔丝结构的表面。
本具体实施方式通过设置用于连接所述第一掺杂区11和所述熔丝结构的所述接触插塞13，且所述熔丝结构位于所述接触插塞13凸出于所述衬底10 的所述第二端部上，从而使得在对所述熔丝结构进行编程操作(即击穿)时，通过向所述熔丝结构中的所述熔丝电极18施加电压，使得所述熔丝介质层17 击穿，此时，由于所述熔丝组件的电流击穿位置(即所述熔丝介质层17的位置)位于所述衬底10的上方，使得击穿电流相较于击穿位置位于所述衬底10 内部时大得多，从而避免了因击穿电流过小而导致的读取错误(例如读取错误是指，由于击穿电流过小，将第一读取值(例如“1”)误判为第二读取值(例如“0”))，从而改善了半导体结构的电性能，提高了所述半导体结构的可靠性。另外，本具体实施方式中与所述第一掺杂区11接触电连接的为具有柱状结构的所述接触插塞13，且所述熔丝结构包括所述熔丝电极18、以及至少包覆所述熔丝电极18的底面和部分侧壁的所述熔丝介质层17，简化了所述熔丝组件的结构，并减少了所述熔丝组件在所述衬底10上的占用面积，缩小了所述存储单元的尺寸，有助于所述半导体结构尺寸的进一步微缩、以及所述半导体结构内部集成度的进一步提高。
在一示例中，所述熔丝介质层17的材料可以为氧化物(例如二氧化硅) 等绝缘介质材料，所述熔丝介质层17的具体厚度，本领域技术人员可以根据实际需要进行选择，例如根据所需击穿电流的大小进行设置。所述熔丝电极18 的材料可以与所述接触插塞13的材料相同，例如均为金属钨等导电材料。
在一些实施例中，所述衬底10内还包括沟道区、以及沿第二方向D2位于所述沟道区远离所述第一掺杂区11一侧的第二掺杂区12，所述第二方向D2 与所述衬底10的顶面平行；所述半导体结构还包括：
位线15，与所述第二掺杂区12电连接，且所述接触插塞13的材料与所述位线15的材料相同，且所述接触插塞13与所述位线15同层设置。
具体来说，所述第一掺杂区11为一个所述存储单元内的所述晶体管结构中的源极区或者漏极区中的任一者，相应的，所述第二掺杂区12为同一所述存储单元内的所述晶体管结构中的所述源极区或者所述漏极区中的另一者。所述第一掺杂区11和所述第二掺杂区12具有相同类型的掺杂离子，例如均包括 N型掺杂离子。以下以所述第一掺杂区11为所述漏极区，所述第二掺杂区12 为所述源极区为例进行说明。所述接触插塞13的材料与所述位线15的材料相同，且所述接触插塞13与所述位线15同层设置，因而可以同步形成所述接触插塞13和所述位线15，从而简化了所述半导体结构的制程工艺，降低了所述半导体结构的制造成本。在一示例中，所述接触插塞13的材料与所述位线15 的材料均为金属钨等导电材料。
在一些实施例中，所述接触插塞13沿所述第一方向D1延伸，且所述接触插塞13的所述第一端部延伸至所述第一掺杂区11内部；或者，
所述接触插塞13沿所述第一方向D1延伸，且所述接触插塞13的所述第一端部位于所述第一掺杂区11的顶面上。
在一示例中，所述接触插塞13的所述第一端部延伸至所述第一掺杂区11 内部，从而可以增大所述接触插塞13与所述第一掺杂区11之间的接触面积，从而降低所述接触插塞13与所述第一掺杂区11之间的接触电阻，以进一步改善所述半导体结构的电性能。此时，与所述接触插塞13同步形成的所述位线 15也沿所述第一方向D1延伸，且所述位线13的底面延伸至所述第二掺杂区 12内部。
在另一示例中，所述接触插塞13的所述第一端部位于所述第一掺杂区11 的顶面上，从而使得在刻蚀用于形成所述接触插塞13的插塞孔时(后续通过向所述插塞孔填充导电材料来形成所述接触插塞13)，可以以所述第一掺杂区 11作为刻蚀截止层，避免了因为过刻蚀导致插塞孔穿通所述第一掺杂区11，因而在简化所述半导体结构的制程工艺，也避免了对所述衬底10造成损伤。此时，与所述接触插塞13同步形成的所述位线15也沿所述第一方向D1延伸，且所述位线13的底面位于所述第二掺杂区12的顶面上。
在一些实施例中，所述接触插塞13仅延伸至所述第一掺杂区11的内部，如图1所示。在另一些实施例中，如图5所示，所述半导体结构还包括位于相邻所述存储单元之间的隔离结构20，所述接触插塞13延伸至所述隔离结构20 内和所述第一掺杂区11内，且所述接触插塞13在所述隔离结构20内的延伸深度大于所述接触插塞13在所述第一掺杂区11内的延伸深度，从而增大所述接触插塞13与所述衬底10的接触面积，不仅提高所述接触插塞13与所述衬底10之间的连接稳定性，而且还能降低所述接触插塞13与所述第一掺杂区11 之间的接触电阻，从而进一步改善所述半导体结构的性能。
在一些实施例中，所述熔丝结构沿所述第一方向D1延伸，所述熔丝结构包括沿与所述接触插塞13连接的底端、以及沿所述第一方向D1与所述熔丝结构的底端相对的所述熔丝结构的顶端；
所述熔丝结构的底端沿第二方向D2的宽度小于所述熔丝结构的顶端沿所述第二方向D2的宽度，所述第二方向D2与所述衬底10的顶面平行。
具体来说，所述熔丝结构中的所述熔丝介质层17包覆所述熔丝电极18的整个底面和整个侧壁，使得所述熔丝介质层17的顶面与所述熔丝电极18的顶面平齐。所述熔丝结构的底端沿所述第二方向D2的宽度小于所述熔丝结构的顶端沿所述第二方向D2的宽度是指，由所述熔丝介质层17和其包覆的所述熔丝电极18构成的整体的底端沿所述第二方向D2的宽度小于其顶端沿所述第二方向D2的宽度。将所述熔丝结构的底端的尺寸设计的较小，有利于通过尖端放电击穿所述熔丝介质层17，从而更加容易击穿所述熔丝介质层17，使得所述半导体结构的电性能进一步提高。
在一些实施例中，所述熔丝组件还包括：
第一导电互连层14，位于所述接触插塞13的所述第二端部上，所述第一导电互连层14的一端电连接所述接触插塞13、另一端连接所述熔丝结构。
在一些实施例中，所述第一导电互连层14沿所述第二方向D2延伸；所述半导体结构还包括：
晶体管栅极21，位于所述沟道区上；
在沿所述第二方向D2上，所述熔丝结构位于所述第一导电互连层14远离所述晶体管栅极21的一端。
具体来说，所述存储单元中还包括晶体管结构，所述晶体管结构包括晶体管栅介质层23、位于晶体管栅介质层23上的晶体管栅接触层22、以及位于所述晶体管栅接触层22上的所述晶体管栅极21。在一示例中，所述晶体管栅介质层23的材料为氧化物(例如二氧化硅)等绝缘介质材料，所述晶体管栅接触层22的材料为多晶硅等导电材料，所述晶体管栅极21的材料为金属钨等导电材料。所述半导体结构中至少包括沿所述第二方向D2间隔排布的两个所述存储单元，且一条所述位线15与位于其沿所述第二方向D2相对两侧的两个所述存储单元中的晶体管结构电连接。将所述熔丝结构位于所述第一导电互连层 14远离所述晶体管栅极21的一端，可以增大沿所述第二方向D2间隔排布的两个所述存储单元中的所述熔丝结构之间的距离，从而减少相邻所述存储单元之间的信号串扰。
为了减少所述熔丝结构与所述晶体管栅极21之间的相互影响，从而进一步改善所述半导体结构的电性能，在一些实施例中，在沿所述第一方向D1上，所述熔丝结构的底面位于所述晶体管栅极21的顶面之上。
在一些实施例中，如图1所示，所述第一导电互连层14包括沿第二方向 D2相对分布的第一部分和第二部分；
所述第一部分位于所述接触插塞13的所述第二端部上，所述第二部分沿所述第二方向D2延伸出所述接触插塞13，且所述熔丝结构位于所述第二部分上。
具体来说，如图1所示，在沿所述第一方向D1上，所述第一导电互连层 14中的第一轴线与所述接触插塞13中的第二轴线错开，例如所述第一导电互连层14中的所述第一轴线相对于所述接触插塞13中的所述第二轴线沿所述第二方向D2偏移一预设距离。其中，所述第一轴线是指穿过所述第一导电互连层14的中心且沿所述第一方向D1延伸的轴线，所述第二轴线是指贯穿所述接触插塞13的中心且沿所述第一方向D1延伸的轴线。
本具体实施方式通过所述第一导电互连层14桥接所述接触插塞13和所述熔丝结构，一方面，有助于增大形成所述熔丝结构的工艺窗口，从而降低所述半导体结构的制程难度；另一方面，还能够将所述接触插塞13的制程工艺与所述半导体结构中金属互连层的制程工艺兼容，从而进一步简化所述半导体结构的制程工艺。
在一些实施例中，所述熔丝结构包括：
主体部，沿所述第一方向D1延伸，且所述主体部至少部分覆盖于所述第二部分的顶面上；
延伸部，与所述主体部连接、且沿所述第一方向D1延伸出所述主体部，所述延伸部至少覆盖于所述第二部分的侧壁上。
具体来说，所述主体部包括所述熔丝电极18、以及覆盖于所述熔丝电极 18表面的熔丝介质层17，所述延伸部也包括所述熔丝电极18、以及覆盖于所述熔丝电极18表面的熔丝介质层17。通过在所述熔丝结构中设置所述主体部和所述延伸部，一方面，可以增大所述熔丝结构与所述第一导电互连层14之间的接触面积，提高所述第一导电互连层14与所述熔丝结构之间的连接稳定性；另一方面，还可以在所述熔丝结构中形成多个尖角(例如所述主体部与所述第一导电互连层14接触界面处的夹角、所述延伸部与所述第一导电层14接触界面处的尖角)，从而有利于通过尖端放电击穿所述熔丝介质层17，以进一步改善所述半导体结构的性能。
在一些实施例中，所述半导体结构还包括：
外围电路，用于接收外部控制信号；
第二导电互连层16，位于所述位线15的顶面上，所述第二导电互连层16 一端电连接所述位线15、另一端电连接所述外围电路，且所述第二导电互连层16与所述第一导电互连层14同层设置。此时，可以同步形成所述第一导电互连层14和所述第二导电互连层16，以进一步简化所述半导体结构的制程工艺。
在另一些实施例中，如图2所示，所述第一导电互连层14在所述衬底10 的顶面上的投影与所述接触插塞13在所述衬底10的顶面上的投影完全重合，所述熔丝结构在所述衬底10的顶面上的投影与所述第一导电互连层14在所述衬底10的顶面上的投影完全重合；
所述第一导电互连层14沿所述第一方向D1延伸，且所述第一导电互连层 14的底面与所述接触插塞13的所述第二端部接触电连接、所述第一导电互连层14的顶面与所述熔丝结构接触连接。此时，所述熔丝组件所占用的空间进一步缩小，从而有助于所述半导体结构尺寸的进一步微缩。
在另一些实施例中，如图3所示，所述熔丝结构中具有凹槽；
所述第一导电互连层14沿所述第一方向D1延伸，且嵌入所述凹槽内。此时，既能使得所述熔丝结构与所述第一导电互连层14之间的接触面积进一步增大，也能进一步缩小所述半导体结构的尺寸。
在另一些实施例中，如图4所示，所述熔丝结构沿所述第一方向D1延伸，且所述熔丝结构沿所述第一方向D1嵌入所述接触插塞13的所述第二端部的内部。在一示例中，嵌入所述接触插塞13内部的所述熔丝结构的宽度(例如沿所述第二方向D2的宽度)小于位于所述接触插塞13外部的所述熔丝结构的宽度例如沿所述第二方向D2的宽度)，从而不仅有利于通过尖端放电击穿所述熔丝介质层17，而且还能进一步缩小所述存储单元的尺寸，并简化所述半导体结构的制造工艺。
本具体实施方式还提供了一种半导体结构的形成方法，附图6是本公开具体实施方式中半导体结构的形成方法流程图。本具体实施方式形成的半导体结构的示意图可参见图1-图5。如图1-图6所示，所述半导体结构的形成方法，包括如下步骤：
步骤S61，形成衬底10，所述衬底10内包括第一掺杂区11；
步骤S62，形成熔丝组件于所述衬底10上，所述熔丝组件包括接触插塞 13和熔丝结构，所述接触插塞13包括与所述第一掺杂区11电连接的第一端部、以及沿第一方向D1延伸出所述衬底10的第二端部，所述熔丝结构沿所述第一方向D1位于所述第二端部上方，且所述熔丝结构包括熔丝电极18、以及位于所述熔丝电极18与所述接触插塞13之间的熔丝介质层17，所述第一方向D1 与所述衬底10的顶面垂直。
在一些实施例中，所述衬底10内还包括沟道区、以及沿第二方向D2位于所述沟道区远离所述第一掺杂区11一侧的第二掺杂区12，所述第二方向D2 与所述衬底10的顶面平行；形成熔丝组件于所述衬底10上的步骤包括：
于所述第一掺杂区11上方形成沿所述第一方向D1延伸的所述接触插塞 13、同时于所述第二掺杂区12上方形成沿所述第一方向D1延伸的位线15；
于所述接触插塞13上方形成所述熔丝结构。
具体来说，在对所述衬底10进行掺杂，形成所述第一掺杂区11和所述第二掺杂区12之后，可以同时沉积金属钨或者多晶硅等导电材料于所述第一掺杂区11上和所述第二掺杂区12上，以同时形成所述接触插塞13和所述位线 15。
在一些实施例中，于所述接触插塞13上方形成所述熔丝结构的具体步骤包括：
于所述接触插塞13的所述第二端部上形成与所述第二端部电连接的第一导电互连层14；
于所述第一导电互连层14上形成所述熔丝结构。
在一些实施例中，于所述接触插塞13的所述第二端部上形成与所述第二端部电连接的第一导电互连层14的步骤包括：
于所述接触插塞13的所述第二端部上形成与所述第二端部电连接的第一导电互连层14、并同时于所述位线15上方形成与所述位线15电连接的第二导电互连层16，所述第二导电互连层16用于与外围电路电连接，所述外围电路用于接收外部控制信号。
具体来说，在形成所述接触插塞13和所述位线15之后，可以同时沉积金属钨或者TiN等导电材料于所述接触插塞13的顶面和所述位线15的顶面，以同时形成所述第一导电互连层14和所述第二导电互连层16。
在一些实施例中，所述第一导电互连层14包括沿第二方向D2相对分布的第一部分和第二部分，所述第一部分位于所述接触插塞13的所述第二端部上，所述第二部分沿所述第二方向D2延伸出所述接触插塞13，所述第二方向D2 与所述衬底10的顶面平行；于所述第一导电互连层14上形成所述熔丝结构的具体步骤包括：
于所述第二部分上形成所述熔丝结构，且所述熔丝结构至少覆盖所述第二部分的顶面和侧壁，如图1所示。
在一些实施例中，所述第一导电互连层14沿所述第一方向D1延伸；于所述第一导电互连层14上形成所述熔丝结构的具体步骤包括：
形成包覆所述第一导电互连层14的顶面和侧壁的所述熔丝结构，如图2 所示。
在一些实施例中，于所述接触插塞13上方形成所述熔丝结构的具体步骤包括：
于所述接触插塞13上形成沿所述第一方向D1延伸的熔丝结构，所述熔丝结构沿所述第一方向D1嵌入所述接触插塞13的所述第二端部的内部，如图4 所示。
本具体实施方式一些实施例提供的半导体结构及其形成方法，通过设置与第一掺杂区电连接的接触插塞、且在接触插塞突出于衬底的第二端部上设置熔丝结构，使得熔丝结构的击穿位置位于所述衬底上方，确保所述熔丝结构中的熔丝介质层被击穿时具有较大的击穿电流，降低了误读的概率，从而改善了半导体结构的电性能。另外，本具体实施方式一些实施例中的接触插塞与熔丝结构的结构简单，无需与晶体管栅极结构类似，不仅简化了熔丝组件的制造工艺，降低了半导体结构的制造成本，而且减小了熔丝组件在所述衬底上的占用面积，进而减小了具有熔丝组件的存储单元的尺寸，有助于半导体结构的尺寸进一步微缩。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (17)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底内包括第一掺杂区；
熔丝组件，包括接触插塞和熔丝结构，所述接触插塞包括与所述第一掺杂区电连接的第一端部、以及沿第一方向延伸出所述衬底的第二端部，所述熔丝结构沿所述第一方向位于所述第二端部上方，且所述熔丝结构包括熔丝电极、以及位于所述熔丝电极与所述接触插塞之间的熔丝介质层，所述第一方向与所述衬底的顶面垂直。
2.根据权利要求1所述的半导体结构，其特征在于，所述衬底内还包括沟道区、以及沿第二方向位于所述沟道区远离所述第一掺杂区一侧的第二掺杂区，所述第二方向与所述衬底的顶面平行；所述半导体结构还包括：
位线，与所述第二掺杂区电连接，且所述接触插塞的材料与所述位线的材料相同，且所述接触插塞与所述位线同层设置。
3.根据权利要求1所述的半导体结构，其特征在于，所述接触插塞沿所述第一方向延伸，且所述接触插塞的所述第一端部延伸至所述第一掺杂区内部；或者，
所述接触插塞沿所述第一方向延伸，且所述接触插塞的所述第一端部位于所述第一掺杂区的顶面上。
4.根据权利要求1所述的半导体结构，其特征在于，所述熔丝结构沿所述第一方向延伸，所述熔丝结构包括沿与所述接触插塞连接的底端、以及沿所述第一方向与所述熔丝结构的底端相对的所述熔丝结构的顶端；
所述熔丝结构的底端沿第二方向的宽度小于所述熔丝结构的顶端沿所述第二方向的宽度，所述第二方向与所述衬底的顶面平行。
5.根据权利要求2所述的半导体结构，其特征在于，所述熔丝组件还包括：第一导电互连层，位于所述接触插塞的所述第二端部上，所述第一导电互连层的一端电连接所述接触插塞、另一端连接所述熔丝结构。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一导电互连层沿所述第二方向延伸；所述半导体结构还包括：
晶体管栅极，位于所述沟道区上；
在沿所述第二方向上，所述熔丝结构位于所述第一导电互连层远离所述晶体管栅极的一端。
7.根据权利要求6所述的半导体结构，其特征在于，在沿所述第一方向上，所述熔丝结构的底面位于所述晶体管栅极的顶面之上。
8.根据权利要求5所述的半导体结构，其特征在于，所述第一导电互连层包括沿第二方向相对分布的第一部分和第二部分；
所述第一部分位于所述接触插塞的所述第二端部上，所述第二部分沿所述第二方向延伸出所述接触插塞，且所述熔丝结构位于所述第二部分上。
9.根据权利要求8所述的半导体结构，其特征在于，所述熔丝结构包括：
主体部，沿所述第一方向延伸，且所述主体部至少部分覆盖于所述第二部分的顶面上；
延伸部，与所述主体部连接、且沿所述第一方向延伸出所述主体部，所述延伸部至少覆盖于所述第二部分的侧壁上。
10.根据权利要求8所述的半导体结构，其特征在于，还包括：
外围电路，用于接收外部控制信号；
第二导电互连层，位于所述位线的顶面上，所述第二导电互连层一端电连接所述位线、另一端电连接所述外围电路，且所述第二导电互连层与所述第一导电互连层同层设置。
11.根据权利要求5所述的半导体结构，其特征在于，所述第一导电互连层在所述衬底的顶面上的投影与所述接触插塞在所述衬底的顶面上的投影完全重合，所述熔丝结构在所述衬底的顶面上的投影与所述第一导电互连层在所述衬底的顶面上的投影完全重合；
所述第一导电互连层沿所述第一方向延伸，且所述第一导电互连层的底面与所述接触插塞的所述第二端部接触电连接、所述第一导电互连层的顶面与所述熔丝结构接触连接。
12.根据权利要求5所述的半导体结构，其特征在于，所述熔丝结构中具有凹槽；
所述第一导电互连层沿所述第一方向延伸，且嵌入所述凹槽内。
13.根据权利要求1所述的半导体结构，其特征在于，所述熔丝结构沿所述第一方向延伸，且所述熔丝结构沿所述第一方向嵌入所述接触插塞的所述第二端部的内部。
14.一种半导体结构的形成方法，其特征在于，包括如下步骤：
形成衬底，所述衬底内包括第一掺杂区；
形成熔丝组件于所述衬底上，所述熔丝组件包括接触插塞和熔丝结构，所述接触插塞包括与所述第一掺杂区电连接的第一端部、以及沿第一方向延伸出所述衬底的第二端部，所述熔丝结构沿所述第一方向位于所述第二端部上方，且所述熔丝结构包括熔丝电极、以及位于所述熔丝电极与所述接触插塞之间的熔丝介质层，所述第一方向与所述衬底的顶面垂直。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述衬底内还包括沟道区、以及沿第二方向位于所述沟道区远离所述第一掺杂区一侧的第二掺杂区，所述第二方向与所述衬底的顶面平行；形成熔丝组件于所述衬底上的步骤包括：
于所述第一掺杂区上方形成沿所述第一方向延伸的所述接触插塞、同时于所述第二掺杂区上方形成沿所述第一方向延伸的位线；
于所述接触插塞上方形成所述熔丝结构。
16.根据权利要求15所述的半导体结构的形成方法，其特征在于，于所述接触插塞上方形成所述熔丝结构的具体步骤包括：
于所述接触插塞的所述第二端部上形成与所述第二端部电连接的第一导电互连层；
于所述第一导电互连层上形成所述熔丝结构。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述第一导电互连层包括沿第二方向相对分布的第一部分和第二部分，所述第一部分位于所述接触插塞的所述第二端部上，所述第二部分沿所述第二方向延伸出所述接触插塞，所述第二方向与所述衬底的顶面平行；于所述第一导电互连层上形成所述熔丝结构的具体步骤包括：
于所述第二部分上形成所述熔丝结构，且所述熔丝结构至少覆盖所述第二部分的顶面和侧壁。
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