CN112951769B - 半导体存储器及其形成方法 - Google Patents

Abstract

本发明涉及一种半导体存储器及其形成方法。所述半导体存储器的形成方法包括如下步骤：提供衬底，所述衬底包括存储区域以及位于所述存储区域外部的外围区域，所述存储区域具有多个位线接触部和多个电容接触部、所述外围区域具有外围栅极接触部和外围电路接触部；形成多条位线、并同时形成外围栅极；形成位线隔离层、并同时形成外围栅极隔离层；形成与所述电容接触部接触的第一电容导电层、并同时形成与所述外围电路接触部接触的第一外围导电层；于所述位线隔离层内形成第一空气隙、并同时于所述外围栅极隔离层内形成第二空气隙。本发明简化了半导体存储器的制造步骤，并极大的降低了位线和外围栅极的寄生电容。

Description

半导体存储器及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体存储器及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

动态随机存储器的发展追求高速度、高集成密度、低功耗等。随着半导体器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的DRAM制造过程中，位线的材质、形貌、尺寸以及电性能等各方面有了更高的要求，例如更宽的带宽以保证绝缘性能良好、更低的介电常数以确保寄生电容小、耦合效应小，基于上述目的，各种各样的低介电常数材质被广泛的应用于半导体制造中。为了形成性能较佳的位线，当前是将存储区域的位线与外围区域的外围结构器件分开制造，所述外围结构包括外围栅极(peripheral gate)、外围电路peripheralcircuit)等，各自的制造步骤相当繁琐，制造成本较高，且制成之后的位线与逻辑门器件的性能也有待提高。

因此，如何简化半导体存储器的制造步骤，从而降低半导体存储器的制造成本，改善半导体存储器的性能，是当前亟待解决的技术问题。

发明内容

本发明提供一种半导体存储器及其形成方法，用于解决现有的半导体存储器制造步骤复杂、制造成本较高的问题，并改善半导体存储器的性能。

为了解决上述问题，本发明提供了一种半导体存储器的形成方法，包括如下步骤：

提供衬底，所述衬底包括存储区域以及位于所述存储区域外部的外围区域，所述衬底内部具有位于所述存储区域的多个位线接触部和多个电容接触部、以及位于所述外围区域的外围栅极接触部和外围电路接触部；

于所述存储区域上方形成与多个所述位线接触部分别接触的多条位线、并同时于所述外围区域上方形成与所述外围栅极接触部接触的外围栅极；

形成至少覆盖于所述位线侧壁的位线隔离层、并同时形成至少覆盖于所述外围栅极侧壁的外围栅极隔离层；

于所述存储区域上方形成与所述电容接触部接触的第一电容导电层、并同时于所述外围区域上方形成与所述外围电路接触部接触的第一外围导电层，所述第一电容导电层填充满相邻所述位线之间的间隙，所述第一外围导电层覆盖所述外围栅极隔离层的侧壁；

于所述位线隔离层内形成第一空气隙、并同时于所述外围栅极隔离层内形成第二空气隙。

可选的，于所述存储区域上方形成与多个所述位线接触部分别接触的多条位线、并同时于所述外围区域上方形成与所述外围栅极接触部接触的外围栅极的具体步骤包括：

形成位线材料层于所述衬底表面，所述位线材料层至少覆盖所述存储区域的所述位线接触部和所述外围区域的所述外围栅极接触部；

图案化所述位线材料层，于所述存储区域形成与所述位线接触部接触的位线、并同时于所述外围区域形成与所述外围栅极接触部接触的外围栅极。

可选的，形成位线材料层于所述衬底表面的具体步骤包括：

形成第一导电层于所述衬底表面，所述第一导电层至少覆盖所述存储区域的所述位线接触部和所述外围区域的所述外围栅极接触部；

形成覆盖所述第一导电层的第二导电层；

形成覆盖所述第二导电层的第一介质层。

可选的，图案化所述位线材料层的具体步骤包括：

刻蚀所述第一介质层、所述第二导电层和所述第一导电层，于所述存储区域形成与所述位线接触部接触的位线以及位于所述位线顶面的位线盖层、并同时于所述外围区域形成与所述外围栅极接触部接触的外围栅极以及覆盖于所述外围栅极顶面的外围栅极盖层。

可选的，形成至少覆盖于所述位线侧壁的位线隔离层、并同时形成至少覆盖于所述外围栅极侧壁的外围栅极隔离层的具体步骤包括：

形成至少覆盖所述位线侧壁、所述位线盖层侧壁、所述外围栅极侧壁和所述外围栅极盖层侧壁的第一隔离层；

形成覆盖所述第一隔离层的第二隔离层；

形成覆盖所述第二隔离层的第三隔离层，覆盖所述位线侧壁和所述位线盖层侧壁的所述第一隔离层、所述第二隔离层和所述第三隔离层作为所述位线隔离层、覆盖所述外围栅极侧壁和所述外围栅极盖层侧壁的所述第一隔离层、所述第二隔离层和所述第三隔离层作为所述外围栅极隔离层。

可选的，于所述位线隔离层内形成第一空气隙、并同时于所述外围栅极隔离层内形成第二空气隙的具体步骤包括：

去除所述第二隔离层，于所述位线侧壁和所述位线盖层侧壁的所述第一隔离层和所述第三隔离层之间形成所述第一空气隙、并同时于所述外围栅极侧壁和所述外围栅极盖层侧壁的所述第一隔离层和所述第三隔离层之间形成所述第二空气隙。

可选的，所述第一隔离层还覆盖所述位线盖层的顶面和所述外围栅极盖层的顶面；去除所述第二隔离层的具体步骤包括：

去除覆盖于所述位线盖层和所述外围栅极盖层顶面的所述第三隔离层，暴露所述第二隔离层；

刻蚀掉全部的所述第二隔离层。

可选的，于所述存储区域上方形成与所述电容接触部接触的第一电容导电层、并同时于所述外围区域上方形成与所述外围电路接触部接触的第一外围导电层的具体步骤包括：

刻蚀所述衬底的所述存储区域和所述外围区域，同时暴露所述电容接触部和所述外围电路接触部；

形成填充满相邻所述位线之间的间隙、并覆盖所述电容接触部、所述外围电路接触部、所述位线隔离层和所述外围栅极隔离层的第三导电层；

去除部分所述第三导电层，使得所述第三导电层的顶面位于所述位线盖层和所述外围栅极盖层之下，残留于所述存储区域的所述第三导电层作为所述第一电容导电层、残留所述外围区域的所述第三导电层作为所述第一外围导电层。

可选的，所述第一电容导电层的顶面位于所述位线盖层的顶面之下；于所述位线隔离层内形成第一空气隙、并同时于所述外围栅极隔离层内形成第二空气隙之后，还包括如下步骤：

形成覆盖所述位线隔离层侧壁的辅助层；

形成覆盖所述第一电容导电层顶面和所述辅助层侧壁的第四导电层；

去除所述辅助层，形成包括所述第四导电层和所述第一电容导电层的电容接触结构。

可选的，形成包括所述第四导电层和所述第一电容导电层的电容接触结构之后，还包括如下步骤：

形成覆盖所述电容接触结构表面的第二电容导电层、并同时形成覆盖于所述第一外围导电层表面的第二外围导电层。

为了解决上述问题，本发明还提供了一种半导体存储器，包括：

衬底，所述衬底包括存储区域以及位于所述存储区域外部的外围区域，所述衬底内部具有位于所述存储区域的多个位线接触部和多个电容接触部、以及位于所述外围区域的外围栅极接触部和外围电路接触部；

多条位线，位于所述存储区域上方且与多个所述位线接触部分别接触；

外围栅极，并同时于所述外围区域上方且与所述外围栅极接触部接触；

位线隔离层，至少覆盖于所述位线侧壁；

外围栅极隔离层，至少覆盖于所述外围栅极侧壁；

第一空气隙，位于所述位线隔离层内；

第二空气隙，位于所述外围栅极隔离层内；

第一电容导电层，位于所述存储区域上方且与所述电容接触部接触、所述第一电容导电层填充满相邻所述位线之间的间隙；

第一外围导电层，位于所述外围区域上方且与所述外围电路接触部接触，所述第一外围导电层覆盖所述外围栅极隔离层的侧壁。

可选的，还包括：

位线盖层，位于所述位线顶面，所述位线隔离层还覆盖所述位线盖层的侧壁；

外围栅极盖层，位于所述外围栅极顶面，所述外围栅极隔离层还覆盖所述外围栅极盖层的侧壁。

可选的，还包括：

第四导电层，位于所述第一电容导电层顶面，在沿平行于所述衬底表面的方向上，所述第四导电层的宽度小于所述第一电容导电层。

可选的，还包括：

第二电容导电层，覆盖所述第四导电层表面和所述第一电容导电层表面；

第二外围导电层，覆盖于所述第一外围导电层表面。

可选的，所述位线隔离层包括第一子位线隔离层和第三子位线隔离层，所述第一空气隙位于所述第一子位线隔离层和所述第三子位线隔离层之间；

所述外围栅极隔离层包括第一子外围栅极隔离层和第三子外围栅极隔离层，所述第二空气隙位于所述第一子外围栅极隔离层和所述第三子外围栅极隔离层之间。

本发明提供的半导体存储器及其形成方法，通过在存储区域形成位线的同时、在外围区域形成外围栅极，并同时形成覆盖于位线侧壁、且具有第一空气隙的位线隔离层以及覆盖于外围栅极侧壁、且具有第二空气隙的外围栅极隔离层，简化了半导体存储器的制造步骤，降低了半导体存储器的制造成本。而且，第一空气隙和第二空气隙的形成，极大的降低了位线和外围栅极的寄生电容，改善了半导体存储器的电学性能。

附图说明

附图1是本发明具体实施方式中半导体存储器的形成方法流程图；

附图2A-2L是本发明具体实施方式在形成半导体存储器的过程中存储区域的截面示意图；

附图3A-3I是本发明具体实施方式在形成半导体存储器的过程中外围区域的截面示意图。

具体实施方式

下面结合附图对本发明提供的半导体存储器及其形成方法的具体实施方式做详细说明。

本具体实施方式提供了一种半导体存储器的形成方法，附图1是本发明具体实施方式中半导体存储器的形成方法流程图，附图2A-2L是本发明具体实施方式在形成半导体存储器的过程中存储区域的截面示意图，附图3A-3I是本发明具体实施方式在形成半导体存储器的过程中外围区域的截面示意图。如图1、图2A-图2L、图3A-图3I所示，本具体实施方式提供的半导体存储器的形成方法，包括如下步骤：

步骤S11，提供衬底，所述衬底包括存储区域21以及位于所述存储区域21外部的外围区域41，所述衬底内部具有位于所述存储区域21的多个位线接触部212和多个电容接触部213、以及位于所述外围区域41的外围栅极接触部413和外围电路接触部414，如图2A和图3A所示。

具体来说，所述衬底可以是但不限于硅衬底。所述衬底包括所述存储区域21和位于所述存储区域外围的所述外围区域41，所述外围区域41可以仅位于所述存储区域21的一侧，也可以环绕所述存储区域21分布。所述存储区域21用于数据信息的存储，所述外围区域41包括CMOS电路等结构，用于向所述存储区域21传输控制信号。所述衬底内的所述存储区域21包括多个所述位线接触部212和多个所述电容接触部213，所述位线接触部212与所述电容接触部213在所述衬底内部交替排布，所述位线接触部212用于与后续形成的位线电连接，所述电容接触部213用于与后续形成的电容接触结构电连接。所述衬底内的所述外围区域41包括所述外围栅极接触部413和所述外围电路接触部414，所述外围栅极接触部413用于与后续形成的外围栅极电连接，所述外围电路接触部414用于与后续形成的外围电路电连接。

步骤S12，于所述存储区域21上方形成与多个所述位线接触部212分别接触的多条位线36、并同时于所述外围区域41上方形成与所述外围栅极接触部413接触的外围栅极43，如图2C和图3C所示。

可选的，于所述存储区域21上方形成与多个所述位线接触部212分别接触的多条位线26、并同时于所述外围区域41上方形成与所述外围栅极接触部413接触的外围栅极43的具体步骤包括：

形成位线材料层于所述衬底表面，所述位线材料层至少覆盖所述存储区域21的所述位线接触部212和所述外围区域41的所述外围栅极接触部413，如图2B和图3B所示；

图案化所述位线材料层23，于所述存储区域21形成与所述位线接触部212接触的位线26、并同时于所述外围区域41形成与所述外围栅极接触部413接触的外围栅极43，如图2C和图3C所示。

为了降低位线与所述位线接触部之间以及外围栅极与外围栅极接触部之间的接触电阻，提高半导体存储器的电性能，可选的，形成位线材料层于所述衬底表面的具体步骤包括：

形成第一导电层23于所述衬底表面，所述第一导电层23至少覆盖所述存储区域21的所述位线接触部212和所述外围区域41的所述外围栅极接触部413，如图2A和图3A所示；

形成覆盖所述第一导电层23的第二导电层24，如图2B和图3B所示；

形成覆盖所述第二导电层24的第一介质层25，如图2B和图3B所示。

可选的，图案化所述位线材料层的具体步骤包括：

刻蚀所述第一介质层25、所述第二导电层24和所述第一导电层23，于所述存储区域21形成与所述位线接触部212接触的位线26以及位于所述位线26顶面的位线盖层251、并同时于所述外围区域41形成与所述外围栅极接触部413接触的外围栅极43以及覆盖于所述外围栅极43顶面的外围栅极盖层252。

具体来说，如图2A和图3A所示，沉积所述第一导电层23于所述衬底表面，所述第一导电层23覆盖所述衬底的所述存储区域21的所述位线接触部212和所述外围区域41的所述外围栅极接触部413。所述第一导电层23可以是连续覆盖所述衬底的整个表面，也可以覆盖且仅覆盖所述存储区域21的所述位线接触部212和所述外围区域41的所述外围栅极接触部413。之后，沉积所述第二导电层24于所述第一导电层23表面。所述第二导电层24的材料可以与所述第一导电层23的材料不同，例如所述第一导电层23的材料为多晶硅，所述第二导电层24的材料为金属材料(例如钨)。接着，沉积所述第一介质层25于所述第二导电层24表面，形成如图2B和图3B所示的结构。所述第一介质层25的材料可以是但不限于氮化物材料(例如氮化硅)。所述第一导电层23、所述第二导电层24和所述第一介质层25共同构成所述位线材料层。本领域技术人员也可以根据实际需要选择其他材料或者其他层数的堆叠层作为所述位线材料层。

在所述存储区域21和所述外围区域41形成所述位线材料层之后，形成覆盖所述位线材料层的第一掩模层26。图案化所述第一掩模层26之后，刻蚀所述位线材料层，同时形成位线36和所述外围栅极43，并同时形成位于所述位线36表面的位线盖层251和位于所述外围栅极43表面的外围栅极盖层252。所述位线36包括位线接触层231和覆盖于所述位线接触层231表面的位线主体层241。所述位线接触层231由刻蚀所述位线材料层之后残留于所述存储区域21的所述第一导电层23形成，所述位线主体层241由刻蚀所述位线材料层之后残留于所述存储区域21的所述第二导电层24形成。所述外围栅极43包括外围栅极接触层232和覆盖于所述外围栅极接触层232表面的外围栅极主体层242。所述外围栅极接触层232由刻蚀所述位线材料层之后残留于所述外围区域41的所述第一导电层23形成，所述外围栅极主体层242由刻蚀所述位线材料层之后残留于所述外围区域41的所述第二导电层24形成。

步骤S13，形成至少覆盖于所述位线36侧壁的位线隔离层、并同时形成至少覆盖于所述外围栅极43侧壁的外围栅极隔离层，如图2C和图3C所示。

可选的，形成至少覆盖于所述位线36侧壁的位线隔离层、并同时形成至少覆盖于所述外围栅极43侧壁的外围栅极隔离层的具体步骤包括：

形成至少覆盖所述位线36侧壁、所述位线盖层251侧壁、所述外围栅极43侧壁和所述外围栅极盖层252侧壁的第一隔离层；

形成覆盖所述第一隔离层的第二隔离层；

形成覆盖所述第二隔离层的第三隔离层，覆盖所述位线36侧壁和所述位线盖层251侧壁的所述第一隔离层、所述第二隔离层和所述第三隔离层作为所述位线隔离层、覆盖所述外围栅极43侧壁和所述外围栅极盖层252侧壁的所述第一隔离层、所述第二隔离层和所述第三隔离层作为所述外围栅极隔离层。

具体来说，依次沉积所述第一隔离层、所述第二隔离层和所述第三隔离层于所述位线36侧壁、所述位线盖层251侧壁和顶面、所述外围栅极43侧壁、以及所述外围栅极盖层252侧壁和顶面。之后，刻蚀所述第一隔离层、所述第二隔离层和所述第三隔离层，残留于所述位线36侧壁和所述位线盖层251侧壁的所述第一隔离层(即第一子位线隔离层271)、所述第二隔离层(即第二子位线隔离层272)和所述第三隔离层(即第三子位线隔离层273)作为所述位线隔离层、覆盖所述外围栅极43侧壁和所述外围栅极盖层252侧壁的所述第一隔离层(即第一子外围栅极隔离层421)、所述第二隔离层(即第二子外围栅极隔离层422)和所述第三隔离层(即第三子外围栅极隔离层423)作为所述外围栅极隔离层。所述第一隔离层和所述第三隔离层的材料可以相同，例如均为氮化物材料(例如氮化硅)，所述第二隔离层的材料可以为氧化物材料(例如氧化硅)。所述第二隔离层应该与所述第一隔离层、以及所述第三隔离层之间具有较高的刻蚀选择比，便于后续去除所述第二隔离层，形成空气隙。

步骤S14，于所述存储区域21上方形成与所述电容接触部213接触的第一电容导电层291、并同时于所述外围区域41上方形成与所述外围电路接触部414接触的第一外围导电层292，所述第一电容导电层291填充满相邻所述位线36之间的间隙，所述第一外围导电层292覆盖所述外围栅极隔离层的侧壁，如图2F和图3F所示。

可选的，于所述存储区域21上方形成与所述电容接触部213接触的第一电容导电层291、并同时于所述外围区域41上方形成与所述外围电路接触部414接触的第一外围导电层292的具体步骤包括：

刻蚀所述衬底的所述存储区域21和所述外围区域41，同时暴露所述电容接触部213和所述外围电路接触部414，如图2D和图3D所示；

形成填充满相邻所述位线36之间的间隙、并覆盖所述电容接触部213、所述外围电路接触部414、所述位线隔离层和所述外围栅极隔离层的第三导电层29，如图2E和图3E所示；

去除部分所述第三导电层29，使得所述第三导电层29的顶面位于所述位线盖层251和所述外围栅极盖层252之下，残留于所述存储区域21的所述第三导电层29作为所述第一电容导电层291、残留所述外围区域41的所述第三导电层29作为所述第一外围导电层292。

具体来说，刻蚀所述衬底的所述存储区域21和所述外围区域41，同时暴露所述电容接触部213和所述外围电路接触部414，在刻蚀所述存储区域21时，在所述衬底中形成凹槽28。之后，沉积所述第三导电层29，使得所述第三导电层29填充满所述凹槽28和相邻所述位线36之间的间隙、并盖所述电容接触部213、所述外围电路接触部414、所述位线隔离层的表面和所述外围栅极隔离层的表面。接着，刻蚀部分所述第三导电层29，于所述存储区域21形成所述第一电容导电层291、并同时于所述外围区域41形成所述外围导电层292。所述第三导电层29的材料可以是但不限于多晶硅。

步骤S15，于所述位线隔离层内形成第一空气隙274、并同时于所述外围栅极隔离层内形成第二空气隙424，如图2G和图3H所示。

可选的，于所述位线隔离层内形成第一空气隙274、并同时于所述外围栅极隔离层内形成第二空气隙424的具体步骤包括：

去除所述第二隔离层，于所述位线36侧壁和所述位线盖层251侧壁的所述第一隔离层和所述第三隔离层之间形成所述第一空气隙274、并同时于所述外围栅极43侧壁和所述外围栅极盖层252侧壁的所述第一隔离层和所述第三隔离层之间形成所述第二空气隙424。

可选的，所述第三隔离层还覆盖所述位线盖层251的顶面和所述外围栅极盖层252的顶面；去除所述第二隔离层的具体步骤包括：

去除覆盖于所述位线盖层251和所述外围栅极盖层252顶面的所述第三隔离层，暴露所述第二隔离层；

刻蚀掉全部的所述第二隔离层。

具体来说，在形成所述第一电容导电层291和所述第一外围导电层292之后，同步刻蚀所述第三子位线隔离层273和所述第三子外围栅极隔离层423，暴露所述第二子位线隔离层272和所述第二子外围栅极隔离层422，如图2F和图3G所示。之后，采用湿法刻蚀工艺去除所述位线隔离层中的所述第二子位线隔离层272和所述外围栅极隔离层中的所述第二子外围栅极隔离层422，同时形成所述第一空气隙274和所述第二空气隙424。

在本具体实施方式中，通过形成所述第一空气隙274和所述第二空气隙424，能够大幅度的减少所述位线36和所述外围栅极43的寄生电容，并降低所述第一电容导电层291于所述电容接触部213之间的接触电阻。而且，由于在直接填充所述第三导电层29、并形成所述第一电容导电层291和所述第一外围导电层292之后，通过刻蚀工艺直接形成所述第一空气隙274和所述第二空气隙424，可以简化空气隙的形成步骤，提高了半导体制程的效率。

可选的，所述第一电容导电层291的顶面位于所述位线盖层251的顶面之下；于所述位线隔离层内形成第一空气隙274、并同时于所述外围栅极隔离层内形成第二空气隙424之后，还包括如下步骤：

形成覆盖所述位线隔离层侧壁的辅助层30，如图2H所示；

形成覆盖所述第一电容导电层291顶面和所述辅助层30侧壁的第四导电层31，如图2I所示；

去除所述辅助层30，形成包括所述第四导电层31和所述第一电容导电层291的电容接触结构，如图2J所示。

具体来说，通过在所述位线隔离层的侧壁形成所述辅助层30之后、再沉积所述第四导电层31，可以再去除所述辅助层30之后，得到台阶状的所述电容接触结构。在台阶状的所述电容接触结构中，在沿平行于所述衬底的方向上，所述第四导电层31的宽度小于所述第一电容导电层291顶面(即所述第一电容导电层291于所述第四导电层31接触的表面)的宽度。台阶状的所述电容接触结构有助于增大后续形成的第二电容导电层与所述电容接触结构之间的接触面积，从而降低电容接触电阻。在本具体试试方式中，所述电容孔即为相邻所述位线36之间的间隙。

可选的，形成包括所述第四导电层31和所述第一电容导电层291的电容接触结构之后，还包括如下步骤：

形成覆盖所述电容接触结构表面的第二电容导电层32、并同时形成覆盖于所述第一外围导电层292表面的第二外围导电层44，如图2K和图3I所示。

具体来说，在形成如图3H所示的所述第一外围导电层292之后，去除所述外围电路接触部414之外、以及部分所述外围电路接触部414上方的所述第一外围导电层292，形成如图3I所示的所述第一外围导电层292。之后，沉积第二介质层45于所述外围区域41的所述衬底表面，使得所述第二介质层45覆盖所述外围电路接触部414和所述第一外围导电层292。接着，刻蚀所述第二介质层45，在所述第二介质层45中形成暴露所述第一外围导电层292的顶面(即所述第一外围导电层292背离所述外围电路接触部414的表面)的通孔。所述第二介质层45的材料可以是氧化物材料，例如氧化硅。然后，形成覆盖所述电容接触结构表面的第二电容导电层32、并同时形成填充满所述通孔并覆盖所述第二介质层45表面的第二外围导电层44，如图2K和图3I所示。

在形成所述第二电容导电层32和所述第二外围导电层44之后，还可以形成同时覆盖所述第二电容导电层32和所述第二外围导电层44的第三介质层33，以及位于所述第三介质层33表面的第四介质层34。所述第三介质层33的材料可以是ACL(无定型碳)，所述第四介质层34的材料可以是氮氧化物材料，例如氮氧化硅。

不仅如此，本发明还提供了一种半导体存储器。本具体实施方式提供的所述半导体存储器可以采用如图1、图2A-图2L和图3A-图3I所示的方法形成。本具体实施方式提供的半导体存储器的具体结构可参见图2L和图3I。如图2A-图2L和图3A-图3I所示，本具体实施方式提供的半导体存储器，包括：

衬底，所述衬底包括存储区域21以及位于所述存储区域21外部的外围区域41，所述衬底内部具有位于所述存储区域21的多个位线接触部212和多个电容接触部213、以及位于所述外围区域41的外围栅极接触部413和外围电路接触部414；

多条位线36，位于所述存储区域21上方且与多个所述位线接触部212分别接触；

外围栅极43，并同时于所述外围区域41上方且与所述外围栅极接触部413接触；

位线隔离层，至少覆盖于所述位线36侧壁；

外围栅极隔离层，至少覆盖于所述外围栅极43侧壁；

第一空气隙274，位于所述位线隔离层内；

第二空气隙424，位于所述外围栅极隔离层内；

第一电容导电层291，位于所述存储区域21上方且与所述电容接触部213接触、所述第一电容导电层291填充满相邻所述位线36之间的间隙；

第一外围导电层292，位于所述外围区域41上方且与所述外围电路接触部414接触，所述第一外围导电层292覆盖所述外围栅极隔离层的侧壁。

可选的，所述半导体存储器还包括：

位线盖层251，位于所述位线36顶面，所述位线隔离层还覆盖所述位线盖层251的侧壁；

外围栅极盖层252，位于所述外围栅极43顶面，所述外围栅极隔离层还覆盖所述外围栅极盖层252的侧壁。

可选的，所述半导体存储器还包括：

第四导电层31，位于所述第一电容导电层291顶面，在沿平行于所述衬底表面的方向上，所述第四导电层31的宽度小于所述第一电容导电层291。

可选的，所述半导体存储器还包括：

第二电容导电层32，覆盖所述第四导电层31表面和所述第一电容导电层291表面；

第二外围导电层44，覆盖于所述第一外围导电层292表面。

可选的，所述位线隔离层包括第一子位线隔离层271和第三子位线隔离层273，所述第一空气隙274位于所述第一子位线隔离层271和所述第三子位线隔离层之间；

所述外围栅极隔离层包括第一子外围栅极隔离层421和第三子外围栅极隔离层423，所述第二空气隙424位于所述第一子外围栅极隔离层421和所述第三子外围栅极隔离层423之间。

本具体实施方式提供的半导体存储器及其形成方法，通过在存储区域形成位线的同时、在外围区域形成外围栅极，并同时形成覆盖于位线侧壁、且具有第一空气隙的位线隔离层以及覆盖于外围栅极侧壁、且具有第二空气隙的外围栅极隔离层，简化了半导体存储器的制造步骤，降低了半导体存储器的制造成本。而且，第一空气隙和第二空气隙的形成，极大的降低了位线和外围栅极的寄生电容，改善了半导体存储器的电学性能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种半导体存储器的形成方法，其特征在于，包括如下步骤：

提供衬底，所述衬底包括存储区域以及位于所述存储区域外部的外围区域，所述衬底内部具有位于所述存储区域的多个位线接触部和多个电容接触部、以及位于所述外围区域的外围栅极接触部和外围电路接触部；

于所述存储区域上方形成与多个所述位线接触部分别接触的多条位线以及位于所述位线顶面的位线盖层、并同时于所述外围区域上方形成与所述外围栅极接触部接触的外围栅极以及覆盖于所述外围栅极顶面的外围栅极盖层；

形成至少覆盖于所述位线侧壁的位线隔离层、并同时形成至少覆盖于所述外围栅极侧壁的外围栅极隔离层；

刻蚀所述衬底的所述存储区域和所述外围区域，同时暴露所述电容接触部和所述外围电路接触部；

形成填充满相邻所述位线之间的间隙、并覆盖所述电容接触部、所述外围电路接触部、所述位线隔离层和所述外围栅极隔离层的第三导电层；

去除部分所述第三导电层，使得所述第三导电层的顶面位于所述位线盖层和所述外围栅极盖层之下，残留于所述存储区域的所述第三导电层作为第一电容导电层、残留所述外围区域的所述第三导电层作为第一外围导电层；于所述位线隔离层内形成第一空气隙、并同时于所述外围栅极隔离层内形成第二空气隙；

形成覆盖所述位线隔离层侧壁的辅助层；

形成覆盖所述第一电容导电层顶面和所述辅助层侧壁的第四导电层；

去除所述辅助层，形成包括所述第四导电层和所述第一电容导电层的电容接触结构；

去除所述外围电路接触部之外、以及部分所述外围电路接触部上方的所述第一外围导电层，仅保留覆盖于所述外围栅极隔离层侧壁上的所述第一外围导电层；

沉积第二介质层于所述外围区域的所述衬底表面，使得所述第二介质层覆盖所述外围电路接触部和所述第一外围导电层；

刻蚀所述第二介质层，在所述第二介质层中形成暴露所述第一外围导电层的顶面的通孔；

形成覆盖所述电容接触结构表面的第二电容导电层、并同时形成填充满所述通孔并覆盖所述第二介质层表面的第二外围导电层。

2.根据权利要求1所述的半导体存储器的形成方法，其特征在于，于所述存储区域上方形成与多个所述位线接触部分别接触的多条位线、并同时于所述外围区域上方形成与所述外围栅极接触部接触的外围栅极的具体步骤包括：

形成位线材料层于所述衬底表面，所述位线材料层至少覆盖所述存储区域的所述位线接触部和所述外围区域的所述外围栅极接触部；

图案化所述位线材料层，于所述存储区域形成与所述位线接触部接触的位线、并同时于所述外围区域形成与所述外围栅极接触部接触的外围栅极。

3.根据权利要求2所述的半导体存储器的形成方法，其特征在于，形成位线材料层于所述衬底表面的具体步骤包括：

形成第一导电层于所述衬底表面，所述第一导电层至少覆盖所述存储区域的所述位线接触部和所述外围区域的所述外围栅极接触部；

形成覆盖所述第一导电层的第二导电层；

形成覆盖所述第二导电层的第一介质层。

4.根据权利要求3所述的半导体存储器的形成方法，其特征在于，图案化所述位线材料层的具体步骤包括：

刻蚀所述第一介质层、所述第二导电层和所述第一导电层，于所述存储区域形成与所述位线接触部接触的位线以及位于所述位线顶面的位线盖层、并同时于所述外围区域形成与所述外围栅极接触部接触的外围栅极以及覆盖于所述外围栅极顶面的外围栅极盖层。

5.根据权利要求4所述的半导体存储器的形成方法，其特征在于，形成至少覆盖于所述位线侧壁的位线隔离层、并同时形成至少覆盖于所述外围栅极侧壁的外围栅极隔离层的具体步骤包括：

形成至少覆盖所述位线侧壁、所述位线盖层侧壁、所述外围栅极侧壁和所述外围栅极盖层侧壁的第一隔离层；

形成覆盖所述第一隔离层的第二隔离层；

形成覆盖所述第二隔离层的第三隔离层，覆盖所述位线侧壁和所述位线盖层侧壁的所述第一隔离层、所述第二隔离层和所述第三隔离层作为所述位线隔离层、覆盖所述外围栅极侧壁和所述外围栅极盖层侧壁的所述第一隔离层、所述第二隔离层和所述第三隔离层作为所述外围栅极隔离层。

6.根据权利要求5所述的半导体存储器的形成方法，其特征在于，于所述位线隔离层内形成第一空气隙、并同时于所述外围栅极隔离层内形成第二空气隙的具体步骤包括：

去除所述第二隔离层，于所述位线侧壁和所述位线盖层侧壁的所述第一隔离层和所述第三隔离层之间形成所述第一空气隙、并同时于所述外围栅极侧壁和所述外围栅极盖层侧壁的所述第一隔离层和所述第三隔离层之间形成所述第二空气隙。

7.根据权利要求6所述的半导体存储器的形成方法，其特征在于，所述第一隔离层还覆盖所述位线盖层的顶面和所述外围栅极盖层的顶面；去除所述第二隔离层的具体步骤包括：

去除覆盖于所述位线盖层和所述外围栅极盖层顶面的所述第三隔离层，暴露所述第二隔离层；

刻蚀掉全部的所述第二隔离层。

8.一种半导体存储器，其特征在于，采用如权利要求1所述的半导体存储器的形成方法形成，所述半导体存储器包括：

衬底，所述衬底包括存储区域以及位于所述存储区域外部的外围区域，所述衬底内部具有位于所述存储区域的多个位线接触部和多个电容接触部、以及位于所述外围区域的外围栅极接触部和外围电路接触部；

多条位线，位于所述存储区域上方且与多个所述位线接触部分别接触；

外围栅极，并同时于所述外围区域上方且与所述外围栅极接触部接触；

位线隔离层，至少覆盖于所述位线侧壁；

外围栅极隔离层，至少覆盖于所述外围栅极侧壁；

第一空气隙，位于所述位线隔离层内；

第二空气隙，位于所述外围栅极隔离层内；

第一电容导电层，位于所述存储区域上方且与所述电容接触部接触、所述第一电容导电层填充满相邻所述位线之间的间隙；

第一外围导电层，位于所述外围区域上方且与所述外围电路接触部接触，所述第一外围导电层覆盖所述外围栅极隔离层的侧壁。

9.根据权利要求8所述的半导体存储器，其特征在于，还包括：

位线盖层，位于所述位线顶面，所述位线隔离层还覆盖所述位线盖层的侧壁；

外围栅极盖层，位于所述外围栅极顶面，所述外围栅极隔离层还覆盖所述外围栅极盖层的侧壁。

10.根据权利要求8所述的半导体存储器，其特征在于，还包括：

第四导电层，位于所述第一电容导电层顶面，在沿平行于所述衬底表面的方向上，所述第四导电层的宽度小于所述第一电容导电层。

11.根据权利要求10所述的半导体存储器，其特征在于，还包括：

第二电容导电层，覆盖所述第四导电层表面和所述第一电容导电层表面；第二外围导电层，覆盖于所述第一外围导电层表面。

12.根据权利要求8所述的半导体存储器，其特征在于，所述位线隔离层包括第一子位线隔离层和第三子位线隔离层，所述第一空气隙位于所述第一子位线隔离层和所述第三子位线隔离层之间；

所述外围栅极隔离层包括第一子外围栅极隔离层和第三子外围栅极隔离层，所述第二空气隙位于所述第一子外围栅极隔离层和所述第三子外围栅极隔离层之间。

Images