KR100781818B1 - 메모리 셀 형성 방법 - Google Patents

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Abstract

본 발명에 따른 메모리 셀은 전계 효과 트랜지스터와 스택 커패시터를 포함한다. 스택 커패시터는 메모리 셀의 기억 노드에 접속된 전도성 플러그에 콘택트를 형성하는 전도체의 상부에 놓이는 절연층 부분의 측벽 상에 백금층으로 형성된 하나의 판을 갖는다. 절연물질층은 상기 절연층 부분의 측벽 및 상부를 덮으며 상기 커패시터의 다른 판은 상기 절연물질층 상부에 백극층으로 형성된다.

Description

메모리 셀 형성 방법{METHOD OF FORMING A MEMORY CELL}
도1은 종래 기술에 따른 통상적 DRAM의 메모리 셀의 회로 구조 및 반도체 단면을 나타내는 도면,
도2는 상면이 개략적으로 도시된 스택 커패시터를 포함하는 메모리 칩을 나타내는 도면, 및
도3 내지 도9는 도2의 메모리 셀에 사용하기 위한 본 발명에 따른 스택 커패시터의 준비를 나타내는 도면이다.
상기 도면들이 반드시 정확한 치수대로 도시될 필요는 없다는 점이 주지되어야 한다.
본 발명은 다이내믹 랜덤 액세스 메모리(DRAM)에 관한 것이며, 보다 상세하게는 전계효과 트랜지스터 및 스택 커패시터를 포함하는 DRAM에 사용되기 위한 메모리 셀 및 제조 방법에 관한 것이다.
가장 중요한 집적 회로 중의 하나가 바로 DRAM이다. 통상적인 DRAM은 행과 열로 배치된 대형의 메모리 셀 어레이를 포함하는데, 상기 각 메모리 셀은 메모리 셀들로부터 읽고 쓰는 것이 제어될 수 있는 2진 디지트(비트)를 저장하도록 적응된다. 읽기 동작과 쓰기 동작 사이에 비트를 저장하기 위해서, 각 메모리 셀은 일반적으로 MOS 트랜지스터인 스위치와 직렬로 접속된 커패시터를 포함한다. 단일 실리콘 칩에 대형의 메모리 셀 어레이를 제공하기 위해서는, 작은 실리콘 면적을 이용하고 밀집되게 실장될 수 있는 메모리 셀을 사용하는 것이 중요하다. 스위칭 트랜지스터가 반드시 실리콘 웨이퍼에 위치하여야 하기 때문에, 메모리 셀의 형태로서 실리콘 칩의 내부 보다 상면 상에 저장 커패시터를 형성함으로써 공간이 절약된다. 이와같이 형성된 커패시터는 통상 스택 커패시터로 설명되는 바, 이는 상기 커패시터가 대개 실리콘 칩의 상면 상의 다층 스택에 의해 형성되기 때문이다.
이러한 상기 칩 상면 상의 소형 사이즈이면서 고 밀도인 커패시터를 위해서, 이를 형성하는 프로세스가 요구된다. 본 발명은 이러한 스택 커패시터를 형성하기 위한 향상된 프로세스를 제공한다.
본 발명은 트랜지스터 및 스택 커패시터를 포함하는 메모리 셀과 그 제조방법에 관한 것이다.
메모리 셀은 다음 단계들에 의해 제조된다.
먼저, 드레인 및 소스 영역을 갖는 전계 효과 트랜지스터가 상면에 형성된 실리콘 칩이 준비된다. 소스 영역은 스택 커패시터의 하부 판에 전기적으로 접속된다. 이러한 전류 단자를 드레인으로 부르는 것이 편리할 것이다. 일반적으로, 상기 칩의 상면은, 스택 커패시터에 부가하여 메모리 셀의 쓰기와 읽기에 사용되는 비트 라인 및 워드 라인을 제공하기 위한 다양한 층들이 포함될, 그 상부를 덮는 절연체를 가질 것이다.
스택 커패시터를 형성하기 위해서, 먼저 메모리 셀의 기억 노드로서 기능하는 소스와 정렬된 절연 코팅에 콘택트 홀이 형성된다. 이 콘택트 홀은 상기 홀이 본질적으로 수직 측벽을 가지기 위하여 이방성 식각에 의해 만들어지는 것이 유리하다.
콘택트 홀이 만들어진 후에, 이는 통상적으로는 고농도 도핑 폴리실리콘의 전도성 플러그를 형성하기 위해 전도체로 충진되며, 상기 폴리실리콘은 기억 노드로 기능하는 트랜지스터 드레인에 저 저항 접속을 형성한다. 상기 플러그가 우수한 접속을 만드는 것을 확실히 하기 위해서, 상기 플러그를 넘치게 충진하고 다음으로 상기 표면을 통상적으로는 화학적 기계적 연마(CMP)에 의해 평탄화하는 것이 유리하다.
다음으로, 생략가능한 단계이기는 하나, 상기 플러그의 상면을 상기 플러그와, 상기 스택 커패시터의 제1 판 또는 기억 노드가 되며 차후에 증착될 바람직하게는 백금인 전도층 양자에 전기적으로 접속되는 확산 방지층으로 덮는 것이 유리하다.
이 확산 방지층은 폴리실리콘과 같은 목적하지 않은 물질의 전도층으로의 임의의 확산을 방지하는 기능을 행해야 한다. 이러한 전도층이 실리콘과 목적하지 않은 반응을 일으키는 백금일 때에 특히 중요하다. 확산 방지층을 위한 적절한 물질들에는 TiN, TaSiN, 및 TiAlN이 포함된다.
상기 확산 방지층이 형성된 후에, 상기 확산 방지층은 절연층으로 덮힌다. 이 절연층은 최초 절연층의 전도성 플러그 상부에 중심을 둔 제한된 부분이 남도록 사진공정에 의해 패턴된다. 상기 절연층의 이 제한된 부분의 측벽의 표면적은 이 제한된 부분의 치수가 적절히 선택되는 경우 커패시턴스를 대략적으로 결정한다.
다음, 바람직하게는 백금인 제 1 전도층이 이 제한된 부분의 측벽 상부에 증착된다. 선택적으로, 상기 전도층은 또한 상부를 덮도록 형성될 수 있다. 이는 커패시터의 하부 판으로서 기능할 것이다.
다음, 확산 방지층이 적절히 식각된다. 스택 커패시터의 절연층으로서 사용되는 적절한 절연물질층이 전도층 상부에 컨포말하게(conformally) 형성된다.
마지막으로, 상기 절연물질층의 상부에 바람직하게는 백금인 제 2 전도층이 증착됨에 의해 상기 커패시터가 완성된다. 상기 제 2 전도층은 커패시터의 제2(상부) 판을 형성하며, 통상적으로는 접지인 고정 전위로 정상적으로 유지된다.
장치의 양태에서 볼 때, 본 발명은 메모리 셀에 관한 것이다. 상기 메모리 셀은 하나의 전도도 타입이며, 트랜지스터를 형성하기 위하여 반대 전도도 타입의 중간 영역에 의해 이격된 제1 및 제2 영역을 상면의 일부분에 갖는 반도체 몸체와, 커패시터를 포함한다.
상기 커패시터는 상기 제1 영역 상부에 형성되며, 상기 제1 영역과 전기적 콘택트를 형성하는 전도성 플러그; 상기 전도성 플러그 상부에 놓이며 확산 방지층을 형성하는 전도층; 상기 전도성 플러그 상부에 위치하며 상기 확산 방지층 상부에 놓이는 절연층 부분; 상기 커패시터의 내부 판으로 기능하기 위하여 적어도 상기 절연층의 측벽상에 부착되며 상기 확산 방지층과 전기적으로 접촉하는 제 1 전도층; 상기 커패시터의 절연체로서 기능하기 위하여 상기 절연층 부분의 상부 및 측벽을 컨포말하게(conformally) 둘러싸는 절연물질층; 및 상기 커패시터의 외부 판으로 기능하기 위하여 상기 마지막으로 언급된 절연물질층의 상부에 컨포말하게 놓이는 제 2 전도층을 포함한다.
방법의 양태에서 보았을 때, 본 발명은 메모리 셀 형성 방법에 관한 것이다. 상기 메모리 셀 형성 방법은, 실리콘 몸체의 상면에 트랜지스터의 서로 이격된 소스 및 드레인 영역을 형성하는 단계; 상기 실리콘 몸체의 상기 상면의 상부에 절연체 코팅을 형성하는 단계; 상기 메모리 셀의 기억 노드로서 기능할 이격된 영역을 덮는 상기 절연체 코팅의 일부분에 본질적으로 수직인 측벽을 갖는 콘택트 홀을 형성하는 단계; 상기 마지막으로 언급된 이격된 영역에 전도성 플러그를 형성하기 위하여 전도체로 상기 콘택트 홀을 충진하는 단계; 상기 전도성 플러그 상부에 확산 방지층을 형성하는 단계; 상기 확산 방지층 상부에 절연층 부분을 형성하는 단계; 기억 커패시터의 내부 판으로 기능하기 위하여 적어도 상기 절연층 부분의 측벽에 걸쳐 제 1 전도층을 형성하는 단계; 상기 마지막으로 언급된 제 1 전도층 상부와 상기 절연층 부분의 상부에 상기 기억 커패시터의 절연층으로 사용되기에 적합한 절연물질층을 형성하는 단계; 및 상기 기억 커패시터의 외부 판으로 기능하기 위하여 상기 절연물질층 상부에 제 2 전도층을 형성하는 단계를 포함한다.
본 발명은 도면을 참조한 본 발명에 대한 상세한 설명에 의해 보다 잘 이해 될 수 있을 것이다.
도1은 요즘의 DRAM에서 여러모로 사용되는 종래 기술에 따른 통상의 메모리 셀 10을 도시한다. 메모리 셀 10은 반도체 소자가 단면으로 나타내진 개략 회로 형태로 도시되어 있다. 상기 셀은 제1 및 제2판 18a, 18b를 갖는 커패시터 18, 및 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)로도 알려진 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함한다. IGFET는 반도체 몸체(기판) 11에 형성되며, 기판 11의 일 부분에 의해 분리된 드레인 영역 12 및 소스 영역 13을 포함한다. 게이트 산화물로 표시된 절연층 14는 영역 12 및 영역 13을 분리하는 기판 11의 상기 부분을 도포한다. 도포층 14는 DRAM의 워드 라인과 결합되는 게이트 전도체 15이다. DRAM의 비트 라인에 결합되는 콘택트 16은 드레인의 적어도 일부분을 도포한다. 커패시터 18의 판 18a에 결합된 콘택트 17은 영역 13의 적어도 일부분을 도포한다. 커패시터 18의 판 18b는 통상적으로는 접지 19로 나타내진 고정 전위에 결합된다. 드레인으로 명명되었던 영역 12는 메모리 셀 10의 동작 부분 중에서 소스가 된다. 소스로 명명되었던 영역 12는 메모리 셀 10의 동작 부분 중에서 드레인이 된다. 통상적으로는 기판 11은 n 타입 전도도의 실리콘이며 영역 12 및 13은 p 타입 전도도를 갖는다. n 채널 트랜지스터용으로 기판 11은, n 타입 전도도의 영역 12 및 13을 갖는 p 타입 전도도를 갖는다. 비트 라인 및 워드 라인에 신호를 인가함에 의해, 2진 디지트가 커패시터 18에 쓰여지고 읽혀진다.
도2는 본 발명에 따른 하나의 메모리 셀을 수용할 정도로 충분히 큰 실리콘 몸체(기판) 20의 p 타입 부분의 단면도이다. 기판 20의 상면 21에는 기판 20의 일 부분에 의해 분리되며 트랜지스터의 드레인 및 소스를 형성하는 두 개의 n 타입 영역 20a 및 20b가 형성된다. 절연층 22a, 게이트 산화물은 영역 20a 및 20b 사이에 있는 기판 20의 상기 부분 상부에 놓이며 게이트 22b는 층 22a의 상부에 놓인다. 상면 21은 대체로, 통상적으로는 실리콘 산화물과 실리콘 질화물층의 조합인 절연 물질의 층 24로 덮혀져 있는 것으로 도시되며, 상기 절연물질층에는 비트 라인 및 워드 라인으로 기능하는 다양한 전도층(미도시)과 트랜지스터 단자를 이러한 라인들에 접속하는 콘택트 플러그(미도시)가 포함된다.
스택 커패시터로 명명된 커패시터는 층 24를 통해 영역 20a까지 연장되는 트랜치 23에 형성될 것이다.
도3은 영역 20a, 층 24, 및 콘택트 홀 23을 포함하는 도2의 구조의 일부분을 도시한다. 본 발명에 따른 스택 커패시터를 형성하기 위해서, 우선 기판 20의 영역 20a의 일부분을 노출시키 위해 절연층 24에 콘택트 홀 23이 형성된다. 바람직하게는, 이 콘택트 홀은 통상적으로 공지의 사진공정 패턴 기술에 의해 형성된 마스크의 제어에 의해 이방적으로 식각하는 반응성 이온 에칭(RIE)에 의해 형성되는 수직 측벽을 갖는다.
도4에서, 트랜지스터의 n 타입 영역 20a에 저 저항 접속을 형성하는 스택 커패시터가 형성되는 절연층 24의 일부분만이 도시되어 있다.
도4에 도시된 바와 같이, 이 콘택트 홀은 전도성 물질, 통상적으로는 n 타입 도핑 폴리실리콘으로 충진되어, 기판 20의 영역 20a에 대한 저 저항 전도성 콘택트 플러그 26을 형성한다. 통상적으로는 상기 충진을 확실히 하기 위해서, 절연층 24의 표면을 덮기에 충분한 폴리실리콘이 통상적으로 화학 기상 증착(CVD)에 의해 증착되며, 그 후 상기 표면은 화학적 기계적 연마(CMP)에 의해 본질적으로 충진물질만이 남도록 공지된 방식으로 평탄화된다.
다음, 도4에 도시된 바와 같이, 바람직하게는, 콘택트 플러그 26을 둘러싸는 영역이 통상적으로는 TaSiN과 같은 전도성 물질인 확산 방지층 27로 덮히며, 여기서 상기 확산 방지층은 n 타입 도팬트의 과도 확산 또는 폴리실리콘 충진물질로부터의 실리콘 이동(migration)을 제한하는 기능을 할 수 있다. 그 후, 이 방지층은 통상적으로 실리콘 산화물, 실리콘 질화물, 또는 실리콘 옥시나이트라이드의 하나인 절연층 28로 덮힌다.
다음, 도5에 도시된 바와 같이, 이 절연층 28은 본질적으로 콘택트 플러그 26에 중심을 두고 있으며 일반적으로 상기 플러그 보다 더 큰 단면을 갖는 층 28a로 트리밍(trimming)되며, 이는 상기 절연층의 측벽의 상기 표면적이 본질적으로 상기 커패시터의 판들의 표면적이 되기 때문이다.
다음, 도6에 도시된 바와 같이, 바람직하게는 백금인 제 1 전도층 29가 적어도 절연층 28a의 측벽 상에 형성된다. 최적으로는, 이하에서 설명되겠지만 도9에 도시된 바와 같이, 제 1 전도층은 또한 절연층 28a의 상부 표면도 덮도록 증착될 수 있다. 제 1 전도층 29를 단지 상기 측벽에 국한 시키는 것이 요구된다면, 상기 백금을 층 28a의 모든 노출된 표면상에 균일하게 증착하고, 그런 다음에 원하지 않는 부분을 이온 밀링(milling)에 의해 상기 백금을 공지의 방식으로 제거는 것이 종종 유리하다. 다음 도7에 도시된 구조가 남도록 상기 확산 방지층 27의 노출된 잔여물이 제거된다. 절연층 28a의 상기 측벽 상에 잔류하는 제 1 전도층 29는 도1에 도시된 스위칭 트랜지스터의 전류 단자에 접속될 커패시터의 하부 판으로서 기능할 것이다.
다음, 도8에 도시된 바와 같이, 커패시터 절연체로서 기능하는 절연물질층 30과 커패시터의 상부 판으로서 기능하는 제 2 전도층 31이 차례로 증착된다. 절연물질층 30은, 기억 커패시터용의 바람직한 높은 커패시턴스를 제공하기 위해서 바륨스트론튬티타네이트와 같은 높은 유전상수를 갖는 물질이어야 한다. 제 2 전도층 31은 바람직하게는 백금과 같은 높은 전도도를 가져야 한다. 컨택트 플러그와 커패시터 부분과의 임의의 부정렬의 발생을 방지할 수 있을 정도로 충분히 연장된 커패시터 절연층으로서 기능하는 절연물질층 30의 부분을 갖는 것이 일반적으로 바람직하다. 커패시터의 외부 판으로서 기능하는 외부층 31은 일반적으로 어레이의 다른 셀과 유사한 역할을 하기 위해서 칩 표면 상부로 연장될 것이다.
본 발명의 일 실시예에서, 콘택트 플러그 26의 상면 위의 스택 커패시터의 높이는 약 0.25 마이크론이며, 층 27의 두께는 약 200에서 500Å의 범위이며, 층 29의 수직 측벽 사이의 절연층 28a의 폭은 3 피처 크기(feature size)이며 층 28a의 깊이는 약 1 피처 크기가 된다.
도9는, 도7의 제 1 전도층 29가 층 29a로서 층 28a의 상부까지 연장된다는 점을 제외하고는 도8의 실시예와 매우 유사한 본 발명의 또다른 실시예를 도시한다. 제 1 전도층 29의 이러한 연장 29a는 스택 커패시터의 커패시턴스를 증가시킨다.
제 2 전도층 31이 통상적으로는 접지 전위에서 동작할 것이기 때문에, 접지에서 동작될 다른 층들은 접지에 접속될 것이다.
이상에서 설명된 본 발명의 실시예들은 단지 본 발명을 설명하기 위한 것이었음이 이해되어야 한다. 본 발명의 사상 및 범위를 벗어남 없이 다양한 수정이 가능하다. 예를들어, 층 28a, 29, 및 29a의 접착성을 향상시키기 위해, 실리콘 질화물층이 통상적으로 실리콘 산화물인 층 28a와 통상적으로 백금인 층 29 사이에 사용될 수 있다. 또한, 이들 언급된 물질이 아닌 다른 물질들이, 이러한 다른 물질들이 수행하는 특정 역할에 대해 중대한 특성들을 갖는 한, 위에서 언급된 물질들과 치환될 수 있다. 예를들어, 백금 대신, 이리듐, 구리 또는 금과 같은 금속들이 커패시터를 제조하는데 사용될 수 있다. 이와 유사하게 높은 유전상수를 갖는 다른 물질들이 바륨스트론튬티타네이트를 치환할 수 있다. 또한, 통상적으로 각각 본질적으로 정방형인 콘택트 플러그 및 층 28a의 단면 형태는 제조를 용이하게 하는데 바람직하게 선택될 수 있다.

Claims (12)

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  7. 삭제
  8. 메모리 셀을 형성하는 방법으로서,
    반도체 몸체의 상면에 트랜지스터의 서로 이격된 소스 및 드레인 영역을 형성하는 단계;
    상기 반도체 몸체의 상면의 상부에 절연체 코팅을 형성하는 단계;
    상기 메모리 셀의 기억 노드로서 기능할 이격된 영역을 덮는 상기 절연체 코팅의 일부분에 본질적으로 수직인 측벽을 갖는 콘택트 홀을 형성하는 단계;
    상기 마지막으로 언급된 이격된 영역에 전도성 플러그를 형성하기 위하여 전도체로 상기 콘택트 홀을 충진하는 단계;
    상기 전도성 플러그 상부에 확산 방지층을 형성하는 단계;
    상기 확산 방지층 상부에 절연층 부분을 형성하는 단계;
    기억 커패시터의 내부 판으로 기능하기 위하여 적어도 상기 절연층 부분의 측벽의 상부에 제 1 전도층을 형성하는 단계;
    상기 마지막으로 언급된 상기 제 1 전도층 상부와 상기 절연층 부분의 상부에 상기 기억 커패시터의 절연층으로 사용되기에 적합한 절연물질층을 형성하는 단계; 및
    상기 기억 커패시터의 외부 판으로 기능하기 위하여 상기 절연물질층 상부에 제 2 전도층을 형성하는 단계를 포함하는 것을 특징으로 하는,
    메모리 셀 형성 방법.
  9. 제 8 항에 있어서, 상기 콘택트 홀이 수직 측벽을 갖도록 형성되며, 상기 커패시터의 상기 판들을 형성하는 상기 두 전도층들 각각은 백금으로 이루어진 것을 특징으로 하는, 메모리 셀 형성 방법.
  10. 제 8 항에 있어서, 상기 확산 방지층은 TiN, TaSiN, 및 TiAlN으로 이루어진 군(group)에서 선택된 물질로 이루어진 것을 특징으로 하는, 메모리 셀 형성 방법.
  11. 제 9 항에 있어서, 상기 절연물질층은 바륨스트론튬티타네이트인 것을 특징으로 하는, 메모리 셀 형성 방법.
  12. 제 8 항에 있어서, 상기 반도체 몸체는 실리콘이며, 상기 전도성 플러그는 폴리실리콘이며, 상기 두 전도층들 각각은 백금으로 이루어지며, 상기 절연물질층은 바륨스트론튬티타네이트이며, 상기 확산 방지층은 TiN, TaSiN, 및 TiAlN에서 선택된 물질인 것을 특징으로 하는 메모리 셀 형성 방법.
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