KR100624872B1

KR100624872B1 - 다이나믹 랜덤 액세스 메모리

Info

Publication number: KR100624872B1
Application number: KR1019990064447A
Authority: KR
Inventors: 칼 래든스; 울리케 그뤼닝; 존 드브로쎄; 잭 만델만
Original assignee: 인피니언 테크놀로지스 노쓰 아메리카 코포레이션; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-12-29
Filing date: 1999-12-29
Publication date: 2006-09-19
Also published as: CN1262527A; CN1161841C; KR20000048463A; EP1017095A3; US6255683B1; JP2000196045A; EP1017095A2

Abstract

반도체 몸체 내에 형성된 메모리 셀은 저장 캐패시터로서 폴리실리콘 충전물을 가진 수직 트렌치부와 상기 트렌치부의 측벽들내에 형성된 소스, 상기 반도체 몸체의 정상부 표면과 공통되는 표면을 가지고 상기 반도체 몸체 내에 형성된 드래인을 가지고, 또한 수직 및 수평 부분을 모두 포함하는 채널 영역 및 상기 트렌치부의 상부 부분내에 존재하는 폴리실리콘 게이트를 가진다. 제조 공정은 저장 노드 역할을 하는 폴리실리콘 충전물 부분의 정상부의 절연 산화물 층 및 게이트 도체부 역할을 하는 폴리실리콘 충전물 부분을 제공한다.

Description

다이나믹 랜덤 액세스 메모리{DYNAMIC RANDOM ACCESS MEMORY}

도 1∼14는 반도체 몸체(예를 들면, 단결정 실리콘 웨이퍼) 일부의 단면도로서, 본 발명에 따른 DRAM 에 사용하기 위한 한 쌍의 메모리 셀들의 형성을 단계별로 도시한 것이다.

도면의 비율은 대략적인 것이며, 트렌치의 배경선은 실제적인 단면을 도시하지 않으며, 다른 개구(opening)들은 도시되지 않았다.

*도면의 주요 부분에 대한 부호의 설명*

12 : 표준 PAD 층 14 : 수직 트렌치

16 : 산화 방지층 20 : 실리콘 이산화물층

24 : TTO 층 28 : 게이트 유전체

30 : 게이트 42 : 드래인

43 : 소스 44 : 접촉 영역

본 발명은 다이나믹 랜덤 액세스 메모리(DRAM)에 관한 것이며, 특히 메모리 셀들의 어레이가 행과 열로 배치되며, 각 메모리 셀이 저장 캐패시터와 직렬인 스위치를 포함하여 비트들이 상기 스위치의 제어하에 판독되고 기록되는 반도체 칩(몸체)을 포함하는 DRAM 에 관한 것이다.

저장을 위한 캐패시터와 직렬인 스위치를 사용하는 종류의 DRAM 은 모든 집적 회로들중에서 가장 중요하다. DRAM의 계속적인 경향은 단일 칩내에 저장된 메모리 셀들의 갯수를 증가시키는 것이고 현재 수백만에 달하며 계속 증가되고 있는 추세이다.

반도체 칩의 크기를 제한하면서 DRAM 의 용량을 증가시키기 위하여 상기 어레이의 개별적인 메모리 셀들의 크기를 감소시키는 것이 바람직하다. 통상적인 메모리 셀은 스위치 및 캐패시터로서, 절연된 게이트 전계 효과 트랜지스터 (insulated gate field effect transistor;IGEF)로 공지된 n-채널 금속 산화물 반도체 트랜지스터(metal oxide semiconductor transistor;MOSFET)를 사용한다. 칩내의 깊은 수직 트렌치로서 형성되고, 인접한 트랜지스터와 직렬로 연결된 저장 캐패시터의 사용은 매우 광범위하다. 상기의 경향과 관련하여, 단일 반도체 칩내에 형성된 셀들의 갯수를 매우 증가시키기 위하여 상기 트렌치의 정상부에 형성된 수직 트랜지스터를 사용하는 경향으로 흐르고 있다.

수직 트렌치 저장 캐패시터 및 수직 트랜지스터를 모두 사용하는 메모리 셀에서 발생되는 문제는 상기 저장 캐패시터 및 트랜지스터 사이의 필요한 절연을 편리하게 제공하는 문제이다.

본 발명의 한 면은 폴리실리콘-충전 수직 트렌치내에 저장 노드가 위치하고 상기 트렌치의 측벽을 따라 트랜지스트의 일부를 위치시키는 방식으로 상기 저장 캐패시터 및 트랜지스터 사이에 더욱 우수한 유전체 절연을 가져오는 메모리 셀을 반도체 몸체내에 형성하는 방법에 관한 것이다. 다수의 상기 셀들이 동시에 반도체 몸체에 형성되어 DRAM 을 형성시킨다.

상기 공정에 있어서 가장 중요한 요소는, 저장 노드와 트랜지스터의 게이트 전극을 절연시키기 위하여 상기 트렌치의 정상부에서의 추가적인 실리콘 산화물 층의 성장을 위한 산화 장벽으로서 노드 유전체 층을 사용하는 것이다. 또다른 중요한 요소는, 게이트 도체와 저장 노드의 더욱 양호한 분리를 위해 실리콘 산화물로 채워진 상승된(raised) 얕은 트렌치의 사용이다.

예시적인 실시예에서, 반도체 몸체(예를 들면, 단결정 실리콘 몸체(기판))내에 형성된 깊은 수직 트렌치가 형성되고, 이후에 비교적 두꺼운 LOCOS 타입 칼라부(collar)가 산화물 칼라부를 포함하는 상기 트렌치의 벽들 위의 실리콘 질화물 저장 노드 유전층 및 트렌치의 상부를 따라 형성된다. 상기 트렌치는 그후 도핑된 폴리실리콘으로 충전되고 함몰부는 상기 충전부의 정상부에 형성된다. 잔류 폴리실리콘 충전물의 정상부는 산화되어 트렌치 폴리실리콘 충전물의 정상부 위에 산화물층(트렌치 정상부 산화물)을 형성한다. 반도체 몸체는 모든 유전층의 트렌치의 정상부의 측벽들을 노출시키고 또한 트렌치의 폴리실리콘 충전물의 정상부를 감싸는 산화물 칼라부의 부분을 에칭시키지만 상기 폴리실리콘 충전물의 정상부에 고정된 트렌치 정상부 산화물층의 부분을 남기는 습식 등방성 에칭(wet isotropic etch)에 노출된다. 상기 고정된 트렌치 정상부 산화물층의 측부를 둘러싸기 위해 트렌치를 포함하는 웨이퍼의 정상부 위로 도핑된 실리콘의 층을 증착한다. 상기 벽층은 트렌치의 도핑된 폴리실리콘 충전물을 연결하는 도체 스트랩(strap)을 제공할 것이며, 수직 트랜지스터의 소스는 상기 트렌치의 측벽들 따라 형성될 것이다. 둘러싸고 있는 실리콘 층은 상당수 벗겨져 트렌치 폴리실리콘 충전물의 정상부위의 산화층의 측부를 둘러싸는 트렌치의 측벽상의 일부만을 남기게 된다. 이것은 전술한 역할을 수행한다. 트렌치 정상부 산화물을 포함하는 반도체 몸체위에 성장된 새로운 산화물 층이 존재한다. 상기 새로운 산화물 층은 수직 트랜지스터의 게이트 유전체 역할을 하여, 트렌치의 상부 부분을 충전하기 위해 반도체 몸체의 정상부 위에 현재 증착된 도핑된 폴리실리콘과 전술한 링크 실리콘 부분을 절연시킨다. 상기 새로운 폴리실리콘 층은 수직 트랜지스터의 게이트 및 게이트 도체를 제공한다. 상기 게이트 도체 폴리실리콘 층은, 상기 DRAM 의 메모리 셀들 사이의 절연을 제공할 실리콘 산화물로 충전될 얕은 트렌치에 공간을 제공하기 위해 패턴화된다.

상기 공정의 나머지는 종래 기술의 얕은 트렌치 절연에서 사용되는 것과 동일하다. 상기 트랜지스터의 드래인은 트렌치에 인접한 단결정 실리콘내에 형성되고, 소스와 드래인 사이의 채널은 트렌치의 측벽에 따른 벌크(bulk) 단결정 실리콘의 수직 부분, 및 단결정 실리콘의 정상부 표면의 수평 부분을 모두 포함한다.

어떤 면에서 볼 때, 본 발명은 반도체 몸체내의 트랜지스터 및 저장 캐패시터를 사용하는 종류의 다이나믹 랜덤 액세스 메모리에 사용하기 위한 메모리 셀에 관한 것이다. 상기 메모리 셀은 비교적 깊은 트렌치 및 트랜지스터를 포함한다. 상기 트렌치는 도핑된 폴리실리콘으로 충전되고, 유전층에 의해 반도체 몸체와 절연되고, 그리고 메모리 셀의 저장 노드 역할을 하는 깊은 부분을 포함하는 실질적으로 수직측벽을 가지며, 상기 폴리실리콘 충전물은 정상부에 산화물 층을 포함한다. 트랜지스터는 반도체 몸체의 부분인 드래인 영역, 및 트렌치의 더욱 깊은 부분의 폴리실리콘 충전물의 정상부의 측벽을 따라 반도체 몸체 내부에 배치된 소스 영역, 및 수직 및 수평 부분들을 포함하는 깊은 트렌치의 측벽 및 반도체 몸체의 정상부 표면을 따라 소스 및 드래인 영역 사이에 연장된 채널 영역, 및 트렌치의 상부 부분을 충전하고, 트렌치의 더욱 깊은 부분의 폴리실리콘 충전물의 정상부에 형성된 유전층에 의해 트렌치 몸체의 더욱 깊은 부분의 도핑된 폴리실리콘과 전기적으로 절연되는 도핑된 실리콘 게이트 도체부, 및 트랜지스터의 게이트 유전체의 일부로서 형성된 유전층을 포함한다.

본 발명은 도면을 참조하여 하기의 상세한 설명을 통해 더욱 용이하게 이해될 수 있을 것이다.

도 1 은 본 발명에 따른 한 쌍의 메모리 셀들로 형성된 반도체 몸체(예를 들면, 실리콘 웨이퍼, 기판)[10]의 일부를 도시한 것이다. 공지된 바와 같이, DRAM 구조에서, 다수의 DRAM 들의 기본적인 구조들로 먼저 형성된 비교적 큰 실리콘 웨리퍼로 처리된 제품의 사용은 일반적이다. 상기 제품은 그 후 각각 1 이상의 DRAM 들을 수용할 다수의 분리된 실리콘 칩들로 절단된다. 반도체 몸체의 한정된 부분들에 대해 상기 DRAM 을 형성하는 공정을 논의하는 것이 편리할 것이다.

기술된 예시적인 실시예에서, 정상부 표면[10a]를 포함하는 반도체 몸체[10](예를 들면 단결정 실리콘 웨이퍼)로부터 시작된다. 반도체 몸체[10]에 형성된 메모리 셀들은 스위치로 n-채널 MOSFET들을 사용한다. 일반적으로 메모리에서 비트들을 기록하고 판독하는데 필요한 보조적인 회로들은, 메모리 셀 어래이들이 형성되고 상기와 같은 회로 엘리먼트들이 n-타입 전도성 도핑의 표면 웰(well)들에 형성될 중심 어래이 영역을 감싸는 주변 영역들에 형성될 것이다.

당업계에 공지된 바와 같이, 반도체 몸체들로 시작할 때 다른 모양들을 사용할 수 있다. 반도체 몸체는 일정하게 도핑된 반도체 기판, 반도체 기판상의 실리콘 에피택셜 층 또는 절연층, 또는 다른 전도성의 반도체 기판내의 특정 전도성으로 형성된 웰일 수 있다. 메모리 셀들에 있어서 스위치들로서 p-채널 MOSFET 들을 사용하는 것이 가능하다.

예시되는 공정은 반도체 몸체[10]내의 분리된 깊은 수직 트렌치들[14]의 형성으로 시작된다. 결국, 반도체 몸체[10]의 정상부 표면[10a]은 표준 PAD 층[12]로 덮혀진다. 상기 PAD 층[12]은 일반적으로 실리콘 산화물의 얇은 하부층 및 실리콘 질화물 질화물의 두꺼운 상부층을 포함하는 다중층이다.

PAD 층[12]은 비교적 깊은 트렌치들[14]이 형성되는 하부 실리콘을 노출시키기 위해 패턴화된다. 트렌치[14]는 일반적으로 이방성 반응 이온 에칭(anisotropic reactive ion etching;RIE)에 의해 형성되어 수직 측벽들을 가지게 된다. 트렌치[14]가 형성된 후, 트렌치의 측벽들은 적합한 유전체, 일반적으로 실리콘 질화물의 산화 방지층[16]으로 라이닝된다. 그후 트렌치[14]는 적합한 저항물[18]로 충전되고 상기 저항물은 트렌치[14]의 정상부의 측벽들만 노출되게 남겨지도록 함몰된다. 상기 결과는 도 1 에 도시되어 있다. 반도체 몸체[10]는 p-타입 전도성 실리콘으로 구성되는데 상기 실리콘의 정상부 표면[10a]은 패턴화된 PAD 층[12]으로 덮혀져 트렌치[14]를 형성하는데, 상기 트렌치의 측벽들이 유전층[16]으로 덮혀지고 저항물[18]로 부분적으로 충전된다.

다음으로, 트렌치[14]의 노출된 측벽상의 유전층[16]은 에칭으로 벗겨지고, 트렌치[14]에 여전히 묻혀있는 저항체[18]는 적절한 방식으로 도 2 에 도시된 바와 같이 제거된다. 실리콘 이산화물 층[20]은 트렌치의 하부 영역의 방지층[16]에 의해 마스킹(masking)된 트렌치의 상부 영역에서 열적 산화에 의해 성장된다. 이것은 트렌치[14]의 상부 부분의 측벽들이 비교적 두꺼운 실리콘 산화물 칼라부[20]로 덮혀지고 상기 트렌치[14]의 나머지 부분들은 비교적 얇은 유전층[16]으로 덮혀지도록 한다. 포토리지스트(photoresist)[18]에 의해 덮혀져 있었던 실리콘 질화물 방지층[16]의 나머지들은 제거된다. 다음으로, 형성된 저장 캐패시터의 노드 유전층으로서 사용하기 적합한 층[21]이 도 3에 도시된 바와 같이 트렌치[14]의 벽들위에 형성된다. 상기 층[21]은 일반적으로 실리콘 산화물 층 및 실리콘 질화물 층의 조합이다.

트렌치[14]는 n-타입 도핑된 폴리실리콘[22]으로 충전된다. 일반적으로 이런 목적을 위해, 트렌치[14]는 과충전되고 그후 반도체 몸체[10]의 정상부 표면[10a]은 PAD 층[12]을 에칭 정지부로서 사용하여 평탄화된다. 일반적으로 상기 평탄화는 화학적 기계 연마(chemical mechanical polishing;CMP)에 의해 행해진다. 상기 트렌치[14]가 충전되고 평탄화된 후, 반응 이온 에칭 또는 건식 에칭이 사용되어 트렌치의 폴리실리콘 충전물[22]의 정상부에 함몰부[23]를 형성한다. 상기 결과는 정상부에서 함몰된 것으로 도시된 폴리실리콘 충전물[22]과 함께 도 4 에서 도시된다. 층[21]은 함몰부[23]내의 칼라 층[20]위에 증착된 채 남아 있다.

이 시점에서, 트렌치의 폴리실리콘 충전물[22]의 정상부는 산화 분위기내에서 반도체 몸체[10]를 가열함으로써 바람직하게 산화되어 트렌치 정상부 산화물(trench top oxide;TTO) 층[24]을 도 5 에 도시되는 바와 같이 형성한다. 잔류 실리콘 질화물[21]은 상기 산화동안 트렌치[14]의 충전되지 않은 정상부의 측벽들을 보호하는 역할을 한다.

반도체 몸체[10]는 습식 에칭을 겪게 되는데, 상기 에칭은 실리콘 질화물 및 실리콘 산화물 모두를 에칭할 수 있어 노출된 실리콘 산화물 및 실리콘 질화물을 에칭하여 도 6 에 도시된 결과를 가져 올 수 있는데, 상기 도면에는 칼라부[22]의 정상부가 제거된 트렌치[14]의 상부 측벽 부분[14a]을 따라 노출된 반도체 몸체[10]가 도시되어 있다. 또한 폴리실리콘 충전물[22]의 측벽들의 정상부[25] 또한 노출되어 있다. 에칭에 의해 높이가 감소된 TTO 층[24]은 여전히 트렌치 폴리실리콘 충전물[22]의 정상부에 잔류하는 부분[24a]을 가진다. 상기 폴리실리콘 충전물[22]의 측벽들의 정상부[25]는, 캐패시터의 저장 노드인 트렌치에 잔류하는 폴리실리콘 충전물[22]과, 트렌치[14]의 측벽[14a]에 형성될 수직 트랜지스터 사이의 낮은 저항 연결을 제공하는데 사용될 것이다.

이런 목적을 위해, 반도체 몸체[10]는, 트렌치[14]의 노출된 표면들을 포함하는 반도체 몸체[10]의 노출된 표면들 위에 n-도핑된 폴리실리콘 층[26]을 증착하기 위해, 저압 화학적 기상 증착법(low pressure chemical vapor deposition;LPCVD) 공정에 노출된다. 상기 결과는 도 7 에 도시되어 있다. 도시되는 바와 같이, 층[26]은 이전에 노출된 표면[25]에서 폴리실리콘 충전물과 접촉하는 스트랩 부분[26a]을 포함한다.

도 8 에서 도시하는 바와 같이, 그후 반도체 몸체[10]는 다른 등방성 에칭 공정에 의해 노출된 실리콘 층[26]의 대부분을 제거하지만 이전에 노출된 표면[25]에서 폴리실리콘 충전물과 접촉하는 스트랩 부분[26a]은 남기게 된다.

상기 진하게 도핑된 n+ 타입의 스트랩 부분[26a]은, 다음 공정에서 발생될 가열중에, n 타입 도펀트(dopant)를 제공하는데, 상기 도펀트들은 밖으로 확산되고 단결정 실리콘내에 형성될 트랜지스터의 n+ 타입 전도성 소스 영역[43](도 14에 도시)을 형성한다. 도 9에서와 같이, 표면[10a]상의 잔류 PAD 층[12]이 제거되어 하부 실리콘을 노출시키고, 실리콘 산화물[28]의 층은 평면 정상부 표면[10a] 및 노출된 트렌치 측벽들 및 정상부 트렌치 산화물[24a]을 포함하는 반도체 몸체[10]의 노출된 표면위에 형성된다. 상기 산화물 층[28]은 트렌치[14]의 주위를 따라 형성될 수직 트랜지스터의 게이트 유전체를 제공하기 위해 설계되고, 또한 상기 TTO 층[24]의 잔류 부분[24a]에 의해 제공된 전기적 절연에 가산된다.

형성될 수직 트랜지스터의 게이트 도체부(게이트)로서 사용되기 적합한 진하게 도핑된 폴리실리콘[30]의 층 및 실리콘 질화물[32]의 층이 도 10 에서 도시하는 바와 같이 차례로 상기 표면위에 증착된다. 상기 층의 도핑은 트랜지스터의 게이트 전극 역할을 폴리실리콘 층[30]에 적절하게 선택된다. 상기 폴리실리콘 층[30]은 일반적으로 각 깊은 트렌치 위에 대략적으로 중심을 가지는 오목한 부분[32a]을 가지고, 상기 오목한 부분은 정합 제어 목적으로 유용하게 사용될 수 있다.

실리콘 질화물 층[32]은 그 후 반도체 몸체[10]의 중심 부분들에 형성되는 두개의 셀들을 서로 절연하기 위하여 사용할 실리콘 산화물[36]이 충전되는 반도체 몸체[10]의 중심 부분을 노출시키고 2 개의 초기 트렌치들[14]의 양쪽 측면들상 반도체 몸체[10]의 부분을 노출시키도록 패턴화된다. 도 11 에 도시된 바와 같이, 2 개의 초기 깊은 트렌치들[14]위의 중심에 위치된 절연 트렌치[34]가 형성되었다. 트렌치[34]는 2 개의 초기 트렌치들[14]의 양측면에 일부[34a]를 가진다. 실제로, 상기 도면에는 도시되지 않았지만, 상기 트렌치[34]는 상기 어레이내의 모든 깊은 트렌치들[14]을 서로 서로 절연시키는 연속적인 트렌치이며, 상기 트렌치 일부[34a]는 깊은 트렌치[14]의 인접한 쌍(미도시)과 한 쌍의 초기 깊은 트렌치들[14]을 절연시킬 상기 트렌치[34]의 일부이다.

트렌치 절연을 제공할 실리콘 산화물[36]은 반도체 몸체[10]의 표면[10a]위에 증착되고 상기 PAD 층[32]상의 CMP 정지부에 의해 평탄화되어 연속적인 트렌치[34]내에 실리콘 산화 충전물[36]을 제공하여 도 12 에서 도시되는 구조를 이루게 된다.

실리콘 질화물 층[32]을 제거하여 하부 폴리실리콘[30]을 노출시키고, 그후 트랜지스터의 열(row)의 각 게이트 도체부를 상호 연결하는 워드 라인 역할을 할 표면위에 도체 층[38]이 증착된다. 바람직하게는, 상기 워드 라인 도체는 텅스텐 또는 백금 규화물과 같은 금속 규화물이다. 상기 도체층[38]은 그후 실리콘 질화물 층[40]으로 덮혀져 도 13에 도시되는 구조를 제공한다.

실리콘 질화물 층[40] 및 도체부[38]은 그후 리소그라피에 의해 패턴화되고 에칭된다. 통상적인 형태로, 반도체 몸체[10]의 정상부 표면[10a]에 트랜지스터의 n+ 타입 전도성 드래인 영역[42]이 형성되어 도 14 에서와 같이 트랜지스터가 완성된다. 2 트랜지스터 각각은 n+ 타입 전도성 소스[43](실리콘 n+ 타입 부분[26a]에서 형성된), 게이트 유전체[28], 게이트[30], 및 드래인 영역[42]을 포함한다. 분리된 접촉 영역[44]은 각 드래인 영역[42]에 연결된다. 영역[44]은 각각 별도의 비트 라인에 연결된다. 반도체 몸체[10]가 다양한 공정 동안 겪는 가열은, TTO 층[24]의 잔류 부분[24a] 위의 실리콘 산화물 층[28]의 부분 위에 연장될 수 있도록 n+ 타입 영역의 경계선을 효과적으로 연장시키기 위하여 n+ 타입 소스 영역[26a]의 밖으로 도우너(donor) 도펀트의 충분한 확산을 제공하도록 이루어 질 수 있다. 또한, 드래인 영역[42]은 실제적으로 상기 공정의 다양한 초기 단계들에서 적소에 위치될 수 있다. 상기 과정의 나머지 부분들은 통상적인 것들이다. 일반적으로 반도체 몸체[10]의 표면 위를 지나는 비트 및 워드 라인들, 및 접촉 플러그 및 비트 및 워드 라인들 사이의 상호 연결에 사용되는 다양한 접촉 플러그를 절연시키기 위하여 사용되는 다수의 유전체 층이 제공된다.

도 14 에서, 저장 캐패시터의 제 2 플레이트를 형성하는데 사용될 수 있는 선택적인 n+ 타입 전도성 층[47]이 도시된다.

저장 노드가 수직 트렌치[14]의 더욱 깊은 부분의 도핑된 폴리실리콘 충전물[18]에 의해 형성되고, 트랜지스터 스위치의 소스[43]가 트렌치의 중간 부분에서 측벽내에 형성되고, 트랜지스터 드래인[42]이 반도체 몸체[10]의 정상부 표면[10a]에 형성되고, 그리고 트랜지스터의 채널이 트렌치의 측벽 부분을 따라 부분적으로 소스[43] 및 드래인[42] 사이로 연장되고, 반도체 몸체의 정상부 표면[10a]을 따라 부분적으로 연장되는 메모리 셀이 만들어졌다. 상기 트렌치의 폴리실리콘 저장 노드의 유전체 절연은 초기 TTO 층[24]의 부분[24a] 및 부가된 유전층[28]에 의해 형성된다.

상기 적용예에서, 당업계의 일반적인 실무에 따라, 저장 노드에 연결된 트랜지스터의 영역이 소스 영역으로 기술되었지만, 동작시 소스 및 드래인 영역은 판독 및 기록 동작에서 반대의 역할을 한다.

기술된 실시예들은 본 발명의 원리들을 기술하기 위한 목적이며, 본 발명의 본질을 벗어나지 않으면서 다양한 변형들이 가능하다. 특히, 본 발명의 특징은, 트렌치의 폴리실리콘 충전물 및 게이트 도체부 사이의 유전층을 종래 기술의 공정에서 제공하던 것보다 더욱 두꺼운 유전층으로 제공하는 공정에 있다.

상기 저장 캐패시터 및 트랜지스터 사이의 절연을 편리하게 제공한다.

Claims

반도체 몸체내의 트랜지스터 및 저장 캐패시터를 사용하는 종류의 다이나믹 랜덤 액세스 메모리에 사용하기 위한 메모리 셀로서,

도핑된 폴리실리콘으로 충전된 깊은 부분을 포함하는 수직 측벽들을 가진 비교적 깊은 트렌치부로서, 유전층에 의해 상기 반도체 몸체와 절연되고 상기 메모리 셀의 저장 노드 역할을 하고, 그리고 상기 폴리실리콘 충전물은 정상부에 산화층을 포함하는 상기 비교적 깊은 트렌치부; 및

상기 반도체 몸체의 부분인 드래인 영역, 상기 트렌치부의 더욱 깊은 부분의 상기 폴리실리콘 충전물의 정상부에서 측벽을 따라 상기 반도체 몸체내에 놓이는 소스 영역, 수직 및 수평 부분을 포함하는 상기 반도체 몸체의 정상부 표면 및 상기 깊은 트렌치부의 측벽을 따라 상기 소스 및 드래인 영역들 사이로 연장된 채널 영역, 및 상기 트렌치의 상부 부분을 충전시키고, 상기 트렌치부의 더욱 깊은 부분내의 상기 폴리실리콘 충전물의 정상부에 형성되었던 유전층 및 상기 트랜지스터의 상기 게이트 유전체의 일부로서 형성되었던 유전층에 의해 상기 트렌치부의 더욱 깊은 부분내의 도핑된 폴리실리콘과 전기적으로 절연된 도핑된 실리콘 게이트 도체부를 포함하는 트랜지스터

를 포함하는 다이나믹 랜덤 액세스 메모리에 사용하기 위한 메모리 셀.
저장 캐패시터와 직렬인 스위치 트랜지스터를 포함하는 메모리 셀을 형성하는 방법으로서,

실리콘 산화물의 하부층과 실리콘 질화물의 상부층을 포함하는 2중 층을 단결정 실리콘 층의 정상부 표면위에 형성하는 단계;

상기 실리콘 층의 일부를 노출시키기 위하여 상기 2중 층을 패턴화하는 단계;

반응성 이온 에칭에 의해 상기 단결정 실리콘 층 내에 수직 측벽들을 가지는 깊은 트렌치부들을 형성하는 단계;

상기 트렌치부들의 벽들 위에 실리콘 질화물 방지층을 형성하는 단계;

상부 부분은 충전시키지 않은 채 상기 트렌치부들을 저항 물질로 부분적으로 충전하는 단계;

상기 트렌치부의 상기 단결정 실리콘 벽들을 노출시키기 위하여 상기 트렌치부의 충전되지 않은 상부 부분의 상기 벽들에서 상기 실리콘 질화물을 제거하는 단계;

상기 트렌치부의 상기 노출된 단결정 실리콘 벽들 위로 비교적 두꺼운 칼라부 산화물 층을 성장시키는 단계;

상기 트렌치부의 상기 측벽들에서 상기 잔류 방지층을 제거하는 단계;

상기 저장 캐패시터의 유전층으로서 사용하기 적합한 상기 트렌치부의 벽들위에 실리콘 질화물 층을 성장시키는 단계;

상기 트렌치부를 도핑된 폴리실리콘으로 충전하는 단계;

상기 폴리실리콘 충전물의 레벨 위로 노출된 상기 칼라부 산화물의 부분을 남긴 채, 상기 칼라부 산화물의 중간 지점의 레벨에 상기 폴리실리콘 충전물의 높이가 맞도록 상기 폴리실리콘 충전물의 정상부에 함몰부를 형성하는 단계;

상기 트렌치의 상기 도핑된 폴리실리콘의 정상부 위에 산화물 층을 형성하는 단계;

상기 함몰부의 상기 측벽들을 따라 단결정 실리콘을 노출시키기 위해 상기 트렌치부내의 상기 폴리실리콘 충전물의 정상부 주위로 함몰부를 형성하기 위하여 상기 칼라부 산화물 및 상기 산화물 층을 에칭하는 단계;

상기 트렌치부의 상기 폴리실리콘 충전물 및 상기 단결정 실리콘 층을 연결하는 스트랩 부분을 형성하기 위하여 도핑된 실리콘으로 상기 함몰부를 충전하는 단계;

상기 트렌치부의 상기 노출된 상부 부분, 상기 트렌치부의 정상부의 상기 산화물 층의 정상부, 및 상기 스트랩 부분의 위에 유전층을 형성하는 단계 -, 상기 유전층은 상기 트랜지스터의 게이트 유전층으로서 사용하기 적합한 부분을 포함하는 단계 -;

상기 트랜지스터의 게이트 및 게이트 도체부로서 사용하기 적합한 도핑된 폴리실리콘으로 상기 트렌치부의 빈 상부 부분을 충전하는 단계 및 상기 도핑된 폴리실리콘을 상기 단결정 실리콘의 상기 산화물 층으로 덮혀진 표면 위로 연장하는 단계;

상기 메모리 셀들을 서로 분리시키는데 적합한 얕은 트렌치부들을 형성하기 위하여 상기된 도핑된 폴리실리콘 층을 패턴화하는 단계; 및

상기 깊은 트렌치부의 상기 영역에 인접한 상기 트랜지스터의 상기 드래인으로서 사용하기 적합한 영역을 상기 단결정 실리콘 층내에 형성하여, 상기 스트랩 실리콘 부분에서 상기 단결정 실리콘으로 확산에 의해 형성된 소스 영역과 상기 드래인 영역 사이에 트랜지스터의 채널이 형성되도록 하는 단계

를 포함하는 저장 캐패시터와 직렬인 스위치 트랜지스터를 포함하는 메모리 셀 형성 방법.
제 2 항에 있어서, 상기 실리콘 층의 상기 단결정 정상부 표면은 소정의 전도성 타입이고, 상기 실리콘 층에 형성된 상기 드래인 영역은 상기 정상부 표면과 반대의 전도성 타입이고, 상기 실리콘 스트랩 층은 상기 정상부 표면과 반대의 전도성 타입이고, 그리고 상기 깊은 트렌치부의 상기 더욱 깊은 부분내의 상기 실리콘 충전물은 상기 정상부 표면과 반대의 전도성 타입인 것을 특징으로 하는 저장 캐패시터와 직렬인 스위치 트랜지스터를 포함하는 메모리 셀 형성 방법.
저장 캐패시터와 직렬인 트랜지스터를 가지는 다이나믹 랜덤 액세스 메모리를 제조하기 위한 방법으로서,

하니의 전도성 타입의 단결정 실리콘 층내에 수직 측벽들을 가진 비교적 깊은 트렌치부를 형성하는 단계;

상기 트렌치부의 상기 벽들위에 유전층을 형성하는 단계;

상기 트렌치부의 상부 부분의 상기 측벽들 위에 비교적 두꺼운 산화물 층을 형성하는 단계;

상기 트렌치부의 상기 정상부의 상기 측벽들을 노출시키기 위하여 상기 단결정 실리콘 층의 것과 반대의 전도성 타입으로 도핑된 폴리실리콘으로 상기 트렌치부를 부분적으로 충전하는 단계;

상기 트렌치부의 상기 폴리실리콘 충전물 위에 정상부 산화물 층을 형성하는 단계;

상기 트렌치부내의 상기 폴리실리콘 충전물의 상부 부분의 상기 측벽들을 노출시키기 위하여 상기 폴리실리콘 충전물의 상부 레벨 이하로 상기 비교적 두꺼운 산화물 칼라부를 에칭하는 단계, 및 상기 단결정 실리콘 층 및 상기 트렌치부의 상기 상부 부분의 상기 노출된 측벽 사이에 공간을 형성하기 위해 상기 정상부 산화물 층의 측벽 부분을 에칭하는 단계;

상기 트렌치부의 상기 상부 부분의 상기 노출된 측벽 및 상기 단결정 실리콘 층 사이의 상기 공간을 충전하는 것을 포함하는 상기 트렌치부의 미충전된 부분내에 도핑된 폴리실리콘의 층을 증착하는 단계;

상기 단결정 실리콘 층에 상기 폴리실리콘 충전물을 연결하는 도체 스트랩 역할을 하기 위해, 상기 공간내에 증착된 상기 도핑된 폴리실리콘의 부분만을 남기도록 상기 마지막 증착된 폴리실리콘 층을 에칭하는 단계 -, 상기 공간내에 증착된 상기 도핑된 폴리실리콘내의 도펀트들은 상기 단결정 실리콘 층내로 확산되어 상기 트랜지스터의 소스를 형성함 -;

상기 단결정 층의 표면의 수평 부분, 상기 트렌치부의 상기 측벽들에 따라 상기 소스의 영역까지의 수직 부분, 및 상기 정상부 트렌치 산화물 층을 포함하는 상기 트렌치부의 상기 폴리실리콘 충전물의 상기 정상부 위에 연장된 수평 부분을 가지는 게이트 유전층을 형성하는 단계;

상기 2 수평 부분들 및 수직 부분을 포함하는 상기 게이트 유전층 위에 도핑된 폴리실리콘 층을 형성하는 단계; 및

상기 게이트 유전층의 상기 제 1 수평 부분에 인접한 상기 단결정 층 내에 드래인 영역을 형성하는 단계

를 포함하는 저장 캐패시터와 직렬인 트랜지스터를 가지는 다이나믹 랜덤 액세스 메모리를 제조하기 위한 방법.