KR101139438B1 - 고성능 정전 방전 수행용 부동 게이트 구조 - Google Patents

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Abstract

고성능의 정전 방전 수행용 부동게이트 구조에 대한 시스템과 방법이다. 일 실시예에서, 반도체 구조는 부동 전계 게이트 장치를 포함한다. 부동 전계 게이트 장치는 제너 다이오드보다 온도 의존성이 작도록 특성화된 내장형 다이오드를 포함한다. 상기 내장형 다이오드의 항복 전압은 결합된 집적회로의 작동 전압보다 크고 내장형 다이오드의 스냅백 트리거 전압은 반도체 구조의 항복 전압보다 낮다.

Description

고성능 정전 방전 수행용 부동 게이트 구조{FLOATING GATE STRUCTURE WITH HIGH ELECTROSTATIC DISCHARGE PERFORMANCE}
본 발명은 집적회로 분야에 관련된 것이다. 더욱 상세하게는, 본 발명은 집적회로에 대한 정전 방전 보호에 관계된 기술이다.
이 출원은 "고성능의 정전 방전 수행을 하는 낮은 전압 출력 드라이버"라는 명칭으로 Luo와 Demirlioglu에 의해 발명되고, 2006년 1월 18일에 VISH-8759.PRO인 대리인에 의해 출원된 미국 가출원 넘버 60/760,081를 기초로 우선권을 주장하며, 모든 목적에 대해 기초출원이 전적으로 본 발명에 통합될 수 있다.
이 출원은 Luo 외 다수에 의해 발명된 "집적 회로에 대한 정전 방전 보호 회로"가 2005년 7월 26일에 넘버 VISH-8744인 대리인에 의해 출원된 공동 소유인 미국 출원 넘버 11/190,682와 함께 계류중에 있는 CIP 출원이며, 모든 목적에 대해 기초출원이 전적으로 본 발명에 통합될 수 있다.
정전기의 방전(ESD)은 접촉이나 이온화된 주변의 방전을 통하여, 다른 정전위를 가진 물체들 사이에 에너지의 전달이 있을 때 발생한다. 불충분한 ESD 보호를 하는 집적회로는 큰 오류가 발생하기 쉽다. 예를 들면, 파열된 패시베이션(ruptured passivation), 전열이주(electrothermal migration), 스플래터된 알루미늄(splattered aluminum), 콘택 스파이킹(contact spiking), 유전오류(dielectric failure) 등이 있다. 장치가 작동중일지라도, ESD의 발생은 상기 장치에 손상을 줄 수 있다. 이러한 형태의 손상은 탐지하기 어려운 잠재적인 결점을 만들어내고, 손상 입은 집적회로의 수명을 상당히 단축시킨다.
종래의 기술에서는, 정전 방전 보호를 수행하기 위해서 출력(예를들면, off-chip) 드라이버 회로의 물리적이고 전기적인 크기에 의존하는 것이 일반적이다. 출력 드라이버 그 자체는 총 너비가 큰 멀티플 핑거 구조를 사용하고 넓은 컨택과 폴리(contact-to-poly)의 간격를 통하여 강화된 ESD 보호를 제공한다.
그러나, 정전 방전 보호를 위한 이러한 종래 접근방식의 효율은 집적회로 기술이 진보됨에 따라 감소하고 있다. 더욱 작아지는 장치의 형상과 회로 면적을 감소시키는 일반적인 경향은 칩의 크기가 더욱 작아지는 것을 선호하게 된다.
따라서, 출력 회로에 대해 이용가능한 다이 지역(die area)은 감소하고 있으며, 그것은 상기 출력 회로의 ESD의 흡수(absorption)/이동(mitigration)을 줄인다.
불행하게도, 전보다 더욱 높은 수준으로 정전 방전 보호를 위한 필요가 증가하고 있다. 이것은 ESD 보호를 위해 출력 드라이버와 병행하여 독립적인 ESD 장치의 사용을 촉진한다.
일반적으로, 출력 드라이버의 게이트는 출력될 신호를 수신하기 위해 내부 회로에 연결되어 있다. 이러한 연결 형태는 출력 드라이버의 게이트가 접지되어 있는 것보다 ESD 발생에 대응하여 더욱 빠르게 출력장치의 스냅백(snapback)을 만든다. 출력장치를 완전하게 보호하기 위해서, 개별적인 ESD 장치는 출력장치의 항복 전압보다 더욱 낮은 트리거 전압을 가지게 된다. 뿐만 아니라 상기 ESD 장치는 높은 ESD 전류 영역에서 매우 낮은 저항 성분을 가지게 된다.
상기에서 사용된 항복전압이란 용어는 결합항복전압(junction breakdown voltage) 뿐만 아니라 산화항복전압(oxide breakdown voltage) 둘 다를 의미하는 것이다. 일반적으로, 상기 두 전압 중 낮은 전압은 집적회로가 작동하지 못하고 실제의 물리적인 손상이 발생하는 점이다. 상기 전압의 어느 쪽이든 다양한 제조와 가변 공정에 대한 종속의 정도가 다른 것(크기에서)보다 더욱 낮아질 것이다.
또한, ESD 보호 장치는 ESD가 발생하는 동안 회로가 작동되는 것을 막기 위해서 회로의 최대 작동 전압보다 더욱 큰 홀딩전압(holding voltage)을 가지고 있다. 그렇지 않으면, 상기 회로는 그 자체로서 견딜 수 없는 높은 ESD 전류로 인해 영구적으로 손상을 받을 것이다. 스냅백 트리거 전압이 항복 전압보다 클 때, ESD가 가장 낮은 항복 전압보다 더욱 큰 전압을 야기시킨다면 집적회로에 대한 손상이 발생할 수 있다.
집적회로 제조업자는 집적회로 상에 ESD 보호장치를 사용하기 위해서 스냅백 트리거 전압과 스냅백 홀딩 전압 사이에 바람직한 관계를 가지고 있는 금속 산화 반도체 전계 효과 트랜지스터(MOSFETs)를 제작하려는 시도를 하고 있다. 그러나, 이 파라미터들은 집적회로 제조과정과 회로 성능에 의해 제한된다. 그래서, 스냅백 트리거 전압과 스냅백 홀딩 전압의 최적의 결합이 항상 가능한 것이 아니다.
그래서, 고성능의 정전 방전 수행을 하는 부동게이트의 구조에 대한 시스템과 방법에 대한 요구가 존재한다. 또한, 상기의 요구를 만족시키는 스냅백 트리거 전압과 스냅백 홀딩 전압의 바람직한 조합을 위한 시스템과 방법에 대한 요구가 존재한다. 기존의 시스템과 집적회로의 디자인의 방법과 제조를 보완하며 호환성이 있는 높은 정전 방전 수행을 하는 부동 게이트에 대한 시스템과 방법에 대한 요구가 존재한다. 본 발명에 따른 실시예는 이러한 요구들을 제공한다.
본 발명에 따른 실시예는 다이오드 장치를 부동 게이트 정전 방전 보호 구조에 내장시킨다.
따라서, 고성능의 정전 방전 수행을 하는 부동 게이트 구조에 대한 시스템과 방법이 개시된다. 일 실시예로, 반도체 구조는 부동 전계 게이트 장치를 포함한다. 부동 전계 게이트 장치는 제너 다이오드보다 온도 의존성이 낮은 특성을 가지고 있는 내장형 다이오드를 포함한다. 내장형 다이오드의 항복 전압은 연결된 집적 회로의 작동 전압보다는 크고, 내장형 다이오드의 스냅백 트리거 전압은 반도체 구조의 항복 전압보다 낮다.
본 발명의 다른 실시예에 따르면, 정전 방전 보호를 위한 반도체 구조는 출력 패드에 결합된 다수의 제 1 핑거와 제 1 핑거 사이에 개입된 다수의 제 2 핑거를 포함하고 접지 패드에 결합되어 있다. 반도체 구조는 제 1 핑거와 제 2 핑거 사이에 놓여진 다수의 부동 전계 게이트를 포함한다. 제 1 핑거는 반도체 구조의 항복 전압보다 더욱 낮은 다이오드 항복전압을 가지며, 반도체 구조의 항복 전압보다 더욱 작은 스냅백 트리거 전압을 가지도록 특성화된 내장형 하이브리드 다이오드를 포함한다.
본 발명의 또 다른 실시예에 따르면, 반도체 구조는 오프-칩 출력(off-chip output)을 수행하기 위한 회로를 포함한다. 상기 회로는 풀다운(pull-down) 장치를 포함한다. 반도체 구조는 풀다운 장치의 항복 전압 아래의 트리거 전압을 가지도록 특성화된 회로에 내장형 하이브리드 다이오드 장치를 포함한다.
본 발명의 또 다른 실시예에 따르면, ESD가 발생하는 동안 보호를 제공받아야 하는 집적회로에 대한 ESD 보호 장치는 전류 흐름 조절 컴포넌트와 일련의 전류 흐름 조절 컴포넌트에 결합된 전류 흐름 방향 조절 컴포넌트를 포함한다. 정전 방전 보호 회로의 스냅백 홀딩 전압은 집적회로의 작동 전압보다 크고, 정전 방전 보호 회로의 스냅백 트리거 전압은 상기 집적회로의 산화 항복 전압보다 더욱 낮다.
다음의 개념들은 본 출원에 의해 지탱된다.
개념 1: 오프-칩 출력을 구동하기 위한 회로; 및
부동 전계 게이트 장치;를 포함하고
상기 부동 전계 게이트 장치는 제너 다이오드보다 온도 의존성이 작도록 특성화된 내장형 다이오드를 포함하는 것을 특징으로 하는 반도체 구조.
개념 2: 상기 개념 1에 있어서,
상기 내장형 다이오드는 pin 타입의 다이오드를 포함하는 것을 특징으로 하는 반도체 구조.
개념 3: 상기 개념 2에 있어서,
상기 내장형 다이오드는 제너 다이오드를 더 포함하는 것을 특징으로 하는 반도체 구조.
개념 4: 상기 개념 3에 있어서,
상기 pin 타입의 다이오드 및 상기 제너 다이오드는 커먼 n 타입 영역(commom n type region)을 포함하는 것을 특징으로 하는 반도체 구조
개념 5: 상기 개념 4에 있어서,
상기 내장형 다이오드의 스냅백 홀딩 전압(snapback holding voltage)은 상기 내장형 다이오드의 작동 전압보다 크고 상기 내장형 다이오드의 스냅백 트리거 전압(snapback trigger voltage)은 상기 반도체 구조의 산화막 항복 전압보다 작은 것을 특징으로 하는 반도체 구조.
개념 6: 상기 개념 5에 있어서,
상기 반도체 구조는 작동 전압에 의해 동력이 공급되도록 작동될 수 있고,
상기 내장형 다이오드가 작동될 때, 상기 작동 전압의 일부가 상기 내장형 다이오드에 의해 유지되는 것을 특징으로 하는 반도체 구조.
개념 7: 상기 개념 6에 있어서,
상기 내장형 다이오드는 정전 방전(ESD)이 발생한 후에 오프(off)되는 것을 특징으로 하는 반도체 구조.
개념 8: 출력 패드에 결합된 다수의 제 1 핑거;
상기 제 1 핑거들 사이에 배합되고 접지 패드에 결합되는 다수의 제 2 핑거; 및
상기 제 1 핑거와 상기 제 2 핑거 사이에 놓이는 다수의 부동 전계 게이트;를 포함하고,
상기 제 1 핑거는 작동 전압보다 큰 스냅백 홀딩 전압 및 반도체 구조의 산화막 항복 전압보다 낮은 스냅백 트리거 전압을 가지도록 특성화된 내장형 하이브리드 다이오드를 포함하는 것을 특징으로 하는 향상된 정전 방전 보호 특성을 가지는 오프-칩 출력을 구동하기 위한 반도체 구조.
개념 9: 상기 개념 8에 있어서,
상기 내장형 하이브리드 다이오드는 제너 다이오드보다 온도 의존성이 작도록 특성화되는 것을 특징으로 하는 반도체 구조.
개념 10: 상기 개념 8에 있어서,
상기 내장형 하이브리드 다이오드는 pin 다이오드보다 온도 의존성이 적도록 특성화되는 것을 특징으로 하는 반도체 구조.
개념 11: 상기 개념 8에 있어서,
상기 내장형 하이브리드 다이오드는 제너 다이오드를 포함하는 것을 특징으로 하는 반도체 구조.
개념 12: 상기 개념 8에 있어서,
상기 내장형 하이브리드 다이오드는 pin 다이오드를 포함하는 것을 특징으로 하는 반도체 구조.
개념 13: 상기 개념 12에 있어서,
상기 pin 다이오드는 p 타입 물질의 웰(well)을 포함하는 것을 특징으로 하는 반도체 구조.
개념 14: 상기 개념 8에 있어서,
상기 내장형 하이브리드 다이오드는 각각 n 타입 물질의 커먼 영역을 공유하는, 제너 다이오드와 pin 다이오드를 포함하는 것을 특징으로 하는 반도체 구조.
개념 15: 오프-칩(off-chip) 출력을 구동하고 풀-다운(pull-down) 장치를 포함하는 회로; 및
상기 풀-다운 장치의 트리거 전압 이하의 트리거 전압을 가지도록 특성화된 상기 회로에 내장된 하이브리드 다이오드 장치;를 포함하는 것을 특징으로 하는 반도체 구조.
개념 16: 정전 방전이 발생하는 동안 보호하기 위한 집적회로용 정전 방전 보호 회로에 있어서, 상기 회로는
전류 제어 구성부; 및
상기 전류 제어 구성부와 직렬로 연결된 전류 방향 제어 구성부를 포함하며,
상기 정전 방전 보호 회로의 스냅백 홀딩 전압은 상기 정전 방전 보호 회로의 작동 전압보다 크고 상기 정전 방전 보호 회로의 스냅백 트리거 전압은 상기 집적 회로의 산화막 항복 전압(oxide breakdown voltage)보다 낮은 것을 특징으로 하는 정전 방전 보호 회로.
개념 17: 상기 개념 16에 있어서,
상기 전류 제어 구성부는 트랜지스터인 것을 특징으로 하는 정전 방전 보호 회로.
개념 18: 상기 개념 17에 있어서,
상기 트랜지스터는 모스팻(MOSFET)인 것을 특징으로 하는 정전 방전 보호 회로.
개념 19: 상기 개념 17에 있어서,
상기 트랜지스터와 상기 다이오드는 정전 방전이 발생한 후에 차단되는 것을 특징으로 하는 정전 방전 보호 회로.
개념 20: 상기 개념 16에 있어서,
상기 전류 방향 제어 구성부는 상기 전류 제어 구성부에 내장된 다이오드인 것을 특징으로 하는 정전 방전 보호 회로.
개념 21: 상기 개념 20에 있어서,
상기 정전 방전 보호 회로는 작동 전압에 의해 동력을 공급받도록 작동할 수 있고,
상기 다이오드가 작동할 때 상기 작동 전압의 일부가 상기 다이오드에 의해 유지되는 것을 특징으로 하는 정전 방전 보호 회로.
본 명세서의 부분으로 제작되고 통합되어 수반되는 도면은 본 발명의 실시예를 설명하고, 묘사하며, 발명의 원칙을 설명한다.
도 1A은 본 발명의 일 실시예에 따른 고성능의 정전 방전 수행을 하는 전형적인 낮은 전압 출력 드라이버 회로의 부분의 단면도를 도시한 것이다.
도 1B는 본 발명의 일 실시예에 따른 스택(stack) 구조의 상세한 구성을 도시한 것이다.
도 2A는 본 발명의 일 실시예에 따른 고성능의 정전 방전 수행을 하는 전형적인 낮은 전압 출력 드라이버 부동 게이트 구조 200의 부분의 평면도를 도시한 것이다.
도 2B는 본 발명의 일 실시예에 따른 내장형 하이브리드 다이오드의 다양한 레이아웃을 도시한 것이다.
본 발명의 일 실시예에 대하여 첨부되는 도면을 참조로 상세히 설명할 것이 다. 본 발명을 이들 실시예와 결합하여 설명하겠지만, 본 발명은 이들 실시예에 의해 한정되는 것이 아니다. 이에 반하여, 본 발명은 첨부되는 청구항에 의해 정의되는 발명의 범위 내에 포함될 수 있는 변형예, 수정예, 및 등가물에 미칠것이다.더욱이, 본 발명의 상세한 설명에서, 수많은 상세 예들은 본 발명의 철저한 이해를 제공하기 위해서 설명된다. 그러나, 본 발명은 이 상세한 설명 없이 실행될 수 있는 보통의 기술 중의 하나로 인식될 것이다. 다른 예에서, 주지의 방법, 절차, 구성요소 및 회로는 본 발명을 불필요하게 모호하지 않게 하기 위해 상세하게 기술되지 않을 것이다.
고성능 정전 방전을 수행하는 부동 게이트 구조
종래의 기술에서, 다이오드, 예를 들면, 제너 다이오드는 강화된 정전 방전 수행을 제공하는 출력 드라이버 회로와 같이 이용될 것이다. 종래에, 상기 다이오드는 출력 드라이버 회로에 부가되는 개별적인 회로였다. 본 발명에 따른 일 실시예는 부동 게이트 ESD 보호 구조의 소스나 에미터에 내장형 다이오드를 형성한다. 예들 들면, 개별적인 다이오드를 이용하는 종래의 방법과는 반대로, 상기 다이오드는 부동 게이트 ESD 보호 구조의 일부이다. 내장형 다이오드는 트리거 전압(Vtrig)에서 날카로운 감소를 이끄며, 포지티브 정전 방전에 반응하여 기판전류(Isub)의 극적인 증가를 이끈다. 큰 기판 전류는 에미터 또는 소스로부터 전자 주입을 강화하며, 그것은 도전율 변조에 기인하여 저항 성분의 감소를 이끈다.
그러나, 이러한 장점은 깊은 p+ 주입이 수행될 때, 장치의 굼멜수의 불리한 증가로 인해 벌충된다. 이것을 개선하기 위해, 상기 다이오드는 부동 전계 게이트를 구비한 멀티플-핑거 전계 ESD 장치 안에서 동작된다. 부동 게이트라는 용어는 폴리실리콘을 포함하는 게이트를 제외하는 것은 아니다. 이런 경우에, 온 저항은 1옴의 1/10의 크기로 줄여질 것이다. 그래서, 이 기발한 ESD 구조는 낮은 전압 출력 보호에 적합하고, 인체 모델(HBM) ESD는 9V 이상의 항복전압을 가지지 못한다.
도 1A는 본 발명의 일 실시예에 따른 고성능 정전 방전 수행용 부동 게이트 구조 100의 일 부분의 단면도를 나타낸다. 예를 들면, 부동 게이트 구조 100은 부동 게이트 ESD 보호 구조의 소스 및/또는 에미터의 부분으로 형성될 것이다. 예를 들면, 부동 게이트 구조 100은 P 타입 물질 160에 형성될 것이다. p-타입 물질 160은 P-well, 에피층 또는 벌크 기판일 수 있다. 일반적으로, p-타입 물질 160은 상기 기판에서 동일한 전위를 가질 것이다. 도 2에서 보이는 것처럼, 도 1에서 나타난 상기의 구조는 도 1의 부분도의 위와 아래의 상당한 범위를 가진다. 예를 들면, 그것들은 도면의 안과 밖으로 연장된다.
본 발명에 따른 일 실시예는 또한 n-타입 물질안의 구조에 매우 적합하다. 반도체 구조의 잘 알려진 이중성 때문에, 본 발명의 다른 실시예를 만들기 위해 n-타입 전도체를 p-타입 전도체로 교환할 수 있다. 그런 변화는 본 발명의 범위 안에 서 고려된다.
부동 게이트 구조 100은 p+접합 120 위에 분배된 n++영역 110의 다수의 스택 125를 포함한다. 스택 125의 n++ 영역 110은 출력 패드 150에 연결되며, 그것은 산화된 금속을 포함하고, 전형적으로 집적회로 패키지의 외부 핀에 짝이 맞는다.
다수의 부동 게이트 130은 예를 들면, 전계 산화물은 스택 125의 어느 면에도 인접한다. 부동 게이트 구조 130의 다른 면 위는 예를 들면, 스택 125로부터 반대면은 n-타입 물질의 접지된 영역 140이다. 그래서 부동 게이트 구조 100은 부동 게이트 130, 스택 125, 부동 게이트 100과 접지된 영역 140의 다수의 구조를 포함한다.
도 1에서 부동 게이트 구조 100을 보는 다른 방법으로, 스택 125는 두 개의 인접한 부동 게이트 130을 가지고 있다. 각 접지된 영역 140은 두 개의 인접한 부동 게이트 130을 가지고 있다. 각 부동 게이트 130은 한 면에는 스택 125을 가지고 있고 다른 면에는 접지된 영역 140을 가지고 있다.
p-타입 물질 160과 결합한 n++영역 110, 부동 게이트 130과 n+영역 140의 구조는 p 채널 전계 효과 트랜지스터를 형성한다. 상기의 장치는 접지 예를 들면, 풀-다운 출력 터미널에서 출력 패드 150과 연결되는데 사용된다.
도 1B는 본 발명의 일 실시예에 따른 스택 125의 구조의 상세도이다. 스택 125는 p+물질의 영역 120에 분배된 n++물질의 영역 110을 포함한다. 영역 110은 영역 120을 넘어서 연장된다.(수평적으로, 도 1B의 관점에서) 예를 들면, 영역 110은 또한 p-타입 물질 160과 접촉한다.
스택 125는 두 개의 다른 형태의 다이오드를 형성한다. 다이오드 107은 캐소드로서 동작하는 n++영역 110과 애노드로서 동작하는 p-타입 물질 160 사이에 위치된다. 다이오드 107은 양의 온도 계수를 가진 p/n-타입의 다이오드이다. 다이오드 105는 캐소드로서 동작하는 n++영역 110과 애노드로서 동작하는 p+ 접합 120 사이에 위치한다. 다이오드 105는 음의 온도 계수를 가진 제너 형태의 다이오드이다. 제너 다이오드 105는 일반적으로 p-타입 물질 160과 결합된 n++영역 110과 부동 게이트 130과 n+ 영역 140의 구조에 의해 생성된 풀-다운 트랜지스터보다 낮은 트리거 전압을 가지고 있다.
반대의 온도 계수를 가진 두 형태의 다이오드를 결합 예를 들면, 양의 온도 계수를 가진 다이오드와 음의 온도계수를 가진 다이오드를 결합함에 의해, 스택 125는 종래 기술의 다이오드보다 온도 변화(크기)가 상당히 적은 신 하이브리드 다이오드 구조를 만든다. 다이오드 107의 영역은 도핑 농도, 저항성 등에 대한 의존성이 다이오드 105의 영역과 비슷하여야 한다. 신 하이브리드 다이오드에 대한 다 른 온도 계수는 본 발명에 따른 다른 실시예에 적합할 수 있으며, 그런 다른 온도 계수는 다이오드 영역의 차이 비율을 계산함에 의해 획득할 수 있다.
부동 게이트 구조 100의 다이오드 항복 전압은 도핑 농도 등의 잘 알려진 변화를 통하여 조정될 수 있다. 더욱이, 다이오드 항복 전압은 결합된 집적 회로, 예를 들면, 부동 게이트 구조 100에 의해 보호되는 집적 회로의 항복 전압을 다르게 하기 위해서 정해질 수 있다. 상기 다이오드 항복 전압은 결합된 집적 회로의 항복 전압보다 작다.
도 2A는 본 발명의 일 실시예에 따른 고성능 정전 방전 수행을 하는 전형적인 부동 게이트 구조 200의 부분의 평면도이다. 부동 게이트 구조 200은 구성요소가 거의 설명되어 있지 않을지라도, 도 1A의 부동 게이트 구조 100과 일반적으로 유사하다.
부동 게이트 구조 200은 산화된 금속을 포함할 수 있고, 전형적으로 집적회로 패키지의 외부 핀과 짝이 맞이 맞는 출력 패드 250을 포함한다. 출력 패드 250의 핑거는 n++ 물질 210의 영역에서 약해진다. 핑거의 총 크기는 아래의 특징을 설명하기 위해서 개시되지 않는다. n++ 물질 210은 도 1에 개시된 것처럼, (도 2의 관점에서 모호한 )p+ 물질의 영역 위에 위치된다. 좋은 결과로서, p+ 물질의 아래영역과 결합된 영역 210과 p-타입 물질(미도시)은 이전에 도 1B에 개시된 것처럼, 작은 온도 계수를 가지는 신 하이브리드 다이오드 구조를 만든다.
영역 260은 금속 280 위에 위치된 p+ 물질의 접지 패드이다. 영역 280의 핑거는 n-타입의 접지 영역 240위로 올라간다.(도 2의 관점에서) 핑거의 총 크기는 아래의 특징을 설명하기 위해서 개시되지 않는다. 접지 패드 260은 p well, 에피층, 벌크 기판으로부터 접지를 끌어낸다. 부동 게이트 230은 핑거 210과 핑거 240 사이에 놓인다.
부호 210의 총 폭은(도 2의 관점에서) 출력 드라이버 부동 게이트 구조 200의 정전 방전 수행에 있어서 중요한 역할을 수행한다. 높은 ESD 저항은, 특별히 접촉(contact)과 부동 게이트 230 사이의 큰 간격 270에서 큰 폭을 선호한다. 반대로, 다이 영역(die area)은 작은 간격 270을 선호한다. 전형적인 바이씨모스 트윈 웰(BICMOS twin well)에서, 듀얼 게이트 0.3 um(dual gate) 프로세스와, 약 3um~5um간격 270은 최적인 것으로 발견된다. 상기 간격은 일반적으로 주어진 과정에 대한 컨택 간격의 최소한의 디자인 방식보다 더욱 큰 간격을 가진다.
부동 게이트 구조 200은 하이브리드 다이오드 125(도1B)의 작동 전압보다 큰 스냅백 홀딩 전압과 호스트 집적 회로에 손상을 주기 위해 요구되는 전압보다 작은 스냅백 트리거 전압을 개시한다. 이 전자 장치는 상기 하이브리드 다이오드 125 작동 전압보다 낮은 스냅백 홀딩 전압에 기인한 래치업(latch up)과 너무 높은 스냅 백 트리거 전압에 기인한 집적회로의 손상을 피한다.
내장형 하이브리드 다이오드 125의 사용으로 남아있는 홀딩 전압이 래치업을 발생시키기에는 불충분할 만큼, 전도 모드에서 하이브리드 다이오드에 의한 홀딩 전압의 일부가 유지되도록 확신할 수 있다. 결과적으로, 하이브리드 다이오드 225를 포함한 부동 게이트 구조 200에서 ESD가 발생하는 동안, ESD 유도 전류를 배출할 수 있다. 그래서 결합된 집적회로에 대한 ESD 보호 장치로서 동작하게 된다. ESD 발생 후에, 작동 전압은 전도 모드를 유지할 수 없고, 하이브리드 다이오드는 작동하지 않도록 강제되고, 그것에 의해 손상으로부터 부동 게이트 구조 200과 결합된 집적회로를 보호한다.
도 2B는 본 발명의 일 실시예에 따른 내장형 하이브리드 다이오드의 다양한 교호 레이아웃을 개시한다. 교호 레이아웃 282에서, 부동 전계 게이트 231은 n++ 물질 211 아래에 놓여있다. p+ 물질 221은 n++ 물질 211 위에 놓여있다.
교호 레이아웃 284에서, 다수의 p+ "섬(islands)" 222와 223은 n++ 물질 212에 위치된다. p+ 섬 222와 223은 다양한 형상을 가지지만 개시된 원과 사각형에 제한되지 않는다. 교호 레이아웃 286에서, p+ 물질 224의 "스트립(strips)"은 n++ 물질의 모서리 근처에 형성된다. 예를 들면, 스트립 224는 물질 223 평면의 위나 아래에서 형성된다.
또 다른 교호 레이아웃 288에서, p+ 물질의 섬 예를 들면, 섬 222 및/또는 223은 n++ 물질 214의 모서리 근처에 형성된다. 이것들과 다른 교호 레이아웃은 본 발명의 일 실시예에 따른 신 내장형 다이오드(the novel embedded diode)의 특성을 변화시키기 위해 이용될 수 있다.
본 발명에 따른 일 실시예는 높은 정전 방전 수행용 부동 게이트 구조에 대한 방법과 시스템을 제공한다. 본 발명에 따른 일 실시예는 스냅백 트리거 전압과 스냅백 홀딩 전압의 바람직한 결합을 제공한다. 더욱이, 본 발명에 따른 일 실시예는 존재하는 시스템과 집적 회로 디자인 방법과 제조 방법에 호환되고 보완적인 고성능 정전 방전 수행을 하는 부동 게이트 구조를 형성하기 위한 시스템과 방법을 제공한다.
대체로, 이 명세서는 고성능 정전 방전 수행을 하는 부동 게이트 구조에 대한 시스템과 방법을 개시한다. 일 실시예에서, 반도체 구조는 부동 전계 게이트 장치를 포함한다. 부동 전계 게이트 장치는 제너 다이오드보다 온도 의존성이 작은 것을 특징으로 하는 내장형 다이오드를 포함한다. 내장형 다이오드의 항복 전압은 결합된 집적 회로의 작동 전압보다 크고 내장형 다이오드의 스냅백 트리거 전압은 반도체 구조의 항복 전압보다 작다.
본 발명의 다양한 실시예가 설명된다. 본 발명이 특정 실시예로 설명되지만, 본 발명은 상기 실시예에 의해 제한되는 것으로 파악되지 않는 것이 바람직하며, 본 발명은 첨부된 청구항에 의해 정의된다.

Claims (22)

  1. 부동 게이트 장치;를 포함하고
    상기 부동 게이트 장치는 제1 부동 게이트, 제2 부동 게이트 및 스택(stack)을 포함하며, 상기 제1 부동 게이트 및 상기 제2 부동 게이트는 상기 스택에 인접하고 상기 스택의 양쪽에 위치하며, 상기 스택은 제1 유형의 다이오드 및 제2 유형의 다이오드를 포함하는 것을 특징으로 하는 반도체 구조.
  2. 제 1 항에 있어서,
    상기 제1 유형의 다이오드는 p/n 타입의 다이오드를 포함하는 것을 특징으로 하는 반도체 구조.
  3. 제 2 항에 있어서,
    상기 제2 유형의 다이오드는 제너 다이오드를 더 포함하는 것을 특징으로 하는 반도체 구조.
  4. 제 3 항에 있어서,
    상기 p/n 타입의 다이오드 및 상기 제너 다이오드는 커먼 캐소드(common cathode)를 포함하는 것을 특징으로 하는 반도체 구조
  5. 출력 패드에 결합된 복수의 제 1 핑거;
    상기 제 1 핑거들 사이에 배합되고 접지 패드에 결합되는 복수의 제 2 핑거; 및
    상기 제 1 핑거와 상기 제 2 핑거 사이에 놓이는 복수의 부동 게이트;를 포함하고, 상기 복수의 부동 게이트는 제1 부동 게이트 및 제2 부동 게이트를 포함하며,
    상기 제 1 핑거는 스택을 포함하며, 상기 스택은 제1 유형의 다이오드 및 제2 유형의 다이오드를 포함하고, 상기 제1 부동 게이트 및 상기 제2 부동 게이트는 상기 스택에 인접하며 상기 스택의 양쪽에 위치하는 것을 특징으로 하는 정전 방전 보호용 반도체 구조.
  6. 제 5 항에 있어서,
    상기 제1 유형의 다이오드는 제너 다이오드를 포함하는 것을 특징으로 하는 정전 방전 보호용 반도체 구조.
  7. 제 6 항에 있어서,
    상기 제2 유형의 다이오드는 p/n 다이오드를 포함하는 것을 특징으로 하는 정전 방전 보호용 반도체 구조.
  8. 제 7 항에 있어서,
    상기 p/n 다이오드는 애노드 물질의 웰(well)을 포함하는 것을 특징으로 하는 정전 방전 보호용 반도체 구조.
  9. 제 7 항에 있어서,
    상기 제너 다이오드와 p/n 다이오드는 커먼 캐소드를 공유하는 것을 특징으로 하는 정전 방전 보호용 반도체 구조.
  10. 오프-칩(off-chip) 출력을 구동하고 풀-다운(pull-down) 장치를 포함하는 회로; 및
    제1 부동 게이트, 제2 부동 게이트 및 스택을 포함하며,
    상기 제1 부동 게이트 및 상기 제2 부동 게이트는 상기 스택에 인접하며 상기 스택의 양쪽에 위치하고, 상기 스택은 제1 유형의 다이오드 및 제2 유형의 다이오드를 포함하는 것을 특징으로 하는 반도체 구조.
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