JP4426967B2 - N型埋込層を使用することによるesdnmosのトリガリングの改善 - Google Patents
N型埋込層を使用することによるesdnmosのトリガリングの改善 Download PDFInfo
- Publication number
- JP4426967B2 JP4426967B2 JP2004504295A JP2004504295A JP4426967B2 JP 4426967 B2 JP4426967 B2 JP 4426967B2 JP 2004504295 A JP2004504295 A JP 2004504295A JP 2004504295 A JP2004504295 A JP 2004504295A JP 4426967 B2 JP4426967 B2 JP 4426967B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- structures
- well
- type structures
- output contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 7
- 239000002800 charge carrier Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
- H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
静電放電は、例えばじゅうたんの上を歩くことにより自然に生じ、それは小さいエネルギを有することが多いが、高い電圧を発生する可能性がある。静電放電が生じると、ICは電圧レベルのみにより簡単に損害を受けやすい。例えば、誘電体層、および/または他の係る絶縁障壁が、電圧のみによって損傷または破壊され得る。さらに、一般的なVccレベルを上回る数ボルトの電圧レベルは、最新のICを傷つける可能性がある。かなり低いレベルで確実にトリガする、ICチップ上へ構築されるESDデバイスが必要とされている。
前述の考察に鑑みて、本発明は、従来技術の複雑な回路を備えずにESD NMOSデバイスの信頼できる低いトリガ電圧レベルを提供する。ESD NMOSデバイスは、保護されるべき回路に電気接続されることになる出力コンタクトを有する。P型ウエルが形成され、少なくとも2つ、けれども好適には奇数個のN型構造体が拡散され、またはそうでなければP型ウエルに形成される。N型埋込層が、実質的にN型構造体間のギャップを橋絡する。しかし、これらの埋込層は、N型構造体自体の反対側にある開口を有するギャップに沿って形成される。当該技術分野で知られているようなポリシリコンまたはメタライゼーションのゲート構造体が、N型構造体の上に形成され、それらから電気的に絶縁され、ゲート構造体はN型構造体間のギャップを実質的に橋絡する。
図1は、本発明にしたがって作成されたIC構造体2の機能的な絵画図を示す。図面の要素は、理解を得ることを意図しており、モノリシックICの製作技術または実際のIC構造を示すことは意図されていない。しかしながら、本発明にしたがって、既知のIC製作構造および技術でもって係るICを構築することは、当該技術分野でよく知られている。以下に説明される電気コンタクトは、図1で概略的に示されるが、これらの電気コンタクトを形成するための構造は、当該技術分野でよく知られている。
Claims (11)
- 保護されるべき回路に対する出力コンタクトを画定するESD NMOSデバイスであって、
P型ウエルと、
前記P型ウエルに形成された少なくとも2つのN型構造体と、
前記少なくとも2つのN型構造体の間に形成された空間の下の前記P型ウエルに形成されたN型埋込み構造体と、
前記出力コンタクトから前記N型埋込み構造体への、および前記少なくとも2つのN型構造体のうちの第1のN型構造体への第1の電気接続と、および
前記少なくとも2つのN型構造体のうちの第2のN型構造体からP型ウエルへの、および接地接続への第2の電気接続とを含む、ESD NMOSデバイス。 - 前記少なくとも2つの分離したN型構造体の上に構築されるが、それらから電気的に絶縁されるゲート構造体をさらに含み、そのゲート構造体が前記少なくとも2つの分離したN型構造体間の前記空間を橋絡する、請求項1のESD NMOSデバイス。
- 前記少なくとも2つのN型構造体が、前記P型ウエルに形成された一連のN型構造体からなり、前記N型構造体が交互に互いに電気接続され、共通に接続されたN型構造体の一方のグループが前記出力コンタクトに電気接続され、他方のグループが接地に電気接続される、請求項1のESD NMOSデバイス。
- 前記N型埋込み構造体が、各隣接するN型構造体間の前記空間の下の前記P型ウエルに形成される、請求項3のESD NMOSデバイス。
- 奇数個のN型構造体が存在し、中心のN型構造体が前記出力コンタクトに電気接続される、請求項3のESD NMOSデバイス。
- 保護されるべき回路に対する出力コンタクトを画定するESD NMOSデバイスを形成するための方法であって、
P型ウエルを形成するステップと、
N型埋込み構造体を前記P型ウエルに埋込むステップと、
前記N型埋込み構造体が少なくとも2つのN型構造体の間に形成された空間の下に配置されるように、前記少なくとも2つのN型構造体を前記P型ウエルの中へ形成するステップと、
前記出力コンタクトを前記N型埋込み構造体と前記少なくとも2つのN型構造体のうちの第1のN型構造体とに電気接続する第1の電気接続ステップと、および
前記少なくとも2つのN型構造体のうちの第2のN型構造体を前記P型ウエルと接地接続とに電気接続する第2の電気接続ステップとを含む、方法。 - 前記少なくとも2つの分離したN型構造体の上に、けれどもそれらから電気的に絶縁されたゲート構造体を構築するステップと、および
前記少なくとも2つの分離したN型構造体間の前記空間を橋絡するように、前記ゲート構造体を配置するステップとをさらに含む、請求項6の方法。 - 前記少なくとも2つのN型構造体を形成するステップが、P型ウエルの中へ一連のN型構造体を形成するステップを含み、前記N型構造体が交互に互いに電気接続され、共通に接続されたN型構造体の一方のグループが前記出力コンタクトに電気接続され、他方のグループが接地に電気接続される、請求項6の方法。
- 複数のN型埋込み構造体が形成され、各N型埋込み構造体が、各隣接するN型構造体間の前記空間の下に配置される、請求項8の方法。
- 奇数個のN型構造体が存在し、中心のN型構造体が前記出力コンタクトに電気接続される、請求項8の方法。
- コンピュータ処理システム、通信システム、ディスプレイシステム、メモリシステムからなるグループから選択された電子システムであって、
ESD事象からの損傷を受けやすい回路と、
前記回路に接続された出力コンタクトを有するデバイスとを含み、そのデバイスが、
P型ウエルと、
前記P型ウエルに形成された少なくとも2つのN型構造体と、
前記少なくとも2つのN型構造体間の空間の下にある前記P型ウエルに形成されたN型埋込み構造体と、
前記出力コンタクトから前記N型埋込み構造体への、および前記少なくとも2つのN型構造体のうちの第1のN型構造体への第1の電気接続と、および
前記少なくとも2つのN型構造体のうちの第2のN型構造体からP型ウエルへの、および接地接続への第2の電気接続とを含む、電子システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US33591201P | 2001-11-02 | 2001-11-02 | |
PCT/US2002/033593 WO2003096418A1 (en) | 2001-11-02 | 2002-10-18 | Improving the triggering of an esd nmos through the use of an n-type buried layer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005520349A JP2005520349A (ja) | 2005-07-07 |
JP4426967B2 true JP4426967B2 (ja) | 2010-03-03 |
Family
ID=29420283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004504295A Expired - Fee Related JP4426967B2 (ja) | 2001-11-02 | 2002-10-18 | N型埋込層を使用することによるesdnmosのトリガリングの改善 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6855964B2 (ja) |
JP (1) | JP4426967B2 (ja) |
KR (1) | KR100954471B1 (ja) |
CN (1) | CN100347855C (ja) |
AU (1) | AU2002343551A1 (ja) |
DE (1) | DE10297292T5 (ja) |
TW (1) | TWI224380B (ja) |
WO (1) | WO2003096418A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6853053B1 (en) * | 2003-05-12 | 2005-02-08 | National Semiconductor Corporation | BJT based ESD protection structure with improved current stability |
US20050271442A1 (en) * | 2004-06-02 | 2005-12-08 | Inventec Appliances Corporation | High voltage resisting keyboard |
US9111754B2 (en) * | 2005-07-26 | 2015-08-18 | Vishay-Siliconix | Floating gate structure with high electrostatic discharge performance |
JP2007165492A (ja) * | 2005-12-13 | 2007-06-28 | Seiko Instruments Inc | 半導体集積回路装置 |
US7544545B2 (en) | 2005-12-28 | 2009-06-09 | Vishay-Siliconix | Trench polysilicon diode |
CN101859795B (zh) * | 2009-04-13 | 2011-11-16 | 世界先进积体电路股份有限公司 | 半导体装置 |
KR102177257B1 (ko) | 2014-04-15 | 2020-11-10 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US20240170531A1 (en) * | 2022-11-17 | 2024-05-23 | Globalfoundries U.S. Inc. | Structure with buried doped region and methods to form same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5019888A (en) * | 1987-07-23 | 1991-05-28 | Texas Instruments Incorporated | Circuit to improve electrostatic discharge protection |
US5086365A (en) * | 1990-05-08 | 1992-02-04 | Integrated Device Technology, Inc. | Electostatic discharge protection circuit |
JP3161508B2 (ja) * | 1996-07-25 | 2001-04-25 | 日本電気株式会社 | 半導体装置 |
US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
US5870268A (en) * | 1997-10-22 | 1999-02-09 | Winbond Electronics Corp. | Early trigger of ESD protection device by a current spike generator |
JP3191747B2 (ja) * | 1997-11-13 | 2001-07-23 | 富士電機株式会社 | Mos型半導体素子 |
US6063672A (en) * | 1999-02-05 | 2000-05-16 | Lsi Logic Corporation | NMOS electrostatic discharge protection device and method for CMOS integrated circuit |
JP2001358297A (ja) * | 2000-06-14 | 2001-12-26 | Nec Corp | 静電保護回路 |
-
2002
- 2002-10-18 DE DE10297292T patent/DE10297292T5/de not_active Withdrawn
- 2002-10-18 AU AU2002343551A patent/AU2002343551A1/en not_active Abandoned
- 2002-10-18 JP JP2004504295A patent/JP4426967B2/ja not_active Expired - Fee Related
- 2002-10-18 WO PCT/US2002/033593 patent/WO2003096418A1/en active Application Filing
- 2002-10-18 CN CNB028202589A patent/CN100347855C/zh not_active Expired - Fee Related
- 2002-10-18 KR KR1020047006692A patent/KR100954471B1/ko not_active IP Right Cessation
- 2002-10-25 TW TW091125000A patent/TWI224380B/zh not_active IP Right Cessation
- 2002-10-25 US US10/280,313 patent/US6855964B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN100347855C (zh) | 2007-11-07 |
CN1568547A (zh) | 2005-01-19 |
TWI224380B (en) | 2004-11-21 |
US20030085429A1 (en) | 2003-05-08 |
DE10297292T5 (de) | 2004-09-16 |
US6855964B2 (en) | 2005-02-15 |
KR20040053267A (ko) | 2004-06-23 |
KR100954471B1 (ko) | 2010-04-22 |
WO2003096418A1 (en) | 2003-11-20 |
AU2002343551A1 (en) | 2003-11-11 |
JP2005520349A (ja) | 2005-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5895940A (en) | Integrated circuit buffer devices having built-in electrostatic discharge protection thyristors | |
US5272371A (en) | Electrostatic discharge protection structure | |
US6545321B2 (en) | ESD protection circuit for a semiconductor integrated circuit | |
US5903420A (en) | Electrostatic discharge protecting circuit having a plurality of current paths in both directions | |
US6538266B2 (en) | Protection device with a silicon-controlled rectifier | |
US6081002A (en) | Lateral SCR structure for ESD protection in trench isolated technologies | |
JP4854934B2 (ja) | 静電気放電保護素子 | |
US4994874A (en) | Input protection circuit for semiconductor integrated circuit device | |
US8044466B2 (en) | ESD protection device in high voltage and manufacturing method for the same | |
KR100645039B1 (ko) | 정전기 방전 보호 소자 및 그 제조방법 | |
US7709896B2 (en) | ESD protection device and method | |
US20060232898A1 (en) | ESD protection circuit with SCR structure for semiconductor device | |
JP2008218564A (ja) | 半導体装置 | |
US5903032A (en) | Power device integration for built-in ESD robustness | |
JPH11345941A (ja) | 基板トリガ静電破壊保護を行う半導体デバイス | |
JPH09191080A (ja) | 半導体装置の静電荷放電構造体 | |
EP0703621B1 (en) | Electrostatic discharge protection device for MOS integrated circuits | |
KR100742024B1 (ko) | Esd 보호 회로를 구비한 반도체 디바이스 | |
JP4426967B2 (ja) | N型埋込層を使用することによるesdnmosのトリガリングの改善 | |
JPH11274319A (ja) | 静電放電保護ネットワ―ク | |
EP0822596A2 (en) | Improvements in or relating to integrated circuits | |
US6633068B2 (en) | Low-noise silicon controlled rectifier for electrostatic discharge protection | |
KR100220384B1 (ko) | 정전기 보호 소자 | |
US7075156B1 (en) | Collector structure for electrostatic discharge protection circuits | |
JPH11297851A (ja) | 静電放電保護回路を有する半導体素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090925 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091117 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091211 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4426967 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |