DE10297292T5

DE10297292T5 - Verbesserung der Auslösung eines ESD-NMOS durch die Verwendung einer N-Unterschicht

Info

Publication number: DE10297292T5
Application number: DE10297292T
Authority: DE
Inventors: Ronald Brett Hulfachor
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2001-11-02
Filing date: 2002-10-18
Publication date: 2004-09-16
Also published as: CN100347855C; US20030085429A1; US6855964B2; JP4426967B2; AU2002343551A1; JP2005520349A; WO2003096418A1; TWI224380B; CN1568547A; KR20040053267A; KR100954471B1

Abstract

EDS-NMOS-Gerät, das einen Ausgangskontakt zu einer zu schüzrenden Schaltung definiert, wobei das Gerät aufweist:
eine p-Senke;
mindestens zwei in der p-Senke ausgeformte n-Strukturen;
eine n-Unterschicht in der Nähe der mindestens zwei n-Strukturen;
eine erste elektrische Verbindung vom Ausgangskontakt zur n-Unterstruktur und zur ersten der mindestens zwei n-Strukturen; und
eine zweite elektrische Verbindung von der zweiten der mindestens zwei n-Strukturen zur p-Senke und zu einem Masseanschluss.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft den Schutz von Schaltungen gegen elektrostatische Entladungen (electrostatic discharges – ESD) und insbesondere die Verbesserung der Auslösung von ESD-Schutzgeräten, die auf oder in der Nähe integrierter Schaltungen (IC) angeordnet und zum Schutz der Chip-Beschaltung konzipiert sind.
Hintergrundinformationen
Elektrostatische Entladungen treten auf natürliche Weise z.B. durch Gehen auf einem Teppich auf, und obwohl sie häufig nur eine geringe Energie haben, können hohe Spannungen entstehen. IC's reagieren bekanntlich sehr empfindlich mit Beschädigung einfach durch das Vorhandensein nur von Spannungspegeln. So können beispielsweise dielektrische Schichten und/oder andere derartige Sperrschichten allein durch die Spannung beschädigt oder zerstört werden. Ferner können Spannungspegel, die nur wenige Volt über den typischen Vcc-Pegeln liegen, moderne IC's beschädigen. Es besteht ein Bedarf an auf IC-Chips installierten ESD-Geräten, die zuverlässig bei recht niedrigen Pegeln auslösen.
Es hat zahlreiche Vorschläge gegeben, wie die ESD-Auslösespannungen gesenkt werden können. Ein derartiger Vorschlag findet sich in U.S.-Patent Nr. 5,870,2678 erteilt an Lin et al. Dieses Patent lehrt die Erzeugung einer Stromspitze als Reaktion auf ein ESD-Ereignis, die die Spannung die das ESD-Gerät umgebende p-Senke hoch treibt. Die höhere Spannung der p-Senke senkt die Auslösespannung des ESD-NMOS-Geräts bis herunter auf ca. 12 V. Dieser Ansatz erfordert jedoch eine zusätzliche Beschaltung.
Ein anderes Patent, das U.S.-Patent Nr. 5,932,914 offenbart eine andere Vorgehensweise unter Verwendung von n-Senken und einer N-Unterdiffusionsschicht (N type buried layer – NBL). Das Patent lehrt die Ausformung eines npn-Schutztransistors innerhalb der Umhüllung des n-Materials und eines durch einen Widerstand getrennten NMOSFET-Schutzgeräts. Mit dem wird Patent beansprucht, dass die Kombination eine verbesserten ESD-Schutzmechanismus bereitstellt. Die NBL ist an der Bildung des npn- und NMOS-Transistors beteiligt, es findet sich jedoch keine Offenbarung der Verringerung und/oder Verbesserung der Auslösepegel. Dieses n-Material umhüllt jedoch die das ESD-Gerät tragende p-Senke vollständig und beansprucht deshalb mehr IC-Fläche als das ESD-Gerät selbst einnehmen würde.
Es besteht nach wie vor ein Bedarf für eine einfache IC-Struktur, die ohne umfangreiche Zusatzbeschaltung zuverlässig einen niedrigen ESD-Auslösepegel bereitstellt und den IC-Platz wirksam nutzt.
ZUSAMMENFASSUNG
In Anbetracht der obigen Ausführungen stellt die vorliegende Erfindung einen zuverlässigen niedrigen Auslöse-Spannungspegel für ein ESD-NMOS-Gerät ohne die im Stand der Technik übliche komplexe Beschaltung bereit. Das ESD-NMOS-Gerät hat einen Ausgangskontakt, der elektrisch mit der zu schützenden Schaltung verbunden werden soll. Eine p-Senke wird ausgebildet und mindestens zwei, aber vorzugsweise eine ungerade Anzahl n-Strukturen werden diffundiert oder auf andere Weise in der p-Senke ausgeformt. N-Unterschichten überbrücken im Wesentlichen die zwischen den n-Strukturen befindlichen Lücken. Diese Unterschichten sind jedoch entlang der Lücken mit Öffnungen gegenüber den n-Strukturen selbst ausgeformt. Gate-Strukturen aus Polysilizium oder Metallisierungen wie im Stand der Technik bekannt sind über den n-Strukturen gegenüber diesen elektrisch isoliert ausgebildet, wobei die Gate-Strukturen die Lücken zwischen den n-Strukturen im Wesentlichen überbrücken.
Der Effekt besteht in der Erhöhung des spezifischen Widerstandes der p-Senke, indem eine Verarmungszone bei einem positiven ESD-Ereignis erzeugt wird, und in der Erhöhung der Spannung der p-Senke, während der Strom die seitlichen npn-Transistoren passiert, die auf Snap-back-Art durchgebrochen sind, was beides zu einer Senkung der ESD-Auslösespannung führt.
Die vorliegende Erfindung kann auf vorteilhafte Weise auf praktisch jede Logikschaltung angewendet werden, die in Computersystemen (sowohl große Server-Typen als auch kleine PC-Typen), Kommunikationssystemen, einschließlich des Internet und lokaler Netze, Anzeigesystemen, Speicher- und Massenspeichersystemen, Spannungsversorgungen vorhanden sein können.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die nachstehende Beschreibung der Erfindung bezieht sich auf die beiliegenden Zeichnungen; es zeigen:
1 einen Querschnitt durch ein die vorliegende Erfindung verwirklichendes Gerät;
2 eine Draufsicht auf des Gerät von 1;
3 ein Schaltschema eines ESD-NMOS-Geräts;
4 ein sich in der Nähe der Mitte befindliches Detail des Geräts von 1; und
5 ein beispielhaftes elektronisches System, das die vorliegende Erfindung darstellt.
DETAILLIERTE BESCHREIBUNG EINER BEISPIELHAFTEN AUSFÜHRUNGSFORM
1 ist ein Funktionsschema einer IC-Struktur 2, die gemäß der vorliegenden Erfindung ausgeführt ist. Die Zeichnungselemente dienen der Verdeutlichung und nicht der Darstellung monolithischer IC-Herstellungstechniken oder tatsächlicher IC-Strukturen. Es ist jedoch im Stand der Technik hinreichend bekannt, IC's gemäß der vorliegenden Erfindung nach bekannten IC-Herstellungsstrukturen und -techniken herzustellen. Die oben erwähnten elekt rischen Kontakte sind in 1 schematisch dargestellt, aber Strukturen zur Ausbildung dieser elektrischen Kontakte sind im Stand der Technik hinreichend bekannt.
Mehrere n-Strukturen 4a, 4b, 4c, 4d, 4e, 4f und 4g sind in eine p-Senke 6 diffundiert. Gate-Finger 8a, 8b, 8c, 8d, 8e und 8f überbrücken die Lücken zwischen den n-Diffusionen. Bei dieser speziellen Struktur sind die n-Diffusionen 4a, 4c, 4e und 4g elektrisch miteinander bei 10 verbunden und an Masse gelegt. Diese Verbindungen bilden die Source eines ESD-NMOSFET-Schutzgeräts. Die n-Diffusionen 4b, 4d und 4e bilden den Drain. Die Drains sind elektrisch miteinander bei 12 und mit einem Pad 14 verbunden, der zu der zu schützenden Schaltung 16 führt. Direkt unterhalb jedes Gate befinden sich n-Unterschichten (NBL) 18a, 18b, 18c, 18d, 18e und 18f. Diese NBL's sind miteinander und mit dem Pad 14 elektrisch verbunden.
2 zeigt die Struktur von 1 in einer Draufsicht. Der elektrische Gate-Kontakt 20 ist verlängert und elektrisch mit den Gate-Fingern 8a bis 8f verbunden. Unter jedem Gate-Finger liegt eine der NBL's 18a bis 18f, die elektrisch durch eine NBL 22 verbunden sein können. Elektrische Kontakte 24 sind durch einen senkrechten n-Tap zur Oberfläche geführt, der aus der n-Unterschicht und n-Senke (und/oder Sinker), n+-S/D gebildet wird, und den Kontakt herstellt.
Die in 1 und 2 dargestellte Struktur funktioniert auf folgende Weise, um die Auslöseschwelle des ESD-Geräts zu senken und dadurch zu verbessern. Die Erläuterung geht davon aus, dass das ESD-Ereignis am Pad 14 relativ zu Masse auftritt.
1 zeigt eine p-Diffusion 26 und eine elektrische Verbindung, die die p-Senke mit Masse verbindet. Handelt es sich bei dem ESD-Ereignis um einen nach negativ gehenden Spannungsimpuls am Pad 14, wird die Pad-Spannung unter Masse gehen. Es ist zu beachten, dass die n-Drain-Diffusionen mit dem Pad 14 bei 12 verbunden sind und außerdem die Kathode (4b, 4c, 4e und 4f) einer Diode bilden. 3 zeigt diese Diode 30 für einen NMOSFET. Die Anode 6 der Diode ist die p-Senke und der Kontakt 26 mit Masse. Hier handelt es sich um die hinreichend bekannte Diode, die die Source mit dem Drain in NMOSFETs verbindet. Bei Auftreten des negativen ESD-Ereignisses wird diese Diode in Vorwärtsrichtung betrieben und beschränkt den negativen Spannungsausschlag am Pad auf ca. 0,8 V (bei Silizium). In diesem Zusammenhang muss darauf hingewiesen werden, dass die NBL's fingerartige Streifen und keine Unterschicht in der Art einer durchgehenden Decke sind. Die fingerartigen Streifen schirmen den Drain nicht dahingehend ab, die Kathoden zu bilden und hohe Ströme von der Source zu erhalten.
Bei nach positiv gehenden ESD-Ereignissen wird der Pad 14 auf eine höhere Spannung als Masse gehen. 4 zeigt den mittleren Abschnitt von 1. Es ist zu beachten, dass sich an den äußersten linken bzw. rechten Rändern des Geräts von 1 Source-Diffusionen 4a und 4g befinden. Die Auslöseaktion schickt Ladungsträger u.a. vom mittleren Drain 4d zu den Sources 4a und 4g an den distalen Rändern des Geräts. Hier überbrücken die Gates 8c und 8d die Lücken zwischen den n-Diffusionen 4c und 4d und zwischen 4d und 4e. Die NBL's 18c und 18d liegen unter den Gates 8c und 8d und sind elektrisch mit dem Pad 14 verbunden. Der Drain 4d und die anderen Drain-Anschlüsse sind ebenfalls mit dem Pad 14 verbunden. Die Source 4c und 4e sowie die p-Senke 6 sind mit Masse verbunden. Es ist zu beachten, dass seitliche npn-Transistoren 40 und 42 vorgesehen sind, die mit der p-Senkenbasis, der n-Diffusion 4d als gemeinsamer Kollektor und den n-Diffusionen 4c und 4e als Emitter ausgeformt sind. Die npn-Transistoren sind in entgegengesetzter Richtung ausgeformt. Wenn das ESD-Schutzgerät aufgrund eines positiven ESD-Ereignisses am Pad auslöst, was manchmal als "Snap-back" bezeichnet wird, entsteht ein niedrig leitender Pfad von den Drain-Diffusionen zur Source-Diffusion (32 bis 34 in 3), der bewirkt, dass die Spannung jedes am Pad 14 auftretenden ESD-Ereignisses begrenzt wird. Der Durchbruch der npn-Transistoren erfolgt in diesem Fall vom Kollektor zum Emitter. Bei dieser bevorzugten Ausführungsform erfolgt die Leitung von der Mitte 4d zu den beiden Rändern 4a und 4g. Es ist bekannt, dass die Spannungsschwelle oder der Auslösepunkt, in dem dieses "Snap-back" auftritt in dem Maße verringert wird, in dem der spezifische Widerstand der p-Senke zunimmt. Da die Spannungspegel der NBL 18c und 18d als Reaktion auf ein positives ESD-Ereignis ansteigen, wird die von der p-Senke und den NBL's gebildete Diode in Sperrrichtung betrieben, wodurch eine Verarmungszone 42 entsteht, die in die p-Senke eindringt und das effektive Volumen der p-Senke verringert oder abschnürt. Dies erhöht wirksam den effektiven spezifischen Widerstand der p-Senke proportional und senkt wie oben erwähnt die Auslösespannung des ESD-Geräts.
Ein weiterer Effekt ist wirksam, um die Auslöseschwelle der vorliegenden Erfindung zu senken. Dieser Effekt ist als "schwimmender Senken"-Effekt bekannt. Wenn die Spannung der p-Senke lokal unter den Gates ansteigt, wird bekanntlich die Auslösespannung des ESD-NMOS-Geräts verringert.
Wie aus 4 ersichtlich ist, treffen bei größer werdenden Verarmungszonen 42 und dadurch höher werdenden spezifischen Widerstand wie oben erläutert alle Ladungsträger 46, 48 aus der Mitte des Geräts auf den erhöhten spezifischen Widerstand in der p-Senke und erhöhen deshalb die lokale Spannung in der p-Senke. Die höchste Spannung tritt in der Nähe des mittleren Drain 4d auf. Dies verstärkt den "schwimmenden" Effekt.
Diese beiden Effekte, nämlich die Erhöhung des spezifischen Widerstands aufgrund des durch die NBL verstärkten Verarmungseffektes und die Spannungserhöhung der p-Senke aufgrund des erhöhten Widerstands gegenüber den Ladungsträgern, während sie sich durch die p-Senke bewegen, wirken zusammen, um die Auslösespannung des ESD-Geräts zu senken und deshalb die Schutzfunktion zu verbessern.
5 zeigt in Blockform 50 ein beispielhaftes elektronisches System, in dem Logik- oder andere derartige Schaltungen unter Verwendung der vorliegenden Erfindung wie oben beschrieben gegen ESD-Ereignisse geschützt werden können. Schaltungen, die von einem lokalen System zu anderen Systemen führen, z.B. Kommunikationsverbindungen zu Modems oder Telefonsystemen oder zu entfernten Anzeigen, Tastaturen, Spannungsversorgungen, Speichern etc. können empfindlicher auf Beschädigungen durch ESD-Ereignisse sein als Schaltungen, die im Innern einer Baugruppe oder Platine angeordnet sind. Durch die vorliegende Erfindung kann jedoch jede Schaltung geschützt werden.
ZUSAMMENFASSUNG
Eine ESD-NMOS-Struktur mit einer in einer p-Senke (6) ausgebildeten ungeraden Anzahl n-Strukturen (4a–4g), wobei n-Unterstrukturen (NBL) zwischen den n-Strukturen positioniert sind. Die mittlere n-Struktur und jede zweite n-Struktur sind elektrisch miteinander, mit den n-Unterstrukturen und mit dem Ausgangskontakt (14) verbunden, während die anderen n-Strukturen elektrisch miteinander, mit der p-Senke und Masse verbunden sind. Bei Auftreten eines positiven ESD-Ereignisses wird in der p-Senke zwischen den n-Unterstrukturen und den n-Strukturen eine Verarmungszone erzeugt, wodurch der spezifische Widerstand der Struktur erhöht wird. Ferner brechen bei einem positiven ESD-Ereignis die seitlichen npn-Transistoren an jeder Seite des mittleren n-Struktur mit "snap-back" durch. Der resultierende Strom fließt durch das Gebiet mit erhöhtem spezifischem Widerstand und erzeugt dadurch eine höhere Spannung entlang der p-Senke von der mittleren n-Struktur nach außen zu den distalen n-Strukturen. Die Kombination aus erhöhtem spezifischen Widerstand und höherer Spannung führt zu einer Senkung der Auslösespannung der ESD-Struktur.

Claims

EDS-NMOS-Gerät, das einen Ausgangskontakt zu einer zu schüzrenden Schaltung definiert, wobei das Gerät aufweist: eine p-Senke; mindestens zwei in der p-Senke ausgeformte n-Strukturen; eine n-Unterschicht in der Nähe der mindestens zwei n-Strukturen; eine erste elektrische Verbindung vom Ausgangskontakt zur n-Unterstruktur und zur ersten der mindestens zwei n-Strukturen; und eine zweite elektrische Verbindung von der zweiten der mindestens zwei n-Strukturen zur p-Senke und zu einem Masseanschluss.
Gerät nach Anspruch 1, bei dem die n-Unterstruktur die Lücke zwischen den mindestens zwei getrennten n-Strukturen überbrückt.
Gerät nach Anspruch 1, ferner Gate-Strukturen aufweisend, die auf den mindestens zwei getrennten n-Strukturen ausgeformt, jedoch von diesen elektrisch isoliert sind, wobei die Gate-Strukturen im Wesentlichen die Lücke zwischen den mindestens zwei getrennten n-Strukturen überbrücken.
Gerät nach Anspruch 1, bei dem die mindestens zwei n-Strukturen eine Reihe in der p-Senke ausgeformte n-Strukturen aufweisen, wobei die jeweils zweiten der n-Strukturen elektrisch miteinander verbunden sind, und wobei eine Gruppe der gemeinsam verbundenen n-Strukturen elektrisch mit dem Ausgangskontakt und die andere Gruppe mit Masse verbunden ist.
Gerät nach Anspruch 4, ferner n-Unterstrukturen aufweisend, die die Lücken zwischen jeweils benachbarten n-Strukturen überbrücken.
Gerät nach Anspruch 4, in dem eine ungerade Anzahl n-Strukturen vorgesehen ist, wobei die mittlere n-Struktur elektrisch mit dem Ausgangskontakt verbunden ist.
Verfahren zum Ausbilden eines EDS-NMOS-Geräts, das einen Ausgangskontakt zu einer zu schützenden Schaltung definiert, wobei das Verfahren die Schritte aufweist: Ausbilden einer p-Senke; Unter einer n-Struktur in der p-Senke n der Nähe der mindestens zwei n-Strukturen; Ausbilden von mindestens zwei n-Strukturen in der p-Senke; Herstellen einer ersten elektrischen Verbindung des Ausgangskontakt zur n-Unterstruktur und zu einer ersten der mindestens zwei n-Strukturen; und Herstellen einer zweiten elektrischen Verbindung von der zweiten der mindestens zwei n-Strukturen zur p-Senke und zu einem Masseanschluss.
Verfahren nach Anspruch 7, ferner den Schritt der Positionierung der n-Unterstruktur in der Weise, dass sie die Lücke zwischen den mindestens zweit getrennten n-Strukturen überbrückt.
Verfahren nach Anspruch 7, ferner die Schritte aufweisend: Ausformen von Gate-Strukturen auf den mindestens zwei getrennten n-Strukturen, jedoch von diesen elektrisch isoliert, und Positionieren der Gate-Strukturen, so dass sie im Wesentlichen die Lücke zwischen den mindestens zwei getrennten n-Strukturen überbrücken.
Verfahren nach Anspruch 7, bei dem der Schritt der Ausbildung der mindestens zwei n-Strukturen den Schritt der Ausbildung einer Reihe n-Strukturen in der p-Senke aufweist, wobei die jeweils zweiten der n-Strukturen elektrisch miteinander verbunden sind, und wobei eine Gruppe der gemeinsam verbundenen n-Strukturen elektrisch mit dem Ausgangskontakt und die andere Gruppe mit Masse verbunden ist.
Verfahren nach Anspruch 10, ferner den Schritt der Positionierung der n-Unterstrukturen in der Weise aufweisend, dass sie im Wesentlichen die Lücken zwischen jeweils benachbarten n-Strukturen überbrücken.
Verfahren nach Anspruch 10, bei dem eine ungerade Anzahl n-Strukturen vorgesehen ist, wobei die mittlere n-Struktur elektrisch mit dem Ausgangskontakt verbunden ist.
Elektronisches System, gewählt aus der Computerverarbeitungssysteme, Kommunikationssysteme, Anzeigesysteme, Speichersysteme umfassenden Gruppe, mit: einer auf Beschädigung durch ESD-Ereignisse empfindlich reagierenden Schaltung; einem Gerät mit einem mit der Schaltung verbundenen Ausgangskontakt, wobei das Gerät aufweist: eine p-Senke; mindestens zwei in der p-Senke ausgeformte n-Strukturen; eine n-Unterstruktur in der Nähe der mindestens zwei n-Strukturen; eine erste elektrische Verbindung vom Ausgangskontakt zur n-Unterstruktur und zur ersten der mindestens zwei n-Strukturen; und eine zweite elektrische Verbindung von der zweiten der mindestens zwei n-Strukturen zur p-Senke und zu einem Masseanschluss.