KR100954471B1 - Ｅｓｄ ｎｍｏｓ 디바이스 및 형성 방법과, 그를 포함하는 시스템 - Google Patents

Ｅｓｄ ｎｍｏｓ 디바이스 및 형성 방법과, 그를 포함하는 시스템 Download PDF

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Abstract

P-타입 웰(6) 매립 N-타입 구조(NBL)내에 형성되는 홀수개의 N-타입 구조(4a-4g)를 갖는 ESD NMOS 구조는 N-타입 구조간에 위치한다. N-타입 구조의 중심 및 N-타입 구조의 각각의 교대 부분은 서로 매립 N-타입 구조 및 출력 콘택트(14)에 전기적으로 접속되며, 다른 N-타입 구조는 서로 P-타입 웰 및 접지(10)에 접속된다. 포지티스 ESD 이벤트가 발생하면, 공핍 존은 N-타입 매립 구조간의 P-타입 웰 내에 생성되며, N-타입 구조는 저항이 증가한다. 또한, 포지티브 이벤트가 발생할 때, N-타입 구조의 횡방향 NPN 트랜지스터는 브레이크다운 및 스냅백된다. 결과적인 전류는 증가된 저항 영역을 이동하고, 외부 N-타입 구조로의 N-타입 구조로부터 P-타입 웰을 따라 더 큰 전압이 생성된다. 증가된 저항 및 높은 전압의 조합은 ESD 구조의 트리거링 전압을 낮추게 된다.
보호 회로, NPN 트랜지스터, 컴퓨터 네트워크, 트리거링, 접지

Description

ＥＳＤ ＮＭＯＳ 디바이스 및 형성 방법과, 그를 포함하는 시스템{IMPROVING THE TRIGGERING OF AN ESD NMOS THROUGH THE USE OF AN N-TYPE BURIED LAYER}
본 발명은 정전 방전(electrostatic discharges)(ESD's)로부터 회로를 보호하는 것에 관한 것이며, 특히, 칩 회로를 보호하기 위해 설계된 집적 회로(IC)상에 또는 근방에 상주하는 ESD 보호 디바이스의 트리거링(triggering)을 개선하는 것에 관한 것이다.
정전 방전은 예컨대, 모피 위를 걸을때 자연적으로 발생하며, 보통 매우 적은 에너지를 갖지만, 고 전압이 발생할 수 있다. 정전 발생이 발생하면 IC는 전압 레벨만에 의해서도 손상을 받기 쉽다. 예컨대, 유전층 및/또는 다른 분리 배리어막은 전압만에 의해서도 손상받거나 파괴될 수 있다. 또한, 통상의 Vcc보다 약간 높은 전압 레벨은 최신의 IC에 손상을 줄 수 있다. 따라서, 상당히 낮은 레벨에서 안정적으로 트리거링하는 IC 칩상에 장착된 ESD 디바이스가 필요하게 된다.
ESD 트리거링 전압을 낮추는 것에 대한 많은 제안이 있어 왔다. 이러한 제안 중의 하나는 Lin 등에게 허여된 미국 특허 5,870,268에서 발견된다. 이 특허는 ESD 이벤트에 응답하여, ESD 디바이스를 둘러싸는 p-웰의 전압을 올리는 전류 스파이크(spike)를 생성하는 것을 교시한다. 보다 높은 p-웰 전압은 ESD NMOS 디바이 스의 트리거 전압을 12V 정도로 낮춘다. 그러나, 이러한 방법은 부가적인 회로를 필요로 한다.
다른 특허, 미국 특허 5,932,914는 N-웰 및 N-타입 매립 확산층(NBL)을 이용하는 다른 방법을 제시한다. 이 특허는 N-타입 재료 엔벨로프(envelope)내에, NPN 보호 트랜지스터, 및 저항에 의해 분리되는 NMOSFET 보호 디바이스를 형성하는 것을 교시한다. 이 특허는 개선된 ESD 보호 메커니즘을 제공한다. NBL은 NPN 및 NMOS의 형성에 관련되지만, 트리거 레벨을 낮춤 및/또는 개선하는 것에 대해서는 나타나 있지 않다. 그러나, 이러한 N 타입 재료는 ESD 디바이스를 수반하는 P-웰을 완전하게 덮어싸게 되어, ESD 디바이스 자체가 차지하는 것보다 더 큰 IC 표면 영역을 차지하게 된다.
따라서, 대규모의 오버헤드 회로를 요하지 않고, IC 공간을 효율적으로 이용하며 안정적으로 낮은 ESD 트리거 레벨을 제공하는 간단한 IC구조가 필요하게 된다.
<발명의 요약>
전술한 논의에 따라 본 발명은 종래 기술의 복잡한 회로 없이 ESD NMOS 디바이스의 트리거 전압 레벨을 안정적으로 낮게 할 수 있다. ESD NMOS 디바이스는 보호되는 회로에 전기적으로 접속되는 출력 콘택트를 갖는다. P-타입 웰이 형성되고, 적어도 2개 바람직하게는 홀수개의 N-타입 구조가 P-타입 웰내에 확산되거나 형성된다. N-타입 구조간의 갭을 실질적으로 브리징(bridging)하는 것은 N-타입 매립층이다. 그러나, 이러한 매립층은 N-타입 구조 자체와 반대측에 개구를 갖는 갭을 따라 형성된다. 종래기술에서 알려진 폴리-실리콘 또는 금속화의 게이트 구조는, 게이트 구조가 N-타입 구조간의 갭을 실질적으로 브리징하며, 그곳으로부터 전기적으로 절연되어 N-타입 구조위에 형성된다.
이에 따라, 포지티브 ESD 이벤트가 발생함에 따라 P-타입웰의 저항이 증가하여 공핍 존(depletion zone)이 생성되고, 항복되어 있는 NPN 트랜지스터를 스냅백(snapback) 방식으로 지나 전류가 흐름에 따라 P-웰의 전압이 상승하는 효과가 나타나고, 이러한 두가지 동작은 ESD 트리거 전압을 낮추게 된다.
본 발명은, 실질적으로 컴퓨터 시스템(큰 서버 타입 또는 작은 PC 타입), 인터넷 및 로컬 네트워크를 포함하는 통신 시스템, 디스플레이 시스템, 메모리 및 대용량 메모리 시스템 전원등에서의 임의의 로직 회로에 적용될 수 있다.
본 발명은 이하 첨부 도면을 참조하여 설명된다.
도 1은 본 발명이 결합된 디바이스의 단면도.
도 2는 도 1의 디바이스의 상면도.
도 3은 ESD NMOS 디바이스의 개략도.
도 4는 중심 근방에서의 도 1의 디바이스의 상세도.
도 5는 본 발명을 도시하는 전자 시스템을 표현하는 도면.
도 1은 본 발명에 따라 제조된 IC 구조(2)의 기능도를 도시한다. 도시된 소자들은 이해를 위한 것이며, 모놀리딕 IC 제조 기술 또는 실제의 IC 구조를 나타내 는 것은 아니다. 그러나, 공지된 IC 제조 구조 및 기술을 이용하여 본 발명에 따른 IC들을 제조하는 것은 본 기술분야에 잘 알려져 있다. 이하 기술되는 전기적 콘택트는 도 1에 개략적으로 도시되지만, 이러한 전기적 콘택트를 형성하는 구조는 본 기술분야에 잘 알려져 있다.
복수의 N-타입 구조(4a, 4b, 4c, 4d, 4e, 4f 및 4g)는 P-웰(6)내로 확산된다. 게이트 핑거(finger)(8a, 8b, 8c, 8d, 8e 및 8f)는 N 확산층간의 공간을 브리지(bridge)한다. 이러한 특수 구조에서는, N 확산층(4a, 4c, 4e 및 4g)은 전기적으로 서로 접속(10)되어, 접지에 접속된다. 이러한 접속들은 ESD 보호 NMOSFET 디바이스의 소스를 형성한다. N 확산층(4b, 4d, 및 4f)은 드레인을 형성한다. 드레인은 전기적으로 서로 접속(12)되어, 보호되는 회로(16)에 인입(lead)하는 패드(14)에 접속된다. 각각의 게이트 바로 아래에 N-타입 매립층(NBL)(18a, 18b, 18c, 18d, 18e 및 18f)이 존재한다. 이러한 NBL들은 전기적으로 서로 접속되어 패드(14)에 접속된다.
도 2는 상부로부터 도 1의 구조를 도시한다. 게이트 전기적 콘택트(20)는 연장하여 게이트 핑거(8a - 8f)를 전기적으로 결합한다. 각각의 게이트 핑거 아래에는 NBL(18a - 18f)중 하나가 존재하고, 이들은 NBL(22)에 의해 전기적으로 결합될 수 있다. 전기적 콘택트(24)는 N-타입 매립층, 및 N 웰(및/또는 싱커(sinker)), N+S/D, 및 콘택트로부터 생성되는 수직 N-타입 탭(tap)을 통해 표면에 이르게 된다.
도 1 및 도 2에 도시된 구조는 다음과 같은 방식으로 ESD 디바이스 트리거링 임계값을 낮춰서 개선시키도록 동작한다. 이와 같은 논의는 ESD 이벤트가 접지와 관계된 패드(14)에서 발생하는 것으로 가정한다.
도 1에는, P-타입 확산층(26) 및 P-웰을 접지에 결합하는 전기적 접속이 있다. ESD 이벤트가 패드(14)에서 네거티브 진행 전압 펄스이면, 패드 전압은 접지 이하로 된다. N-타입 드레인 확산층은 접속(12)되어 패드(14)에 접속되고, 다이오드의 캐소드(4b, 4d 및 4f)를 형성하게 됨을 유의한다. 도 3은 NMOSFET에 관한 다이오드(30)를 도시한다. 다이오드의 애노드(6)는 P-웰이며, 접지로의 콘택트(26)이다. 이것은 NMOSFET에서 소스를 드레인에 결합하는 공지된 다이오드이다. 네거티브 ESD 이벤트가 발생할 때, 이 다이오드는 순방향 바이어스되고, 패드에서 약 0.8V(실리콘의 경우)로 스윙하는 네거티브 전압을 제한한다. 이 경우에, NBL이 핑거형 스트립(finger-like strip)이고, 풀 블랭킷-타입(full blanket type) 매립층이 아니라는 것을 주목하는 것이 중요하다. 핑거형 스트립은 캐소드로부터 드레인을 스크린하거나 차폐하지 않고, 소스로부터 큰 전류를 수신한다.
포지티브 진행 ESD 이벤트의 경우에, 패드(14)는 접지보다 높아지게 된다. 도 4는 도 1의 중심부를 도시한다. 도 1의 디바이스에서 가장 왼쪽 및 우측 에지 각각에 소스 확산층(4a 및 4g)이 있음을 유의한다. 트리거링 동작은 특히 중심 드레인(4d)으로부터 디바이스의 말단 에지에 있는 소스(4a 및 4g)로 전하(charge) 캐리어를 보낸다. 여기서 게이트(8c 및 8d)는 N-타입 확산층(4c 및 4d)사이 및 (4d 및 4e)사이의 갭을 브리징한다. NBL(18c 및 18d)은 게이트(8c 및 8d) 아래에 존재하게 되고, 패드(14)로 전기적으로 접속된다. 드레인(4d) 및 다른 드레인 접속도 또한 패드(14)로 접속된다. 소스(4c 및 4e) 및 P-웰(6)은 접지에 접속된다. P-웰 베이스, 공통 컬렉터로서의 N 확산층(4d), 및 에미터로서의 N 확산층(4c 및 4e)을 갖는 횡방향 NPN 트랜지스터가 형성됨에 유의한다. 이 NPN 트랜지스터들은 반대 방향으로 형성된다. 패드상에서의 포지티브 ESD 이벤트에 따라 ESD 보호 디바이스가 트리거할 때(때때로 "스냅백"으로 칭해짐), 드레인 확산층으로부터 소스 확산층(도 3의 32 내지 34)으로 낮은 도전 경로가 존재하게 되어, 패드(14)에서 발생하는 임의의 ESD 이벤트의 전압을 제한하도록 동작하게 된다. NPN 트랜지스터는 이 경우에 콜렉터를 에미터로 항복시킨다. 이러한 양호한 실시예에서, 도전은 중심(4d)으로부터 2개의 에지(4a 및 4g)로 발생하게 된다. 이러한 "스냅백"이 발생하는 곳에서의 전압 임계값 또는 트리거링 포인트는 p-웰의 저항이 증가함에 따라 감소한다. NBL(18c 및 18d)의 전압 레벨이 포지티브 ESD 이벤트에 응답하여 상승하기 때문에, P-웰에 의해 형성된 다이오드 및 NBL은 역방향 바이어스되어 공핍 존(42)을 생성하고, P-웰을 침해하고, P-웰 유효 볼륨을 감소 또는 핀치 오프시킨다. 이것은 유효 P-웰 저항을 비례적으로 효과적으로 증가시키고, 전술한 바와 같이 ESD 디바이스의 트리거링 전압을 감소시킨다.
본 발명에서 트리거링 임계값을 낮추는 다른 효과도 나타나게 된다. 이러한 효과는 "플로팅 웰(floating well)"효과로 알려져 있다. P-웰 전압이 부분적으로 게이트 아래에서 상승하면, ESD NMOS 디바이스의 트리거 전압은 감소하는 것으로 알려져 있다.
도 4에 따라, 공핍 존(42)이 증가하면, 전술한 저항이 증가하고, 디바이스의 중심으로부터 이동하는 임의의 전하 캐리어(46, 48)는 P-웰 내의 증가된 저항을 만나게 되어, P-웰 내의 로컬 전압을 증가시킨다. 가장 높은 전압은 중심 드레인(4d) 근방에서 발생한다. 이것은 "플로팅" 효과를 개선시킨다.
NBL에 의해 개선되는 공핍 효과에 기인하는 저항 증가 효과 및 P-웰을 지나 표류하는 전하 캐리어에 따른 증가된 저항에 기인하는 P-웰 전압의 상승의 2개의 효과는 ESD 디바이스의 트리거링 전압을 낮추고 보호 능력을 개선시키도록 동작한다.
도 5는 전술한 바와 같이 본 발명을 이용하여 ESD 이벤트로부터 보호될 수 있는 로직 또는 다른 회로가 있는 전자 시스템을 나타내는 블록도(50)를 도시한다. 로컬 시스템을 다른 시스템으로 연결시키는 회로, 예컨대, 모뎀 또는 다른 전화 시스템으로의 통신 접속, 또는 원격 디스플레이, 키보드, 전원, 메모리등으로의 통신접속 등에 관한 회로는, 어셈블리 또는 인쇄 회로 보드 내부에 존재하는 회로에 비해 ESD 이벤트로부터 손상을 더 받기 쉽다. 그러나, 어떠한 회로도 본 발명에 의해 보호될 수 있다.

Claims (13)

  1. 보호되는 회로에 출력 콘택트를 정의하는 ESD NMOS 디바이스에 있어서,
    P-타입 웰;
    상기 P-타입 웰내에 형성되는 적어도 2개의 N-타입 구조;
    상기 적어도 2개의 N-타입 구조에 인접한 N-타입 매립 구조;
    상기 출력 콘택트로부터 상기 N-타입 매립 구조, 및 상기 적어도 2개의 N-타입 구조 중 제1 구조로의 제1 전기적 접속; 및
    상기 적어도 2개의 N-타입 구조 중 제2 구조로부터 상기 P-타입 웰 및 접지 접속으로의 제2 전기적 접속을 포함하는 ESD NMOS 디바이스.
  2. 제1항에 있어서,
    상기 N-타입 매립 구조는 적어도 2개의 분리된 N-타입 구조들 간의 갭을 실질적으로 브리징(bridging)하는 ESD NMOS 디바이스.
  3. 제1항에 있어서,
    적어도 2개의 분리된 N-타입 구조 상부에 형성되지만, 전기적으로는 절연되는 게이트 구조를 더 포함하고, 상기 게이트 구조는 상기 적어도 2개의 분리된 N-타입 구조들 사이의 갭을 실질적으로 브리징하는 ESD NMOS 디바이스.
  4. 제1항에 있어서,
    상기 적어도 2개의 N-타입 구조는 상기 P-타입 웰 내에 형성된 일련의 N-타입 구조들을 포함하고, 상기 N-타입 구조들의 하나씩 띄운 부분들(alternates)은 서로 전기적으로 접속되고, 공통적으로 접속된 상기 N-타입 구조들의 하나의 그룹은 상기 출력 콘택트에 전기적으로 접속되고, 다른 그룹은 접지에 전기적으로 접속되는 ESD NMOS 디바이스.
  5. 제4항에 있어서,
    각각의 인접한 N-타입 구조들 간의 갭을 실질적으로 브리징하는 N-타입 매립 구조를 더 포함하는 ESD NMOS 디바이스.
  6. 제4항에 있어서,
    홀수개의 N-타입 구조들이 존재하고, 중심에 있는 N-타입 구조가 상기 출력 콘택트에 전기적으로 접속된 ESD NMOS 디바이스.
  7. 보호되는 회로에 출력 콘택트를 정의하는 ESD NMOS 디바이스를 형성하는 방법에 있어서,
    P-타입 웰을 형성하는 단계;
    적어도 2개의 N-타입 구조에 인접하여, 상기 P-타입 웰 내에 N-타입 구조를 매립하는 단계;
    상기 P-타입 웰내에 적어도 2개의 N-타입 구조를 형성하는 단계;
    상기 출력 콘택트를 N-타입 매립 구조, 및 상기 적어도 2개의 N-타입 구조 중 제1 구조로 제1 전기적 접속하는 단계; 및
    상기 적어도 2개의 N-타입 구조 중 제2 구조를 상기 P-타입 웰 및 접지 접속으로 제2 전기적 접속하는 단계를 포함하는 방법.
  8. 제7항에 있어서,
    상기 N-타입 매립 구조를 적어도 2개의 분리된 N-타입 구조간의 갭을 실질적으로 브리징(bridging)하도록 위치시키는 단계를 더 포함하는 방법.
  9. 제7항에 있어서,
    적어도 2개의 분리된 N-타입 구조 상부에 형성되지만, 전기적으로는 절연되는 게이트 구조를 형성하는 단계, 및 상기 게이트 구조를 상기 적어도 2개의 분리된 N-타입 구조 간의 갭을 실질적으로 브리징하도록 위치시키는 단계를 더 포함하는 방법.
  10. 제7항에 있어서,
    상기 적어도 2개의 N-타입 구조를 형성하는 단계는 일련의 N-타입 구조들을 상기 P-타입 웰 내에 형성하는 단계를 포함하고, 상기 N-타입 구조들의 하나씩 띄운 부분들은 서로 전기적으로 접속되고, 공통적으로 접속된 상기 N-타입 구조들의 하나의 그룹은 상기 출력 콘택트에 전기적으로 접속되고, 다른 그룹은 접지에 전기적으로 접속되는 방법.
  11. 제10항에 있어서,
    상기 N-타입 매립 구조를 각각의 인접한 N-타입 구조들 간의 갭을 실질적으로 브리징하도록 위치시키는 단계를 더 포함하는 방법.
  12. 제10항에 있어서,
    홀수개의 N-타입 구조들이 존재하고, 중심에 있는 N-타입 구조가 상기 출력 콘택트에 전기적으로 접속된 방법.
  13. 컴퓨터 프로세싱 시스템, 통신 시스템, 디스플레이 시스템, 메모리 시스템으로 구성되는 그룹으로부터 선택되는 전자 시스템에 있어서,
    ESD 이벤트로부터 손상을 받기 쉬운 회로; 및
    P-타입 웰;
    상기 P-타입 웰내에 형성되는 적어도 2개의 N-타입 구조;
    상기 적어도 2개의 N-타입 구조에 인접한 N-타입 매립 구조;
    출력 콘택트로부터 상기 N-타입 매립 구조, 및 상기 적어도 2개의 N-타입 구조 중 제1 구조로의 제1 전기적 접속; 및
    상기 적어도 2개의 N-타입 구조 중 제2 구조로부터 상기 P-타입 웰 및 접지 접속으로의 제2 전기적 접속을 포함하는, 상기 회로에 접속된 출력 콘택트를 갖는 디바이스
    를 포함하는 전자 시스템.
KR1020047006692A 2001-11-02 2002-10-18 Ｅｓｄ ｎｍｏｓ 디바이스 및 형성 방법과, 그를 포함하는 시스템 KR100954471B1 (ko)

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