TWI224380B - Improving the triggering of an ESD NMOS through the use of an n-type buried layer - Google Patents

Description

1224380 五、發明說明（1 ) (一） 發所屬之技術領域 本發明係有關於保護電路不遭受靜電放電（ESD)，更特 別的是加強駐在積體電路（1C)上或其鄰近之ESD保護裝置 之觸發，此裝置是設計爲保護該晶片電路者。 (二） 先前技術 靜電放電是自然發生的，例如在地毯上行走。雖其通常 僅有小的能量，但可發生高的電壓。如果靜電放電出現， 1C就會僅單因電壓位準而極易遭受損害。例如介質層及/ 或其他此類之隔離障壁可僅由電壓，而致損害或破壞。並 在典型Vcc位準上高幾伏特之電壓位準就可傷害現代的 1C。故有需要在1C晶片上建造ESD裝置，使能在適當低 的位準上可靠的觸發。 有很多提議提出以降低ESD觸發電壓。其提議之一見 於美國專利第5,870,268號，由林（Lin)等人發明。此專利 教導，於ESD事件之響應即產生一電流尖波以驅高環繞 ESD裝置之P井口（P-well)之電壓。此較高之P井口電壓 會降低ESD NMOS (負金氧半）裝置之觸發電壓至12伏特 位準或類似値。但是此種方式需要添加的路組件。 另一項美國專利第5,932,9 1 4號揭示另一種方式，使用 N井口（N-well)及N型埋擴散層（NBL)。該專利教導在N 型材料包封區（envelope)中形成一個NPN保護電晶體及一 個由電阻分離之NM0SFET(負金氧半場效電晶體）保護裝 置。此專利之請求以爲提供此改良之ESD保護機構的組 合。NBL參與NPN和NM0S之形成，但並未揭示降低及/ 1224380 五、發明說明（2) 或改善觸發位準。然而此N型材料要完全包封裝載ESd 裝置之P井口，因之較ESD裝置本身所佔據之ic表面面 積更多。 故仍需一簡單之Ϊ C結構’以可靠的提供低的£ S D觸發 位準，而無外延之常用電路組件，且有IC空間之有效運 用。 (三）發明內容 鑑於前文之討論，本發明提供〜種具有可靠低觸發電壓 位準之E S D NM S Ο裝置，而無先前技術之複雜電路組件 (circuitry)。此 ESD NMSO 裝置具有一輸出接點（contact) ，預定電氣連接至被保護之電路。一個P型井口被形成， 及至少兩個，但較佳的是奇數之N型結構是P型井口中 擴散或者是形成。實質上橋接N型結構間之間隙的是N 型埋入層。但是這些埋入層是沿間隙形成並有相對於N型 結構本身之洞口（opening)。如本技藝所知之多晶矽或金屬 化之閘極結構是形成在N型結構上，並與其電氣絕緣，及 有閘極結構實質橋接N型結構間之間隙。 其作用是增加P型井口之電阻率，在正向ESD事件呈 現時建造一空乏區（depletion zone)，同時在電流行經已崩 潰之橫向NPN電晶體時以急速返回而增加P井口之電壓 ，此二者皆會作動降低ESD觸發電壓。 本發明可有利地應用於幾乎任何邏輯電路組件，其可在 電腦系統（無論是大的伺服器型或小的個人電腦型），通信 系統，包括網際網路（INTERNET)及區域網路（local 1224380 五、發明說明（3) netwoork)，顯示器系統，記憶器和大容量記憶器系統， 電源供應器中發現出來。 本發明將參考下列伴隨圖式而說明。 (四）實施方式 第1圖顯示一個根據本發明所製造之1C結構2之功能〃 圖像。圖繪元件皆意指用於理解，而非圖示單晶1C製作 技術或實際1C之結構。然而，依照本發明以既有的1C製 造結構和技術來建構此等1C爲熟知的技術。下面討論之 電氣接點是示意顯示於第1圖中，但形成這些電氣接點之 結構是熟知的技術。 複式N型結構4a，4b，4c，4d，4e，4f和4g皆擴散於 一個？井口6中。聞極指形件（8&16衍1^61：)83，813，8〇， 8d，8e和8f橋接在N擴散區間之空間。在此特別結構中 ，N擴散區4a，4c，4e和4g是一起電氣連接10並連接 至接地。這些連接形成一個靜電放電（ESD)保護N型金氧 半場效電晶體（NMOSFET)裝置之源極。N擴散區4b，4d 和4e則形成汲極（Drain)。這些汲極是一起連接12並連接 至一墊區1 4，再引導至被保護之電路組件1 6。直接位在 每個閘極之下方有N型埋入層（NBL)18a，18b，1 8c，18d ，18e和18f。這些NBL是一起電氣連接並接至墊區14。 第2圖顯示自上面俯視之第1圖之結構。閘極電氣接點 20伸延並與閘極指形件8a-8f聯結。在每個閘極指形件之 下方是NBL 8a-8f之一個，可由一個NBL22電氣聯結。 電氣接點24是經由N型埋入層創造之垂直N型分接頭 1224380 五、發明說明（4) (tap)，P井口（及/或匯入口（sinker)，N + S/D，及接點而帶 至表面。 第1圖和第2圖中所顯示之結構是操作以降低及因而改 善ESD裝置之觸發臨界値，其方式如下：此討論係假設 E S D事件是關係於接地發生在墊區1 4。 在第1圖中有一個P型擴散區26及一個電氣連接聯結 P井口至接地。設置ESD事件是在墊區14之負向電壓脈 衝，則墊區電壓將演變至低於接地點。注意N型汲極擴散 區是連接12至墊區14，亦並形成二極體之陰極（4b，4d， 4e和4f)。第3圖顯示用於NMOSFET之此種二極體30。 此二極體之陽極6是P井口而其接點26是接地的。此是 NMOSFET中熟知之此二極體聯結源極至汲極。當負向 ESD事件出現時，此二極體是順向偏壓的並制止在墊區之 負向電壓擺動至約爲0.8伏特（對於矽）。在此情況下，重 要的是注意NBL皆是指形帶條（strip)，而不是完全覆蓋型 之埋入層。此指形帶條將不會屏蔽或遮蔽汲極於陰極，而 接收來自源極之大量電流。 就正向進行之ESD事件而言，墊區14之電壓將上昇高 於接地點。第4圖顯示第1圖之中央區域。注意第1圖之 裝置，在其最左和最右邊緣上分別有源極擴散區4a和4g ，觸發作用尤其是會送出電荷載子，自中央汲極4d朝向 裝置之末梢邊緣處之源極4a和4g。在此，閘極8c和8d 橋接N型擴散區中4c與4d間及4d與4e間之間隙。NBL 之18c和18d平放在閘極8e和8d之下方且電氣連接至墊

1224380 五、發明說明（5) 區1 4。汲極4d與其他汲極之連接亦是連接至墊區i 4。源 極4c和4e與P井口 6是連接至接地點。注意橫向NPN 電晶體40和42是由P井口基極，N擴散區4d之共同集 極，及N擴散區4c和4e之射極所形成。這些NPN電晶 體是形成在相對的方向。當由於墊區之正向ESD事件， 使E S D保護裝置觸發時，此觸發有時稱爲”急速返回” (SNAPBACK)，貝IJ自汲極擴散區至源極擴散區（第3圖中 32至34)有一低傳導路徑，其作用爲限制在墊區14上出 現之任何ESD事件之電壓。在本實例中，NPN電晶體之 集極至射極間崩潰。在本最佳實施例中，傳導將自中央 4d向前進行至兩邊4a和4g。已知此”急速返回”出現時之 電壓臨界値或觸發點是在P井口之電阻率增加時被降低。 因NBL 18c和18d之電壓位準在反應於正向ESD事件而 升高，故由P井口與NBL所形成之二極體將反向偏壓， 創造一空乏區42，其侵犯進入P井口並降低或夾斷此P 井口之有效容積。其比例地有效增加有效之P井口電阻率 並如上文提出的降低ESD裝置之觸發電壓。 本發明中之另一種效應是運作以減低觸發之臨界値。此 效應已知是’’浮動井口 n(floating well)效應。已知若局部在 閘極下方之P井口之電壓上昇，則ESD NM0S裝置之觸 發電壓就會減小。 參考第4圖，在空乏區42增大時，因而增加其電阻率 ，如上所討論。任何電荷載子46，48自裝置中央移動就 遭遇P井口中增加之電阻率，因而增加P井口中之局部電 1224380 五、發明說明（6) 壓。最高電壓出現在中央汲極4d之附近’。此加強了”浮動” 效應。 有兩種效應，一是由於NBL加強之空乏效應所致之電 阻率增加，一是由於在電荷載子漂移通過P井口時遭遇之 增加的電阻所致之P井口電壓之增加，二者協調作用以減 小ESD裝置之觸發電壓，因此改善其保護能力。 第5圖顯示一代表性電子系統之方塊形式50，其中之 邏輯或其他相類之電路組件，使用如上述之本發明者可有 免遭ESD事件之保護。自一區域系統（local system)引出 至其他系統之電路，例如至數據機，或電話系統，或遠距 顯示器，鍵盤，供電器，記憶器等等之通信連接，與保留 在組合或印刷電路板之內之電路組件比較，更易遭受ESD 事件之損害。然而任何電路組件皆可由本發明加以保護。 (五）圖式簡單說明 第1圖是納入本發明之裝置之橫剖面圖。 第2圖是第1圖之裝置之俯視圖。 第3圖是~個ESDNMOS裝置之示意圖。 第4圖是是第〗圖之裝置中，鄰近中央部分之詳細圖。 第5圖是顯示本發明之一代表性電子系統。 符號之說明 2 1C結構 4 a- 4 g N型結構，N擴散區 6 P井口，陽極 8a-8f 閘極指形件 1224380 五、發明說明（7) 10,12 連接 14 塾區 18a_18f N型埋入層 20 閘極電氣接點 22 N型埋入層 24 電氣接點 26 30 P型擴散區，接點 二極體 24 連接 32 汲極擴散區 34 源極擴散區 40,42 橫向NPN電晶體 42 空乏區 46,48 電荷載子 50 方塊形式

Claims (1)

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六、申請專利範圍 第91125000號 「藉由使用N型埋入層改善靜電觸發的 靜電放電式NMOS裝置及其製作方法」專利案 (93年7月修正） 六、申請專利範圍： 1· 一種靜電放電式N型金氧半導體裝置，定義一輸出接點 以接至被保護之電路，該裝置包含： 一個P型井口，

至少兩個形成在該P型井口中之N型結構， 一個N型埋入結構，靠近該至少兩個N型結構， 一個第一電氣連接，自該輸出接點接至該N型埋入結 構並至該至少兩個N型結構之第一個，及 一個第二電氣連接，自該至少兩個N型結構之第二個 接至該P型井口並至一接地連接。 2 .如申請專利範圍第1項之裝置，其中該N型埋入結構實 質地橋接於該至少兩個分離之N型結構間之間隙。

3 .如申請專利範圍第1項之裝置，更包含建造在該至少兩 個分離之N型結構之上方’但與其電氣絕緣的諸閘極結 構，該閘極結構實質地橋接於該至少兩個分離之N型結 構之間之間隙。 4 .如申請專利範圍第1項之裝置，其中該至少兩個N型結 構包含形成在P型井口中之一串聯N型結構’其中間隔 之該N型結構是互相電氣連接，且該共同連接之N型結 構之一群是電氣連接至該輸出接點，而另外一群是電氣 1224380 六、申請專利範圍 連接至接地。 5 .如申請專利範圍第4項之裝置，更包含諸N型埋入結構 ，實質地橋接於每個相鄰N型結構間之間隙。 6 ·如申請專利範圍第4項之裝置，其中有奇數之該N型結 構與該中央N型結構是電氣連接至該輸出接點。 7·—種形成靜電放電式N型金氧半導體裝置之製作方法， 其定義一輸出接點以接至被保護之電路，該方法包含之 JLfc. EESK · 形成一個P型井口， 埋入一個N型結構於該P型井口中靠近該至少兩個N 型結構， 形成至少兩個N型結構在該P型井口中，. 第一步電氣連接該輸出接點至該N型埋入結構並至該 至少兩個N型結構之第一個，及 第二步電氣連接該至少兩個N型結構之第二個至該P 型并口並至一接地連接。 8 .如申請專利範圍第7項之方法，更包含一步驟：定位該 N型埋入結構以實質地橋接於在該至少兩個分離之N型 結構間之間隙。 9 .如申請專利範圍第7項之方法，更包含有步驟：建造閘 極結構於該至少兩個分離之N型結構之上方’但與其電 氣絕緣，及定位該閘極結構實質地橋接於該至少兩個分 離之N型結構間之間隙。

1224380 六、申請專利範圍 1 0 ·如申請專利範圍第7項之方法，其中該形成至少兩個N 型結構之步驟包含一步驟：形成一串聯之N型結構於P 型井口中，其中間隔之N型結構是互相電氣連接；且該 共同連接之N型結構之一群是電氣連接至該輸出接點， 及另外一群是電氣連接至接地。 11·如申請專利範圍第10項之方法，更包含一步驟定位該 N型埋入結構，實質地橋接於每個鄰近N型結構之間之 該間隙之步驟。 1 2 ·如申請專利範圍第10項之方法，其中有奇數之該n型 結構與中央N型結構是由電氣連接至該輸出接點。 1 3 · —種電子系統，其係選自含有電腦處理系統，通信系統 ’顯示系統.，記憶器系統之群組，該系統包含： 電路組件，其易受靜電放電事件而損害者， 一裝置，其有一輸出接點連接至該電路組件，該裝置 包含： 一 P型井口， 至少兩個N型結構，形成在該p型井口中， 一個N型埋入結構靠近該至少兩個N型結構， 一個第一電氣連接，自該輸出接點接至該N型埋入結 構並至該至少兩個N型結構之第一個，及一個第二電氣 連接’自該至少二個N型結構之第二個接至該P型井口 並至一接地連接。